JPH02123826A - Ｃｍｏｓインバータ回路 - Google Patents
Ｃｍｏｓインバータ回路Info
- Publication number
- JPH02123826A JPH02123826A JP63277858A JP27785888A JPH02123826A JP H02123826 A JPH02123826 A JP H02123826A JP 63277858 A JP63277858 A JP 63277858A JP 27785888 A JP27785888 A JP 27785888A JP H02123826 A JPH02123826 A JP H02123826A
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- JP
- Japan
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- input
- channel mos
- node
- mos transistor
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳインバータ回路に関する。
従来のＣＭＯＳインバータ回路は、接地電位と電源電位
ＶＤＤの間にＮチャネル型ＭＯＳトランジスタとＰチャ
ネル型ＭＯ９トランジスタが直列接続されている。
ＶＤＤの間にＮチャネル型ＭＯＳトランジスタとＰチャ
ネル型ＭＯ９トランジスタが直列接続されている。
以下、第３図を用いてこの動作を説明する。
入力信号ＩＮがＬＯＷ（接地電位）である場合、Ｎチャ
ネル型ＭＯＳトランジスタＴ１８は非導通、Ｐチャネル
型ＭＯＳトランジスタＴ１７は導通しており、出力ＯＵ
ＴはＨＩＧＨ（電源電位）となっている。
ネル型ＭＯＳトランジスタＴ１８は非導通、Ｐチャネル
型ＭＯＳトランジスタＴ１７は導通しており、出力ＯＵ
ＴはＨＩＧＨ（電源電位）となっている。
入力ＩＮがＬＯＷからＨＩＧＨへと変化する場合、その
遷移期間においてＮチャネル型ＭＯＳトランジスタＴ１
８とＰチャネル型ＭＯＳトランジスタＴ１７が同時に導
通する期間が存在し、電源から接地電位側へ貫通電流が
流れる。
遷移期間においてＮチャネル型ＭＯＳトランジスタＴ１
８とＰチャネル型ＭＯＳトランジスタＴ１７が同時に導
通する期間が存在し、電源から接地電位側へ貫通電流が
流れる。
この貫通電流はＭＯＳトランジスタのチャネル幅が大き
い場合には多くなり、消費電流を増加させる。又、電源
及び接地電位のノイズの原因となる。
い場合には多くなり、消費電流を増加させる。又、電源
及び接地電位のノイズの原因となる。
上述した従来のＣＭＯＳインバータ回路は、出力バッフ
ァ等電流駆動能力を必要とする様なチャネル幅の大きな
トランジスタの場合、スイッチング時の貫通電流により
消費電流を増加させ、又電源電位及び接地電位にインダ
クタンス成分によりノイズが発生するという欠点が生じ
る。
ァ等電流駆動能力を必要とする様なチャネル幅の大きな
トランジスタの場合、スイッチング時の貫通電流により
消費電流を増加させ、又電源電位及び接地電位にインダ
クタンス成分によりノイズが発生するという欠点が生じ
る。
本発明のＣＭＯＳインバータ回路は、入力をある一定期
間遅らせる遅延素子と、入力を遅延素子を通してゲート
につなげるか、入力を直接ゲートにつなげるかのスイッ
チの為のトランスミッションゲートを有している。
間遅らせる遅延素子と、入力を遅延素子を通してゲート
につなげるか、入力を直接ゲートにつなげるかのスイッ
チの為のトランスミッションゲートを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
入力ＩＮとＰチャネル型ＭＯＳトランジスタＴ１のゲー
ト電極との間に、遅延素子Ｄ１とＮチャネル型ＭＯＳト
ランジスタＴ３及びＰチャネル型ＭＯＳトランジスタＴ
４とで構成されるトランスミッションゲートを並列に接
続している。同様に入力ＩＮとＮチャネル型ＭＯ３トラ
ンジスタＴ２のゲート電極との間に遅延素子Ｄ２とＮチ
ャネル型ＭＯ８）−ランジスタＴ５及びＰチャネル型Ｍ
ＯＳトランジスタＴ６とで構成されるトランスミッショ
ンゲートを並列に接続している。
ト電極との間に、遅延素子Ｄ１とＮチャネル型ＭＯＳト
ランジスタＴ３及びＰチャネル型ＭＯＳトランジスタＴ
４とで構成されるトランスミッションゲートを並列に接
続している。同様に入力ＩＮとＮチャネル型ＭＯ３トラ
ンジスタＴ２のゲート電極との間に遅延素子Ｄ２とＮチ
ャネル型ＭＯ８）−ランジスタＴ５及びＰチャネル型Ｍ
ＯＳトランジスタＴ６とで構成されるトランスミッショ
ンゲートを並列に接続している。
今、入力ＩＮがＨＩＧＨからＬＯＷへ変化する時ノード
Ｎ１はＬＯＷからＨＩＧＨへ変化する為、Ｐチャネル型
ＭＯ８トランジスタＴ４、Ｎチャネル型ＭＯＳトランジ
スタＴ３は非導通となり、ノードＮ２は遅延素子Ｄ１に
より一定時間遅れてＬＯＷとなる。
Ｎ１はＬＯＷからＨＩＧＨへ変化する為、Ｐチャネル型
ＭＯ８トランジスタＴ４、Ｎチャネル型ＭＯＳトランジ
スタＴ３は非導通となり、ノードＮ２は遅延素子Ｄ１に
より一定時間遅れてＬＯＷとなる。
逆に、ノードＮ３はＰチャネル型ＭＯＳトランジスタＴ
６、Ｎチャネル型ＭＯＳトランジスタＴ５は導通する為
に遅延素子Ｄ２による遅れはなく、入力ＩＮがＬＯＷへ
変化するにつれてＬＯＷへと変化していく。
６、Ｎチャネル型ＭＯＳトランジスタＴ５は導通する為
に遅延素子Ｄ２による遅れはなく、入力ＩＮがＬＯＷへ
変化するにつれてＬＯＷへと変化していく。
従って、ノードＮ３はノードＮ２より先にＬＯＷになる
為、Ｎチャネル型ＭＯ３トランジスタＴ２が非導通とな
った後にＰチャネル型ＭＯＳトランジスタＴ１が導通す
る。これにより出力ＯＵＴがＬＯＷからＨＩＧＨへ変化
するスイッチング時においてＰチャネル型ＭＯ３トラン
ジスタＴ１とＮチャネル型ＭｏＳトランジスタＴ２が同
時に導通する期間が存在しない為、電源電位から接地電
位へと流れる貫通電流はなくなる。
為、Ｎチャネル型ＭＯ３トランジスタＴ２が非導通とな
った後にＰチャネル型ＭＯＳトランジスタＴ１が導通す
る。これにより出力ＯＵＴがＬＯＷからＨＩＧＨへ変化
するスイッチング時においてＰチャネル型ＭＯ３トラン
ジスタＴ１とＮチャネル型ＭｏＳトランジスタＴ２が同
時に導通する期間が存在しない為、電源電位から接地電
位へと流れる貫通電流はなくなる。
次に、入力ＩＮがＬＯＷからＨＩＧＨへと変化する時、
上記の説明と同様に考えるとノードＮ２はノードＮ３よ
り先にＨＩＧＨになる為、Ｐチャネル型ＭＯ８トランジ
スタＴ１とＮチャネル型トランジスタＴ２が同時に導通
する期間が存在しない為に電源電位から接地電位へと流
れる貫通電流はなくなる。
上記の説明と同様に考えるとノードＮ２はノードＮ３よ
り先にＨＩＧＨになる為、Ｐチャネル型ＭＯ８トランジ
スタＴ１とＮチャネル型トランジスタＴ２が同時に導通
する期間が存在しない為に電源電位から接地電位へと流
れる貫通電流はなくなる。
第２図は本発明の第２の実施例の回路図である。
本実施例では遅延素子を１つと４つのトランスミッショ
ンゲートで構成している。第１の実施例と同様に入力Ｉ
ＮとＰチャネル型ＭｏＳトランジスタＴ１５、及びＮチ
ャネル型ＭＯＳトランジスタＴ１６のゲート電極との間
を遅延素子を通して接続するかトランスミッションゲー
トを通して接続するかを入力ＩＮの電圧レベルによって
選択している０本実施例においても実施例１と同様の効
果が得られる。しかし、遅延素子は通常そのレイアウト
面積が大きい為、遅延素子の数を１つにする事は占有面
積が小さくてすむという集積回路に有利な点がある。
ンゲートで構成している。第１の実施例と同様に入力Ｉ
ＮとＰチャネル型ＭｏＳトランジスタＴ１５、及びＮチ
ャネル型ＭＯＳトランジスタＴ１６のゲート電極との間
を遅延素子を通して接続するかトランスミッションゲー
トを通して接続するかを入力ＩＮの電圧レベルによって
選択している０本実施例においても実施例１と同様の効
果が得られる。しかし、遅延素子は通常そのレイアウト
面積が大きい為、遅延素子の数を１つにする事は占有面
積が小さくてすむという集積回路に有利な点がある。
以上説明したように本発明はＣＭＯＳインバータ回路が
スイッチングする時に電源電位と接地電位との間に直列
に接続されたＰチャネル型ＭＯＳトランジスタと、Ｎチ
ャネル型ＭＯＳトランジスタを遅延素子とトランスミッ
ションゲートを用いる事により同時に導通しない様にし
て電源電位と接地電位との間の貫通電流を阻止し、消費
電流を減少せしめる効果があるとともに電源電位及び接
地電位に発生するノイズをも除去できるという効果があ
る。
スイッチングする時に電源電位と接地電位との間に直列
に接続されたＰチャネル型ＭＯＳトランジスタと、Ｎチ
ャネル型ＭＯＳトランジスタを遅延素子とトランスミッ
ションゲートを用いる事により同時に導通しない様にし
て電源電位と接地電位との間の貫通電流を阻止し、消費
電流を減少せしめる効果があるとともに電源電位及び接
地電位に発生するノイズをも除去できるという効果があ
る。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 ＩＮ・・・入力、ＯＵＴ・・・出力、Ｔ、、Ｔ４．Ｔ６
・Ｔフ・Ｔ９・Ｔ目・Ｔ１４・Ｔ１５・Ｔ 、、−Ｐチ
ャネル型ＭＯＳトランジスタ、Ｔ２．Ｔ、、Ｔ、。 Ｔ８・ＴｌＯ・Ｔ１２・Ｔ１３・Ｔ１６・Ｔ１８°−Ｎ
チャネル型ＭＯＳトランジスタ、Ｄ１〜Ｄ３・・・遅延
素子、Ｎ１〜Ｎ７・・・ノード、Ｇｌ、Ｇ２・・・イン
バータ。
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 ＩＮ・・・入力、ＯＵＴ・・・出力、Ｔ、、Ｔ４．Ｔ６
・Ｔフ・Ｔ９・Ｔ目・Ｔ１４・Ｔ１５・Ｔ 、、−Ｐチ
ャネル型ＭＯＳトランジスタ、Ｔ２．Ｔ、、Ｔ、。 Ｔ８・ＴｌＯ・Ｔ１２・Ｔ１３・Ｔ１６・Ｔ１８°−Ｎ
チャネル型ＭＯＳトランジスタ、Ｄ１〜Ｄ３・・・遅延
素子、Ｎ１〜Ｎ７・・・ノード、Ｇｌ、Ｇ２・・・イン
バータ。
Claims (1)
- 第１の電圧源と第２の電圧源との間にＰチャネル型ＭＯ
ＳトランジスタとＮチャネル型ＭＯＳトランジスタを直
列に接続してなるＣＭＯＳインバータ回路の、前記Ｐチ
ャネル型及び前記Ｎチャネル型ＭＯＳトランジスタをス
イッチング時に同時に導通させない様に前記Ｐチャネル
型及び前記Ｎチャネル型ＭＯＳトランジスタのゲートを
制御せしめる回路を含むことを特徴とするＣＭＯＳイン
バータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277858A JPH02123826A (ja) | 1988-11-01 | 1988-11-01 | Ｃｍｏｓインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277858A JPH02123826A (ja) | 1988-11-01 | 1988-11-01 | Ｃｍｏｓインバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123826A true JPH02123826A (ja) | 1990-05-11 |
Family
ID=17589264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63277858A Pending JPH02123826A (ja) | 1988-11-01 | 1988-11-01 | Ｃｍｏｓインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123826A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514170A (ja) * | 1991-06-28 | 1993-01-22 | Kawasaki Steel Corp | 出力バツフア回路 |
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US7302791B2 (en) | 2004-09-02 | 2007-12-04 | Honda Motor Co., Ltd. | Lawn mower |
-
1988
- 1988-11-01 JP JP63277858A patent/JPH02123826A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514170A (ja) * | 1991-06-28 | 1993-01-22 | Kawasaki Steel Corp | 出力バツフア回路 |
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US7302791B2 (en) | 2004-09-02 | 2007-12-04 | Honda Motor Co., Ltd. | Lawn mower |
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