JPS62159911A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62159911A JPS62159911A JP61002580A JP258086A JPS62159911A JP S62159911 A JPS62159911 A JP S62159911A JP 61002580 A JP61002580 A JP 61002580A JP 258086 A JP258086 A JP 258086A JP S62159911 A JPS62159911 A JP S62159911A
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- Japan
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- data
- output
- data output
- output terminal
- semiconductor integrated
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特にそのデータ出
カバソファに関するものである。
カバソファに関するものである。
第３図はよく知られた従来のデータ出力バンファの回路
図である０図において、１は内部データ、２は出力イネ
ーブル（ＯＥ）信号、３はデータ出力端子、４はＯＲ信
号２を入力とするインバータ、５、６． ９． １０．
１３はＰチャネルＭＯ３ＦＥＴ、７，８，１１，１２
．１４はｎチャネルＭＯ３ＦＥＴである。そして上記ト
ランジスタ５，６゜７．８により内部データｌとＯＲ信
号２とを入力とするＮＡＮＤ回路が構成され、また上記
トランジスタ９．１０．１１．１２により内部データ１
とインバータ４の出力であるＯＥの反転信号とを入力と
するＮＯＲ回路が構成されている。また、出力トランジ
スタ１３はソースが電源電位に、ドレインがデータ出力
端子３に、ゲート１５が上記ＮＡＮＤ回路出力に接続さ
れており、出力トランジスタ１４はソースが基準電位に
、ドレインが出力端子３に、ゲート１６が上記ＮＯＲ回
路出力に接続されている。ここで上記出力トランジスタ
１３．１４は、データ出力端子に本半導体集積回路外か
ら付加される１００ＦＦ程度の大きな容量性負荷を駆動
しなければならないので、そのゲート幅は大きく設計さ
れている。
図である０図において、１は内部データ、２は出力イネ
ーブル（ＯＥ）信号、３はデータ出力端子、４はＯＲ信
号２を入力とするインバータ、５、６． ９． １０．
１３はＰチャネルＭＯ３ＦＥＴ、７，８，１１，１２
．１４はｎチャネルＭＯ３ＦＥＴである。そして上記ト
ランジスタ５，６゜７．８により内部データｌとＯＲ信
号２とを入力とするＮＡＮＤ回路が構成され、また上記
トランジスタ９．１０．１１．１２により内部データ１
とインバータ４の出力であるＯＥの反転信号とを入力と
するＮＯＲ回路が構成されている。また、出力トランジ
スタ１３はソースが電源電位に、ドレインがデータ出力
端子３に、ゲート１５が上記ＮＡＮＤ回路出力に接続さ
れており、出力トランジスタ１４はソースが基準電位に
、ドレインが出力端子３に、ゲート１６が上記ＮＯＲ回
路出力に接続されている。ここで上記出力トランジスタ
１３．１４は、データ出力端子に本半導体集積回路外か
ら付加される１００ＦＦ程度の大きな容量性負荷を駆動
しなければならないので、そのゲート幅は大きく設計さ
れている。
次に動作について説明する。
ＯＲ信号２が“Ｌ”の場合、ＯＲ信号２を入力とするＮ
ＡＮＤ回路出力は内部データに関係なくＩＩ Ｈｍｌと
なり、ＯＥの反転信号を入力とするＮＯＲ回路出力は内
部データに関係なく“Ｌ″となる。
ＡＮＤ回路出力は内部データに関係なくＩＩ Ｈｍｌと
なり、ＯＥの反転信号を入力とするＮＯＲ回路出力は内
部データに関係なく“Ｌ″となる。
従って、出力トランジスタ１３．１４のゲート１５．１
６は、それぞれ“Ｈ″、′Ｌ″となり、該出力トランジ
スタ１３．１４ともに非導通状態で、内部データを出力
しない。
６は、それぞれ“Ｈ″、′Ｌ″となり、該出力トランジ
スタ１３．１４ともに非導通状態で、内部データを出力
しない。
一方ＯＥ信号２が“Ｈ″の場合、ＮＡＮＤ回路とＮＯＲ
回路はどちらも内部データｌの反転データを出力する。
回路はどちらも内部データｌの反転データを出力する。
従って、内部データ１が“Ｈ”ならば、ゲー）１５．１
６が６Ｌ″となって出カド。
６が６Ｌ″となって出カド。
ランジスタ１３のみ導通状態となり、データ出力端子３
に“Ｈ”を出力する。内部データ１が“Ｌ”ならば、ゲ
ート１５．１６が１Ｈ″となって出力トランジスタ１４
のみが導通状態となり、データ出力端子３に“Ｌ”を出
力する。
に“Ｈ”を出力する。内部データ１が“Ｌ”ならば、ゲ
ート１５．１６が１Ｈ″となって出力トランジスタ１４
のみが導通状態となり、データ出力端子３に“Ｌ”を出
力する。
このような出カバソファ回路の動作のタイミングチャー
トを第４図に示す０時刻ｔ１の前後は、ＯＲ信号２が“
Ｈ″の状態でデータが” Ｈ”から“Ｌ”に遷移する場
合を示し、時刻ｔ２の前後はＯＲ信号を一度“Ｌ”にし
た後にデータが“Ｌ”から“Ｈ″に遷移する場合を示す
、どちらの場合にも、データ出力端子３にかかる容量負
荷の充放電のために出力トランジスタ１３．１４に大き
なドレイン電流が流れる。特に、内部データの変化又は
ＯＲ信号の変化を受けて急速に非導通状態から導通状態
に変化するので、ｔｌ、ｔ２におけるドレイン電流の変
化量 は大きい。
トを第４図に示す０時刻ｔ１の前後は、ＯＲ信号２が“
Ｈ″の状態でデータが” Ｈ”から“Ｌ”に遷移する場
合を示し、時刻ｔ２の前後はＯＲ信号を一度“Ｌ”にし
た後にデータが“Ｌ”から“Ｈ″に遷移する場合を示す
、どちらの場合にも、データ出力端子３にかかる容量負
荷の充放電のために出力トランジスタ１３．１４に大き
なドレイン電流が流れる。特に、内部データの変化又は
ＯＲ信号の変化を受けて急速に非導通状態から導通状態
に変化するので、ｔｌ、ｔ２におけるドレイン電流の変
化量 は大きい。
集積回路チップ内、パッケージ、及び集積回路チップと
パッケージを接続するワイヤでの電源配線と基準電位配
線のインダクタンスをそれぞれＬ２゜Ｌｌとすると、出
力トランジスタ１３．１４の１’レイン電流ｉ２．ｔｌ
は、それぞれ電源電流、基ｄｔ 。
パッケージを接続するワイヤでの電源配線と基準電位配
線のインダクタンスをそれぞれＬ２゜Ｌｌとすると、出
力トランジスタ１３．１４の１’レイン電流ｉ２．ｔｌ
は、それぞれ電源電流、基ｄｔ 。
従って、時刻ｔ１では基準電位に、時刻ｔ２では電源に
逆起電力が発生し雑音となる。
逆起電力が発生し雑音となる。
・また時刻ｔ１では、短期間ではあるがゲート１５．１
６が中間電位となり、出力トランジスタ１３．１４がと
もに導通して電源電位から基準電位に貫通電流が流れる
。これはデータ出方端子の充放電に寄与しない無駄な電
流である。但し時刻ｔ２ではＯＲ信号により貫通電流は
回避されている。
６が中間電位となり、出力トランジスタ１３．１４がと
もに導通して電源電位から基準電位に貫通電流が流れる
。これはデータ出方端子の充放電に寄与しない無駄な電
流である。但し時刻ｔ２ではＯＲ信号により貫通電流は
回避されている。
従来の出力バンファは以上のように構成されているので
、出力データの変化時に基準電位と電源に雑音が発生す
るという問題があった。そこで出力トランジスタのゲー
ト幅を小さく設計すれば、上記雑音は小さくできるが、
このゲート幅を小さくするとデータ出力が遅くなるとい
う得失関係がある。また、新データを出力する直前まで
前データの値をデータ出力端子が保持しているため、デ
ータ出力の遷移に時間がかかるという欠点もあった。
、出力データの変化時に基準電位と電源に雑音が発生す
るという問題があった。そこで出力トランジスタのゲー
ト幅を小さく設計すれば、上記雑音は小さくできるが、
このゲート幅を小さくするとデータ出力が遅くなるとい
う得失関係がある。また、新データを出力する直前まで
前データの値をデータ出力端子が保持しているため、デ
ータ出力の遷移に時間がかかるという欠点もあった。
この発明は上記のような問題点を解消するため逆起電力
による雑音を小さくできるとともに、高速にデータ出力
の遷移ができる半導体集積回路を得ることを目的とする
。
による雑音を小さくできるとともに、高速にデータ出力
の遷移ができる半導体集積回路を得ることを目的とする
。
この発明に係る半導体集積回路は、出カバ・ソファのデ
ータ出力端子に内部信号により制御されるバイアス印加
手段を設け、データ出力直前の一定期間にのみ該バイア
ス印加手段を動作させるようにしたものである。
ータ出力端子に内部信号により制御されるバイアス印加
手段を設け、データ出力直前の一定期間にのみ該バイア
ス印加手段を動作させるようにしたものである。
この発明においては、データ出力端子を、バイアス印加
手段によりあらかじめ前の出力データに応じた中間電圧
にするから、出力データの遷移に要する時間が短縮され
、かつ出力データ変化時の〔実施例〕 以下この発明の一実施例を図について説明する。
手段によりあらかじめ前の出力データに応じた中間電圧
にするから、出力データの遷移に要する時間が短縮され
、かつ出力データ変化時の〔実施例〕 以下この発明の一実施例を図について説明する。
第１図において、１８，１９．２０は電源とデータ出力
端子３との間に直列に接続されたｎ チャネルＭＯ３Ｆ
ＥＴ （以下ｎ−）ランジスタと記す）であり、ｎ−）
ランジスタ１９，２０はそれぞれゲートとドレインが短
絡されている。２１．２２゜２３は基準電位とデータ出
力端子３との間に直列に接続されたｐ チャネルＭＯ３
ＦＥＴ （以下ｐ−トランジスタと記す）であり、ｐ−
トランジスタ２１．２２はそれぞれドレインとゲートが
短絡されている。そして上記トランジスタ１８．１９゜
２０．２１，２２．２３によってデータ出力端子３を前
の出力データに応じた中間電圧にするバイアス印加手段
が構成されている。２４はバイアス印加手段の動作を制
御する制御信号であり、ｎ −トランジスタ１８のゲー
ト及びインバータ１７に接続され、インバータ１７の出
力２５はｐ−）ランジスタ２３のゲートに接続されてい
る。従って、制御信号２４がＨ′の時上記バイアス印加
手段が動作する。
端子３との間に直列に接続されたｎ チャネルＭＯ３Ｆ
ＥＴ （以下ｎ−）ランジスタと記す）であり、ｎ−）
ランジスタ１９，２０はそれぞれゲートとドレインが短
絡されている。２１．２２゜２３は基準電位とデータ出
力端子３との間に直列に接続されたｐ チャネルＭＯ３
ＦＥＴ （以下ｐ−トランジスタと記す）であり、ｐ−
トランジスタ２１．２２はそれぞれドレインとゲートが
短絡されている。そして上記トランジスタ１８．１９゜
２０．２１，２２．２３によってデータ出力端子３を前
の出力データに応じた中間電圧にするバイアス印加手段
が構成されている。２４はバイアス印加手段の動作を制
御する制御信号であり、ｎ −トランジスタ１８のゲー
ト及びインバータ１７に接続され、インバータ１７の出
力２５はｐ−）ランジスタ２３のゲートに接続されてい
る。従って、制御信号２４がＨ′の時上記バイアス印加
手段が動作する。
上記制御信号２４の発生方法は半導体集積回路の種類に
より様々な方法がある。例えばスタティックＲＡＭでは
、アドレス変化を検知して発生するＡＴＤ （八ｄｄｒ
ｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔ ）信号
に遅延時間を加えて発生させることができるし、ダイナ
ミックＲＡＭでは、τＡＳ入力信号に遅延時間を加えて
発生させることができる。
より様々な方法がある。例えばスタティックＲＡＭでは
、アドレス変化を検知して発生するＡＴＤ （八ｄｄｒ
ｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔ ）信号
に遅延時間を加えて発生させることができるし、ダイナ
ミックＲＡＭでは、τＡＳ入力信号に遅延時間を加えて
発生させることができる。
ここで、上記バイアス印加手段の作用について説明する
。ｎ−トランジスタ１８，１９．２０のしきい値電圧を
それぞれＶｔｈｎ １ 、 Ｖｔｈｎ ２ 、 Ｖ
ｔｈｎ３．ｐｌ”ランジスタ２１，２２．２３のしきい
値電圧をそれぞれＶｔｈｐ １ 、 Ｖｔｈｐ ２
、 Ｖｔｈｐ ３とすると、データ出力が（Ｖｃｃ
（電源電位１−Ｖｔｈｎ ｉ −Ｖｔｈｎ ２−Ｖｔｈ
ｎ ３ ）より小さいときは、データ出力は（Ｖｃｃ−
Ｖｔｈｎ １−Ｖｔｈｎ ２−Ｖｔｈｎ ３）まで充電
される。また、データ出力が（ｌＶｔｈｐｚｌ＋１ｖｔ
ｈｐ２１＋１Ｖｔｂｐ３ ｌ）より大きい時はデータ出
力は（ｌＶｔｈｐ １１＋１Ｖｔｈｐ ２ ｌ＋１ｖｔ
ｈｐ３ ｌ）まで放電される。但しここでは、制御信号
２４はＶｃｃに、インバータ１７の出力２５はＯＶ（基
準電位）になっているとしている。
。ｎ−トランジスタ１８，１９．２０のしきい値電圧を
それぞれＶｔｈｎ １ 、 Ｖｔｈｎ ２ 、 Ｖ
ｔｈｎ３．ｐｌ”ランジスタ２１，２２．２３のしきい
値電圧をそれぞれＶｔｈｐ １ 、 Ｖｔｈｐ ２
、 Ｖｔｈｐ ３とすると、データ出力が（Ｖｃｃ
（電源電位１−Ｖｔｈｎ ｉ −Ｖｔｈｎ ２−Ｖｔｈ
ｎ ３ ）より小さいときは、データ出力は（Ｖｃｃ−
Ｖｔｈｎ １−Ｖｔｈｎ ２−Ｖｔｈｎ ３）まで充電
される。また、データ出力が（ｌＶｔｈｐｚｌ＋１ｖｔ
ｈｐ２１＋１Ｖｔｂｐ３ ｌ）より大きい時はデータ出
力は（ｌＶｔｈｐ １１＋１Ｖｔｈｐ ２ ｌ＋１ｖｔ
ｈｐ３ ｌ）まで放電される。但しここでは、制御信号
２４はＶｃｃに、インバータ１７の出力２５はＯＶ（基
準電位）になっているとしている。
次に作用効果について説明する。本実施例による出力バ
ッファ回路の動作のタイミングチャートを第２図に示す
。
ッファ回路の動作のタイミングチャートを第２図に示す
。
まず前データとしてｓ Ｈ＋＋が出力されている。
ＯＥ信号２が′Ｌ”になると出力トランジスタ１３が非
導通状態となり、その後に制御信号２４がＨ′になって
バイアス印加手段が動作する。このときデータ出力３は
“Ｈ”なので、データ出力は（ｌＶｔｈｐ １１＋１Ｖ
ｔｌ＋ｐ ２１＋１ｖｔｈｐ ３ ｌ）のレベルに向っ
て変化する。
導通状態となり、その後に制御信号２４がＨ′になって
バイアス印加手段が動作する。このときデータ出力３は
“Ｈ”なので、データ出力は（ｌＶｔｈｐ １１＋１Ｖ
ｔｌ＋ｐ ２１＋１ｖｔｈｐ ３ ｌ）のレベルに向っ
て変化する。
次に新しい内部データ１が現れるころにＯＥ信号２が“
Ｈ′に、制御信号２４がＬ”になる。
Ｈ′に、制御信号２４がＬ”になる。
内部データ１に従ってＨ”になったゲート１６により、
出力トランジスタ１４は導通状態となり、Ｖｃｃと （
ｌＶｔｈｐ １ ｌ＋１ｖｔｈｐ ２ ＋１ｖｔｈ
ｐ ３ １）の間のレベルにあったデータ出力３は“Ｌ
”に向って遷移する。このときが時刻ｔ１である。ＭＯ
ＳＦＥＴのドレイン電流はドレイン電圧と正の関係があ
るので、出力トランジスタ１４のドレイン電圧は時間ｔ
１の時点でＶｃ、ｃからある電圧分減少しているのでド
レイン電流１１は減少する。従う位に加わる逆起電力は
緩和される。かつ、遷移し始める電位が下がっているの
で、その分データの遷移に要する時間が減少する（図中
のΔ１）。
出力トランジスタ１４は導通状態となり、Ｖｃｃと （
ｌＶｔｈｐ １ ｌ＋１ｖｔｈｐ ２ ＋１ｖｔｈ
ｐ ３ １）の間のレベルにあったデータ出力３は“Ｌ
”に向って遷移する。このときが時刻ｔ１である。ＭＯ
ＳＦＥＴのドレイン電流はドレイン電圧と正の関係があ
るので、出力トランジスタ１４のドレイン電圧は時間ｔ
１の時点でＶｃ、ｃからある電圧分減少しているのでド
レイン電流１１は減少する。従う位に加わる逆起電力は
緩和される。かつ、遷移し始める電位が下がっているの
で、その分データの遷移に要する時間が減少する（図中
のΔ１）。
第２図ではこの後にデータが“Ｌ”から′Ｈ″に変化し
た場合も示しているが、データが′Ｈ″から“Ｌ”に変
化した場合と同様の動作をする。
た場合も示しているが、データが′Ｈ″から“Ｌ”に変
化した場合と同様の動作をする。
この場合、データ出力３は新しいデータ″Ｈ１が出力さ
れるのに先立って基準電位からＶｃｃ−（Ｖｔｈｎ １
＋ Ｖｔｈｎ ２ ＋ Ｖｔｈｎ ３ ）に向って変化
している。従って出力トランジスタ１３のソース・ドレ
イン間電圧が小さくなり、ドレイン電流１２かに加わる
逆起電力が緩和される。
れるのに先立って基準電位からＶｃｃ−（Ｖｔｈｎ １
＋ Ｖｔｈｎ ２ ＋ Ｖｔｈｎ ３ ）に向って変化
している。従って出力トランジスタ１３のソース・ドレ
イン間電圧が小さくなり、ドレイン電流１２かに加わる
逆起電力が緩和される。
以上の例では、ｎ・チャネルＭＯ８ＦＥＴ、Ｉ１１チャ
ネルＭＯ３ＦＥＴをそれぞれ３つ用いてデータ出力３の
レベルを規定したが、直列接続するトランジスタの数な
らびにｖｔｈの制御によりこのレベルを自由に設定でき
る。従って出力の論理しきい値をＶｐとすると、 設定しておけば、出力データ３示変化しない場合、即ち
“Ｈ”から“Ｈ”、′Ｌ”から“Ｌ”へ遷移する場合も
１崖道データを出力してからノーマルなデータを出すよ
うなことがなくなる。
ネルＭＯ３ＦＥＴをそれぞれ３つ用いてデータ出力３の
レベルを規定したが、直列接続するトランジスタの数な
らびにｖｔｈの制御によりこのレベルを自由に設定でき
る。従って出力の論理しきい値をＶｐとすると、 設定しておけば、出力データ３示変化しない場合、即ち
“Ｈ”から“Ｈ”、′Ｌ”から“Ｌ”へ遷移する場合も
１崖道データを出力してからノーマルなデータを出すよ
うなことがなくなる。
このような本発明は、特に出力端子を多数有する半導体
集積回路、例えば多ビツト構成の半導体メモリでその効
果が著しいものである。
集積回路、例えば多ビツト構成の半導体メモリでその効
果が著しいものである。
ここで、上記実施例ではデータ出力３にｎ−）ランジス
タとｐ−）ランジスタの２種のバイアス印加手段を設け
たものを示した。しかし、入出力レベルがＴＴＬコンパ
チブルなＭＯ３集積回路の場合、出力の論理しきい値は
基準電圧と電−電圧の中点よりも基準電圧側にあるため
、データ出力が“Ｈ”から”Ｌ”に変化する場合のデー
タ出力端子の放電電流を大きくする必要があり、この場
合の雑音の方がデータ出力が“Ｌ”から“Ｈ”に変化す
る場合よりも大きい、従ってバイアス印加手段として、
ｐ−）ランジスタを直列接続したものだけで構成しても
効果がある。
タとｐ−）ランジスタの２種のバイアス印加手段を設け
たものを示した。しかし、入出力レベルがＴＴＬコンパ
チブルなＭＯ３集積回路の場合、出力の論理しきい値は
基準電圧と電−電圧の中点よりも基準電圧側にあるため
、データ出力が“Ｈ”から”Ｌ”に変化する場合のデー
タ出力端子の放電電流を大きくする必要があり、この場
合の雑音の方がデータ出力が“Ｌ”から“Ｈ”に変化す
る場合よりも大きい、従ってバイアス印加手段として、
ｐ−）ランジスタを直列接続したものだけで構成しても
効果がある。
また上記実施例では、各トランジスタにＭＯＳＦＥＴを
用いたものを示したが、ＭＥＳＦＥＴ又はバイポーラト
ランジスタを用いても同様の回路を構成することができ
る。
用いたものを示したが、ＭＥＳＦＥＴ又はバイポーラト
ランジスタを用いても同様の回路を構成することができ
る。
（発明の効果〕
以上のように、この発明によれば、データ出力端子にバ
イアス印加手段を設け、データが出力される前に該端子
を予め充電若しくは放電して中間電位にするようにした
ので、雑音が小さく、また、応答速度の速いものが得ら
れる効果がある。
イアス印加手段を設け、データが出力される前に該端子
を予め充電若しくは放電して中間電位にするようにした
ので、雑音が小さく、また、応答速度の速いものが得ら
れる効果がある。
第１図はこの発明の一実施例による半導体集積回路の出
力バッファを示す回路図、第２図はこの発明の一実施例
に−よる出力バッファの動作を説明するためのタイミン
グチャート図、第３図は従来の半導体集積回路の出カバ
ソファを示す回路図、第４図は従来の出カバソファの動
作を説明するためのタイミングチャート図である。 １・・・内部データ、３・・・データ出力端子、１３゜
１４・・・出力トランジスタ、１Ｂ、１９．２０・・・
ｈチャネルＭＯ３ＦＥＴ （バイアス用スイッチ手段及
び負荷手段）、２１．２２．２３・・・ｐチャネルＭＯ
３ＦＥＴ （バイアス用スイッチ手段及び負荷手段）、
２４・・・制御信号。 なお図中同一符号は同−又は相当部分を示す。
力バッファを示す回路図、第２図はこの発明の一実施例
に−よる出力バッファの動作を説明するためのタイミン
グチャート図、第３図は従来の半導体集積回路の出カバ
ソファを示す回路図、第４図は従来の出カバソファの動
作を説明するためのタイミングチャート図である。 １・・・内部データ、３・・・データ出力端子、１３゜
１４・・・出力トランジスタ、１Ｂ、１９．２０・・・
ｈチャネルＭＯ３ＦＥＴ （バイアス用スイッチ手段及
び負荷手段）、２１．２２．２３・・・ｐチャネルＭＯ
３ＦＥＴ （バイアス用スイッチ手段及び負荷手段）、
２４・・・制御信号。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）電源端子、基準端子とデータ出力端子との間のそ
れぞれに設けられたデータ出力用のスイッチ手段と、 内部データにより上記２つのデータ出力用スイッチ手段
の導通又は非導通を制御して該内部データに応じたデー
タを出力する半導体集積回路において、 相互に直列に接続されたバイアス用スイッチ手段及び負
荷手段からなり、上記電源端子とデータ出力端子間及び
上記基準電位端子とデータ出力端子間の少なくとも一方
に接続され、データが出力される直前の一定期間にのみ
動作して上記データ出力端子を前回の出力データに応じ
た所定のレベルに充電もしくは放電するバイアス印加手
段を備えたことを特徴とする半導体集積回路。 - （２）上記バイアス用スイッチ手段及び負荷手段は半導
体基板表面にモノリシックに形成された電界トランジス
タ又はバイポーラトランジスタであることを特徴とする
特許請求の範囲第１項記載の半導体集積回路。 - （３）上記負荷手段はドレインとゲートとが短絡された
電界効果トランジスタ、又はドレインとゲートとが短絡
された電界効果トランジスタが直列に接続されてなるも
のであることを特徴とする特許請求の範囲第２項記載の
半導体集積回路。 - （４）上記負荷手段はコレクタとベースとが短絡された
バイポーラトランジスタ又はコレクタとベースとが短絡
されたバイポーラトランジスタが直列に接続されてなる
ものであることを特徴とする特許請求の範囲第２項記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002580A JPS62159911A (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002580A JPS62159911A (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159911A true JPS62159911A (ja) | 1987-07-15 |
Family
ID=11533311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002580A Pending JPS62159911A (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159911A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237218A (ja) * | 1989-03-09 | 1990-09-19 | Hitachi Ltd | 出力バッファ回路 |
| JPH02265092A (ja) * | 1989-04-04 | 1990-10-29 | Mitsubishi Electric Corp | 出力バツフア回路 |
| JPH03175728A (ja) * | 1989-12-04 | 1991-07-30 | Matsushita Electron Corp | 半導体メモリ装置 |
| EP0455002A2 (en) * | 1990-04-27 | 1991-11-06 | STMicroelectronics S.r.l. | A data output stage of the buffer type, having reduced noise to ground, for logic circuits of the CMOS type |
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1986
- 1986-01-08 JP JP61002580A patent/JPS62159911A/ja active Pending
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