JP7310563B2 - 電圧制御型電力用半導体素子の駆動回路 - Google Patents

Description

本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のような電圧制御型電力用半導体素子の駆動回路に関し、特に負荷短絡などにより電圧制御型電力用半導体素子に過電流が流れると保護遮断を行う機能を備えた駆動回路に関する。

モータなどの負荷をスイッチング制御する装置として、負荷を駆動する電力用半導体素子とその制御回路とを集積化したＩＰＳ（Intelligent Power Switch）が知られている。電力用半導体素子にＩＧＢＴを用いたＩＰＳでは、ＩＧＢＴおよびＦＷＤ（Free Wheeling Diode）のチップと駆動および保護機能を有する制御ＩＣ（Integrated Circuit）とが１つのパッケージに集約されている。

制御ＩＣは、ＩＧＢＴのゲート容量を充電することでＩＧＢＴをオン制御し、ゲート容量に蓄積された電荷を引き抜くことでＩＧＢＴをオフ制御している。ＩＧＢＴをオフ制御する場合、流れている電流を急峻に止めてしまうと電流の行き場がなくなってＩＧＢＴのコレクタ端子にサージ電圧が発生することがあるので、通常は、ゲート容量に蓄積された電荷の引き抜きは、２段階で行われている（たとえば、特許文献１参照）。

この特許文献１では、ＩＧＢＴに異常が発生していない通常の動作において、ＩＧＢＴをオフ制御するオフ信号が入力されると、２つのスイッチ素子を異なるタイミングでオンする。ここで、２つのスイッチ素子は、オンしたときに、ＩＧＢＴのゲート容量から電荷を引き抜くときに流すことのできるシンク電流の大きさ（以下、スイッチ素子のオン抵抗に応じて電流を流すことができる能力を「引き抜き能力」という）を異なる値にしている。引き抜き能力の異なるスイッチ素子を用い、異なるタイミングで電荷の引き抜きを行うことで、ＩＧＢＴは、段階的に遮断されるので、サージ電圧の発生が抑制される。

特許文献１では、さらに、ＩＧＢＴに流れるコレクタ電流を間接的にモニタし、そのコレクタ電流が異常に高くなる過電流状態が所定時間以上継続したときに、ＩＧＢＴを保護遮断（ソフト遮断）している。このソフト遮断では、通常遮断での引き抜き能力よりも小さな引き抜き能力を有するスイッチ素子をオン制御することで、ＩＧＢＴを徐々に遮断するようにしている。

特開２０１２－２３８９９号公報

特許文献１の制御ＩＣ（ゲート駆動回路）では、過電流状態が所定時間以上継続したときに、ソフト遮断してＩＧＢＴを保護している。ところが、ＩＧＢＴのスイッチング周期によっては、過電流状態が所定時間継続している間にＩＧＢＴをオフ制御するオフ信号が入力される可能性がある。この場合、ＩＧＢＴは、過電流が流れている状態でオフ制御されるので、ソフト遮断されることなくハード遮断されることになって、より高いサージ電圧が発生することになる。

本発明はこのような点に鑑みてなされたものであり、過電流検出状態が所定時間継続している間にオフ信号の入力があっても高いサージ電圧を発生することのない電圧制御型電力用半導体素子の駆動回路を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの案では、電圧制御型電力用半導体素子をオフ制御するオフ信号の入力によりオンして電圧制御型電力用半導体素子のゲート端子からゲート容量に蓄積された電荷を引き抜く第１のスイッチ素子と、オフ信号の入力から第１の所定時間経過後に第１の遅延信号を出力する第１の遅延回路と、第１の遅延信号の入力によりオンして電圧制御型電力用半導体素子のゲート端子から電荷を引き抜くものであって第１のスイッチ素子よりも引き抜き能力が大きい第２のスイッチ素子と、電圧制御型電力用半導体素子の過電流を検出すると過電流検出信号を出力する過電流検出回路と、過電流検出信号を入力してから第２の所定時間経過後に第２の遅延信号を出力する第２の遅延回路と、第２の遅延信号を保持するフリップフロップと、フリップフロップによって保持された第２の遅延信号の入力によりオンして電圧制御型電力用半導体素子のゲート端子から電荷を引き抜くものであって第１のスイッチ素子よりも引き抜き能力が小さい第３のスイッチ素子と、を備えた電圧制御型電力用半導体素子の駆動回路が提供される。この電圧制御型電力用半導体素子の駆動回路では、さらに、過電流検出信号を検出してから第２の遅延信号が出力されるまでの間にオフ信号が入力されるとスロー遮断検出信号を出力するスロー遮断検出回路と、スロー遮断検出信号の入力によりオンして電圧制御型電力用半導体素子のゲート端子から電荷を引き抜くものであって第２のスイッチ素子の引き抜き能力と第３のスイッチ素子の引き抜き能力との間の引き抜き能力を有している第４のスイッチ素子とを備えている。

上記構成の電圧制御型電力用半導体素子の駆動回路は、過電流を検出してソフト遮断が行われる前に電圧制御型電力用半導体素子をオン制御するオン信号が入力されたときに、通常遮断のハード遮断の代わりにスロー遮断を行うため、サージ電圧を抑制できるというという利点がある。

第１の実施の形態に係るＩＧＢＴの駆動回路を示す回路図である。 ソフト遮断における駆動回路の動作を示すタイミングチャートである。 スロー遮断における駆動回路の動作を示すタイミングチャートである。 スロー遮断時のＩＧＢＴの動作波形図である。 第２の実施の形態に係るＩＧＢＴの駆動回路を示す回路図である。 入力回路のデッドタイム回路の構成例を示す図である。 スロー遮断時のＩＧＢＴの動作波形図である。

以下、本発明の実施の形態について、電圧制御型電力用半導体素子としてＩＧＢＴを使用したＩＰＳに適用した場合を例に図面を参照して詳細に説明する。なお、図中、同一の符号で示される部分については、同一の構成要素を示している。

［第１の実施の形態］
図１は第１の実施の形態に係るＩＧＢＴの駆動回路を示す回路図、図２はソフト遮断における駆動回路の動作を示すタイミングチャート、図３はスロー遮断における駆動回路の動作を示すタイミングチャート、図４はスロー遮断時のＩＧＢＴの動作波形図である。

図１には、ＩＧＢＴ１０と、このＩＧＢＴ１０を駆動する駆動回路２０とが示されている。ＩＧＢＴ１０は、コレクタ電流を間接的に検出することができるようセンスＩＧＢＴが一体に形成されており、さらに、図示を省略してあるが、ＦＷＤが逆並列に接続されている。駆動回路２０は、ＩＣ化されている。これら、ＩＧＢＴ１０、ＦＷＤおよび駆動回路２０は、１つのパッケージに収容されてＩＰＳを構成している。

駆動回路２０は、ＩＧＢＴ１０をターンオンまたはターンオフする制御信号Ｖｉｎが入力される入力回路２１を有している。この入力回路２１は、ターンオフを指示する制御信号Ｖｉｎが入力されたときに、ターンオフのタイミングを、たとえば、３００ナノ秒（ｎｓ）遅延するデッドタイム回路２１ａと、オア回路２１ｂとを有している。オア回路２１ｂは、一方の入力端子にデッドタイム回路２１ａからＩＧＢＴ１０をターンオフする信号を受けているとき、および、ＩＧＢＴ１０のターンオン時にソフト遮断をするとき、ＩＧＢＴ１０のゲート電圧Ｖｇの生成を禁止する信号を出力する。

駆動回路２０は、ＩＧＢＴ１０をターンオンするオン制御回路を有している。このオン制御回路は、一定の電流を生成するトランスコンダクタンスアンプと、生成された一定の電流をＩＧＢＴ１０のゲート端子に供給するカレントミラー回路と、電流の生成を禁止するスイッチ素子とを有している。トランスコンダクタンスアンプは、基準電圧源２２と、演算増幅器２３と、ＮチャネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下、ＮＭＯＳトランジスタという）２４と、抵抗２５とを有している。カレントミラー回路は、ＰチャネルのＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）２６，２７を有している。スイッチ素子は、ＮＭＯＳトランジスタ２８で構成されている。

オン制御回路において、演算増幅器２３の非反転入力端子には、基準電圧Ｖｒｅｆ１を出力する基準電圧源２２の正極端子が接続され、基準電圧源２２の負極端子は、グランドに接続されている。演算増幅器２３の出力端子は、ＮＭＯＳトランジスタ２４のゲート端子に接続され、ＮＭＯＳトランジスタ２４のソース端子は、演算増幅器２３の反転入力端子と抵抗２５の一方の端子とに接続され、抵抗２５の他方の端子は、グランドに接続されている。ＮＭＯＳトランジスタ２４のドレイン端子は、カレントミラー回路のＰＭＯＳトランジスタ２６のドレイン端子およびゲート端子に接続され、ＰＭＯＳトランジスタ２６のソース端子は、電源Ｖｃｃのラインに接続されている。ＰＭＯＳトランジスタ２６のゲート端子は、また、ＰＭＯＳトランジスタ２７のゲート端子に接続され、ＰＭＯＳトランジスタ２７のソース端子は、電源Ｖｃｃのラインに接続されている。ＰＭＯＳトランジスタ２７のドレイン端子は、ＩＧＢＴ１０のゲート端子に接続されている。演算増幅器２３の出力端子は、また、ＮＭＯＳトランジスタ２８のドレイン端子に接続され、ＮＭＯＳトランジスタ２８のソース端子は、グランドに接続され、ＮＭＯＳトランジスタ２８のゲート端子は、入力回路２１のオア回路２１ｂの出力端子に接続されている。

このオン制御回路では、ＮＭＯＳトランジスタ２８がオフ制御されているとき、基準電圧Ｖｒｅｆ１に比例した一定の電流が生成され、その一定の電流がＩＧＢＴ１０のゲート端子に供給される。すなわち、演算増幅器２３は、抵抗２５に電流が流れることによって生じる端子電圧が基準電圧Ｖｒｅｆ１に等しくなるようにＮＭＯＳトランジスタ２４を制御している。これにより、ＮＭＯＳトランジスタ２４には、基準電圧Ｖｒｅｆ１の電圧値と抵抗２５の抵抗値とによって決まる値のドレイン電流が流れる。そのＮＭＯＳトランジスタ２４のドレイン電流は、ＰＭＯＳトランジスタ２６，２７によるカレントミラー回路を介してＮＭＯＳトランジスタ２４のドレイン電流に比例した電流がＩＧＢＴ１０のゲート端子に充電電流（ソース電流）として供給される。ＩＧＢＴ１０のゲート端子に供給された電流がＩＧＢＴ１０のゲート容量を充電し、ＩＧＢＴ１０のゲート端子のゲート電圧ＶｇがＩＧＢＴ１０のオン閾値を超えるとＩＧＢＴ１０がターンオンする。

演算増幅器２３の出力端子に接続されたＮＭＯＳトランジスタ２８は、入力回路２１のオア回路２１ｂからＩＧＢＴ１０のゲート電圧Ｖｇの生成を禁止する信号を受けて、オン制御される。これにより、ＮＭＯＳトランジスタ２４がオフ制御されて、ＮＭＯＳトランジスタ２４のドレイン電流は、ゼロになる。

ＩＧＢＴ１０をターンオフするオフ制御回路は、スイッチ素子として機能するＮＭＯＳトランジスタ２９，３０と、たとえば、入力信号に対して３５０ｎｓの遅延を与えた遅延信号を出力する遅延回路３１と、アンド回路３２とを有している。ＮＭＯＳトランジスタ２９のゲート端子は、入力回路２１のデッドタイム回路２１ａの出力端子に接続され、ＮＭＯＳトランジスタ２９のドレイン端子は、ＩＧＢＴ１０のゲート端子に接続され、ＮＭＯＳトランジスタ２９のソース端子は、グランドに接続されている。入力回路２１のデッドタイム回路２１ａの出力端子は、また、遅延回路３１の入力端子に接続され、遅延回路３１の出力端子は、アンド回路３２の正論理入力端子に接続され、アンド回路３２の出力端子は、ＮＭＯＳトランジスタ３０のゲート端子に接続されている。ＮＭＯＳトランジスタ３０のドレイン端子は、ＩＧＢＴ１０のゲート端子に接続され、ＮＭＯＳトランジスタ３０のソース端子は、グランドに接続されている。

このオフ制御回路では、ＩＧＢＴ１０のゲート容量に蓄積された電荷を通常遮断のＮＭＯＳトランジスタ２９，３０が引き抜くことにより、ゲート電圧を強制的に低減してＩＧＢＴ１０をターンオフすることが行われる。ここで、オフ制御回路が電荷を引き抜く能力としては、ＮＭＯＳトランジスタ２９，３０の両方がオンしたときの引き抜き能力を１００％としたときのＮＭＯＳトランジスタ２９の引き抜き能力を１０％、ＮＭＯＳトランジスタ３０の引き抜き能力を９０％としている。したがって、オフ制御回路は、入力回路２１からＩＧＢＴ１０をターンオフする信号を受けると、まず、ＮＭＯＳトランジスタ２９が１０％の引き抜き能力で電荷の引き抜きを開始する。そして、３５０ｎｓの時間経過後にＮＭＯＳトランジスタ３０が９０％の引き抜き能力で電荷の引き抜きを行う。なお、引き抜き能力は、ＮＭＯＳトランジスタ２９，３０のサイズによって調整される。

駆動回路２０は、また、ＩＧＢＴ１０の過電流を検出してＩＧＢＴ１０を保護するソフト遮断回路を有している。このソフト遮断回路は、電流検出抵抗３３と、過電流検出回路３４と、遅延回路３５と、ＲＳフリップフロップ３６と、遅延回路３７と、スイッチ素子として機能するＮＭＯＳトランジスタ３８とを有している。電流検出抵抗３３の一方の端子は、ＩＧＢＴ１０が有するセンスＩＧＢＴのセンスエミッタ端子に接続され、電流検出抵抗３３の他方の端子は、グランドに接続されている。過電流検出回路３４は、比較器３４ａと基準電圧源３４ｂとを有している。比較器３４ａの非反転入力端子は、電流検出抵抗３３の一方の端子に接続され、比較器３４ａの反転入力端子は、基準電圧源３４ｂの正極端子に接続され、基準電圧源３４ｂの負極端子は、グランドに接続されている。ここで、基準電圧源３４ｂの基準電圧Ｖｒｅｆ２は、たとえば、ＩＧＢＴ１０がその定格電流の２～３倍の電流を流したときに電流検出抵抗３３によって検出される電圧に相当する電圧に設定されている。比較器３４ａの出力端子は、遅延回路３５の入力端子に接続され、遅延回路３５の出力端子は、ＲＳフリップフロップ３６のセット入力端子に接続され、ＲＳフリップフロップ３６の出力端子は、ＮＭＯＳトランジスタ３８のゲート端子と、遅延回路３７の入力端子と、入力回路２１のオア回路２１ｂの他方の入力端子とに接続されている。遅延回路３７の出力端子は、ＲＳフリップフロップ３６のリセット入力端子に接続されている。遅延回路３５の遅延時間は、たとえば、３．５マイクロ秒（μｓ）にし、遅延回路３７の遅延時間は、たとえば、２ミリ秒（ｍｓ）にしてある。ＮＭＯＳトランジスタ３８のドレイン端子は、ＩＧＢＴ１０のゲート端子に接続され、ＮＭＯＳトランジスタ３８のソース端子は、グランドに接続されている。このＮＭＯＳトランジスタ３８の引き抜き能力は、たとえば、ＮＭＯＳトランジスタ２９の引き抜き能力の１０％よりも小さい５％にしてある。

このソフト遮断回路では、過電流検出回路３４がＩＧＢＴ１０の過電流を検出し、検出時点から３．５μｓを超えて過電流検出状態が継続した場合に、遅延回路３５は、ＲＳフリップフロップ３６をセットし、ＲＳフリップフロップ３６は、セット状態を維持する。セットされたＲＳフリップフロップ３６は、ＮＭＯＳトランジスタ３８をオンする信号を出力する。この信号により、遅延回路３７は、遅延動作を開始し、入力回路２１のオア回路２１ｂを介してＮＭＯＳトランジスタ２８がオン制御されることでＩＧＢＴ１０のゲート端子に供給する定電流の生成を停止させる。ソフト遮断のＮＭＯＳトランジスタ３８は、オン制御されることで、ＩＧＢＴ１０のゲート容量に蓄積された電荷を５％の引き抜き能力で引き抜きを行い、ＩＧＢＴ１０をソフト遮断する。ＩＧＢＴ１０がソフト遮断された後、ＩＧＢＴ１０がソフト遮断を開始してから遅延回路３７による２ｍｓの遅延時間経過後に、ＲＳフリップフロップ３６は、リセットされる。

駆動回路２０は、さらに、ＩＧＢＴ１０の過電流を検出してＩＧＢＴ１０をソフト遮断する前にＩＧＢＴ１０をターンオフする制御信号Ｖｉｎが入力されたときにＩＧＢＴ１０をスロー遮断するスロー遮断回路を有している。このスロー遮断回路は、スロー遮断検出回路３９と、スイッチ素子として機能するＮＭＯＳトランジスタ４０とを有している。スロー遮断検出回路３９は、アンド回路３９ａを有している。アンド回路３９ａの第１の正論理入力端子は、過電流検出回路３４の出力端子に接続され、アンド回路３９ａの第２の正論理入力端子は、入力回路２１のデッドタイム回路２１ａの出力端子に接続されている。アンド回路３９ａの負論理入力端子は、ＲＳフリップフロップ３６の出力端子に接続され、アンド回路３９ａの出力端子は、アンド回路３２の負論理入力端子とＮＭＯＳトランジスタ４０のゲート端子とに接続されている。ＮＭＯＳトランジスタ４０のドレイン端子は、ＩＧＢＴ１０のゲート端子に接続され、ＮＭＯＳトランジスタ４０のソース端子は、グランドに接続されている。このＮＭＯＳトランジスタ４０の引き抜き能力は、たとえば、ＮＭＯＳトランジスタ３０の引き抜き能力の９０％よりも小さくＮＭＯＳトランジスタ３８の引き抜き能力の５％よりも大きい１２．５％にしてある。

このスロー遮断回路では、ＩＧＢＴ１０がターンオンされているとき、過電流検出回路３４が過電流を検出するしないに拘わらず、ＮＭＯＳトランジスタ４０は、オフ制御され、アンド回路３２は、遅延回路３１が出力する遅延信号の伝達を許可している。ただし、過電流検出回路３４が過電流を検出する過電流検出状態が遅延回路３５の３．５μｓを経過しないうちに、ＩＧＢＴ１０がターンオフされると、引き抜き能力の大きなＮＭＯＳトランジスタ３０のオン制御が禁止され、スロー遮断のＮＭＯＳトランジスタ４０をオン制御する。これにより、ＩＧＢＴ１０のゲート容量に蓄積された電荷は、ＮＭＯＳトランジスタ２９およびＮＭＯＳトランジスタ４０によって２２．５％（１０％＋１２．５％）の引き抜き能力で引き抜かれることになる。このとき、ＮＭＯＳトランジスタ２９がオン制御されてから３５０ｎｓの時間経過後に遅延回路３１から遅延信号が出力されるが、この遅延信号は、アンド回路３２によりブロックされているので、ＮＭＯＳトランジスタ３０がオン制御されることはない。

次に、この駆動回路２０が正常なオン動作をしているときの動作について説明する。過電流検出回路３４が過電流を検出していないとき、過電流検出回路３４は、ロー（Ｌ）レベルの信号を出力している。このため、遅延回路３５が動作することはないので、ソフト遮断が生じることもない。また、スロー遮断検出回路３９も、アンド回路３９ａの第１の正論理入力端子に過電流検出回路３４からのＬレベルの信号が入力されていることで、Ｌレベルの信号を出力しており、スロー遮断が生じることもない。

次に、ＩＧＢＴ１０の負荷がたとえば短絡していて、その短絡が３．５μｓを超えて継続したときのソフト遮断と、３．５μｓを超えないでＩＧＢＴ１０がターンオフされたときのスロー遮断の動作について図２および図３のタイミングチャートを参照して説明する。これら図２および図３では、上から、制御信号Ｖｉｎ、ＮＭＯＳトランジスタ２９，３０のゲート電圧Ｖｇ（Ａ），Ｖｇ（Ｂ）、過電流検出回路３４の出力、ＮＭＯＳトランジスタ３８，４０のゲート電圧Ｖｇ（Ｃ），Ｖｇ（Ｄ）、ＩＧＢＴ１０のゲート電圧Ｖｇおよびコレクタ電流Ｉｃを示している。

まず、図２に示したソフト遮断のとき、入力回路２１にＬレベルの制御信号Ｖｉｎが入力されていて、ＩＧＢＴ１０がターンオンされると、過電流検出回路３４は、過電流を検出してハイ（Ｈ）レベルの過電流検出信号を出力する。このＩＧＢＴ１０のオン制御の期間、入力回路２１の出力信号は、Ｌレベルであるので、通常遮断のＮＭＯＳトランジスタ２９，３０は、そのゲート電圧Ｖｇ（Ａ），Ｖｇ（Ｂ）がＬレベルであり、オフ制御されている。ソフト遮断のＮＭＯＳトランジスタ３８は、ＩＧＢＴ１０のオン制御の初期の期間では、遅延回路３５の出力信号はＬレベルであり、ＲＳフリップフロップ３６は、リセット状態であるので、ゲート電圧Ｖｇ（Ｃ）がＬレベルであり、オフ制御される。過電流検出から３．５μｓの遅延時間経過後に、遅延回路３５の出力信号はＨレベルになり、ＲＳフリップフロップ３６は、セット状態にされて、ゲート電圧Ｖｇ（Ｃ）がＨレベルになり、ＮＭＯＳトランジスタ３８は、オン制御される。このとき、ゲート電圧Ｖｇ（Ｃ）のＨレベルは、遅延回路３７による２ｍｓの遅延時間が経過するまでＲＳフリップフロップ３６によって保持し続けられる。スロー遮断のＮＭＯＳトランジスタ４０は、そのゲート電圧Ｖｇ（Ｄ）がＬレベルであるので、オフ制御される。これは、アンド回路３９ａが、ＩＧＢＴ１０のオン制御の期間、第２の正論理入力端子に入力回路２１のＬレベルの出力信号が入力されていて出力端子にＬレベルの信号を出力し、このＬレベルの信号がゲート電圧Ｖｇ（Ｄ）になっているからである。

ＩＧＢＴ１０のオン制御の初期の期間、ＮＭＯＳトランジスタ２９，３０，３８，４０はオフであるので、ＩＧＢＴ１０のゲート電圧Ｖｇは、Ｈレベルの値を有している。ＩＧＢＴ１０のコレクタ電流Ｉｃは、検出電流が基準電圧Ｖｒｅｆ２に相当する電流の値を超えているので、過電流状態になっている。なお、ＩＧＢＴ１０のコレクタ電流Ｉｃは、ＩＧＢＴ１０のゲート電圧Ｖｇが一定でも、外部のインダクタンス成分で制限されながら飽和するまで上昇し続けることになる。

ここで、遅延回路３５による３．５μｓの遅延時間経過後にソフト遮断のＮＭＯＳトランジスタ３８がオン制御されると、オン制御回路のＮＭＯＳトランジスタ２８がオン制御され、オン制御回路による定電流の生成が停止される。これにより、オン制御回路が停止され、ソフト遮断が開始されるので、ＩＧＢＴ１０のゲート電圧Ｖｇおよびコレクタ電流Ｉｃは、徐々に低下することになる。

コレクタ電流Ｉｃの検出電流が基準電圧Ｖｒｅｆ２に相当する電流を下回ると、過電流検出回路３４は、Ｌレベルの信号を出力するが、ゲート電圧Ｖｇ（Ｃ）は、ＲＳフリップフロップ３６によってＨレベルの信号に保持されている。

その後、ＩＧＢＴ１０をターンオフしようとして、入力回路２１にＨレベルの制御信号Ｖｉｎが入力されると、デッドタイム回路２１ａによる３００ｎｓのデッドタイムの時間の経過後に、入力回路２１の出力信号は、Ｈレベルになる。これにより、オフ制御回路は、通常遮断のオフ制御をしようとするが、このとき、既に、ソフト遮断が開始されているので、ＩＧＢＴ１０のゲート電圧Ｖｇおよびコレクタ電流Ｉｃの低下は、継続されている。

ソフト遮断が継続して、ＩＧＢＴ１０のゲート電圧Ｖｇが低下し、ＩＧＢＴ１０のオン用閾値電圧を下回ると、コレクタ電流Ｉｃは、０になる。なお、ソフト遮断のＮＭＯＳトランジスタ３８のゲート電圧Ｖｇ（Ｃ）は、ＲＳフリップフロップ３６がセットされてから遅延回路３７による２ｍｓの遅延時間の経過後にリセット状態にされることで、Ｌレベルの信号になる。ゲート電圧Ｖｇ（Ｃ）がＬレベルになるまでの間、オン制御回路のＮＭＯＳトランジスタ２８およびソフト遮断のＮＭＯＳトランジスタ３８のオン制御が継続している。そのため、入力回路２１にＩＧＢＴ１０をターンオンまたはターンオフする制御信号Ｖｉｎが入力されても、ＩＧＢＴ１０は、ターンオフのままである。

次に、図３を参照してスロー遮断の動作について説明する。スロー遮断は、ＩＧＢＴ１０の負荷がたとえば短絡している状態で、ＩＧＢＴ１０がターンオンされ、ソフト遮断が動作する前にＩＧＢＴ１０がターンオフされたときの動作である。このスロー遮断は、ＩＧＢＴ１０がターンオフされるときに、通常遮断で遮断されるのではなく、通常遮断よりもＩＧＢＴ１０のゲート電圧Ｖｇをゆっくりと低減する特性を有する。

まず、Ｌレベルの制御信号Ｖｉｎが入力されてＩＧＢＴ１０がターンオンされ、過電流検出回路３４が過電流を検出すると、過電流検出回路３４は、Ｈレベルの過電流検出信号を出力する。このＩＧＢＴ１０がターンオンしている期間、入力回路２１の出力信号は、Ｌレベルであるので、通常遮断のＮＭＯＳトランジスタ２９，３０は、そのゲート電圧Ｖｇ（Ａ），Ｖｇ（Ｂ）がＬレベルであり、オフ制御されている。ソフト遮断のＮＭＯＳトランジスタ３８は、スロー遮断の動作の期間、ゲート電圧Ｖｇ（Ｃ）がＨレベルになることはないので、オフ制御のままである。また、スロー遮断検出回路３９のアンド回路３９ａは、第２の正論理入力端子に入力回路２１のＬレベルの出力信号を入力していてＬレベルの出力信号を出力しているので、スロー遮断のＮＭＯＳトランジスタ４０も、オフ制御されている。

ここで、遅延回路３５による３．５μｓの遅延時間内に、制御信号ＶｉｎがＨレベルになってＩＧＢＴ１０のターンオフ制御に切り替わると、３００ｎｓのデッドタイムの時間経過後に、入力回路２１の出力信号は、Ｈレベルになる。これにより、通常遮断のＮＭＯＳトランジスタ２９は、そのゲート電圧Ｖｇ（Ａ）がＨレベルになってオン制御される。これと同時に、スロー遮断検出回路３９のアンド回路３９ａは、第２の正論理入力端子に入力回路２１のＨレベルの出力信号が入力される。このとき、過電流検出回路３４がＨレベルの過電流検出信号を出力し、ＲＳフリップフロップ３６がＬレベルの信号を出力しているので、アンド回路３９ａは、Ｈレベルのスロー遮断検出信号を出力する。このため、スロー遮断のＮＭＯＳトランジスタ４０は、ゲート電圧Ｖｇ（Ｄ）がＨレベルになることによって、オン制御される。このとき、アンド回路３２の負論理入力にＨレベルの信号が入力されるので、遅延回路３１の遅延信号が通常遮断のＮＭＯＳトランジスタ３０のゲート端子に伝達されることが禁止され、ＮＭＯＳトランジスタ３０は、オン制御されることはない。

入力回路２１の出力信号のＨレベルによりオン制御回路のＮＭＯＳトランジスタ２８がオン制御されてオン制御回路の動作が停止され、通常遮断のＮＭＯＳトランジスタ２９とスロー遮断のＮＭＯＳトランジスタ４０とがオン制御されると、ＩＧＢＴ１０のゲート電圧Ｖｇおよびコレクタ電流Ｉｃが低下を開始する。

その後、過電流検出回路３４が過電流を検出しなくなると、過電流検出回路３４は、Ｌレベルの出力になる。過電流検出回路３４の出力信号がＬレベルになることで、スロー遮断検出回路３９は、Ｌレベルのスロー遮断検出信号を出力する。これにより、スロー遮断のＮＭＯＳトランジスタ４０がオフ制御され、アンド回路３２が遅延回路３１の遅延信号の伝達を許可することで、通常遮断のＮＭＯＳトランジスタ３０がオン制御される。このとき、通常遮断のＮＭＯＳトランジスタ２９，３０によるゲート容量の電荷の引き抜きが最大の引き抜き能力で行われるので、ＩＧＢＴ１０のゲート電圧Ｖｇおよびコレクタ電流Ｉｃは、急速に低下することになる。

次に、スロー遮断時のＩＧＢＴ１０の動作について図４の動作波形図を参照して詳細に説明する。この図４において、上から、制御信号Ｖｉｎ、ＩＧＢＴ１０のゲート電圧Ｖｇ、ＩＧＢＴ１０のコレクタ電流ＩｃおよびＩＧＢＴ１０のコレクタ・エミッタ間電圧Ｖｃｅを示している。また、ＩＧＢＴ１０のゲート電圧Ｖｇ、コレクタ電流Ｉｃおよびコレクタ・エミッタ間電圧Ｖｃｅの動作波形において、破線は、スロー遮断の機能がないときの遮断動作を示し、実線は、スロー遮断のときの遮断動作を示している。

制御信号ＶｉｎがＩＧＢＴ１０をターンオンするＬレベルからターンオフするＨレベルの信号に遷移する際、まず、制御信号Ｖｉｎの電圧が入力回路２１のオフ用閾値電圧Ｖｉｎｔｈ（ｏｆｆ）を超えると、デッドタイム回路２１ａが起動する。デッドタイム回路２１ａによって設定されたデッドタイムｔｄｏｆｆ（＝３００ｎｓ）の時間経過後に、通常遮断のＮＭＯＳトランジスタ２９とスロー遮断のＮＭＯＳトランジスタ４０とがオン制御され、これにより、ＩＧＢＴ１０のゲート電圧Ｖｇが低下する。

ゲート電圧Ｖｇは、低下の途中でコレクタから寄生のミラー容量を介してゲート容量に充電電流が流れることで電圧値が一時的に変化しないミラー領域に入るとともに、コレクタ電流Ｉｃが減少し、コレクタ・エミッタ間電圧Ｖｃｅが上昇していく。ゲート電圧Ｖｇは、ミラー領域を過ぎると、再度低下するようになる。

この駆動回路２０によれば、過電流検出回路３４が過電流を検出してから３．５μｓ以内に制御信号ＶｉｎがＩＧＢＴ１０をターンオンするオン信号からターンオフするオフ信号に切り替わると、ＩＧＢＴ１０のターンオフ時間が長くなる。ターンオフ時間とは、制御信号Ｖｉｎの電圧がオフ用閾値電圧Ｖｉｎｔｈ（ｏｆｆ）を超えてからコレクタ電流Ｉｃが１０％に低減するまでの時間である。ここで、スロー遮断の機能がない場合では、過電流が流れている状態でＩＧＢＴ１０をターンオフすると、１００％の引き抜き能力でゲート容量を放電するのに対し、スロー遮断の機能がある場合、２２．５％の引き抜き能力でゲート容量を放電する。このため、ゲート電圧Ｖｇが減少するときの傾きがスロー遮断の機能がない場合よりも緩くなるので、その分、ターンオフ時間は、スロー遮断の機能がない場合のｔｏｆｆ１よりもスロー遮断の機能がある場合のｔｏｆｆ２の方が長くなる。ゲート電圧Ｖｇの減少の傾きが緩くなると、コレクタ・エミッタ間電圧Ｖｃｅのサージ電圧が、図示の例では、６８０ボルト（Ｖ）から６５０Ｖに低減している。また、サージ電圧が３０Ｖも低減されるので、ＩＧＢＴ１０は、サージ電圧に対して壊れにくくなるだけでなく、サージ対策のための保護回路を不要または縮小できることになる。

［第２の実施の形態］
図５は第２の実施の形態に係るＩＧＢＴの駆動回路を示す回路図、図６は入力回路のデッドタイム回路の構成例を示す図、図７はスロー遮断時のＩＧＢＴの動作波形図である。なお、図５において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。また、図７の動作波形において、一点鎖線は、デッドタイムの切替を行っていない状態でスロー遮断をした場合を示し、実線は、デッドタイムの切替を行った状態でスロー遮断をした場合を示している。

第２の実施の形態に係るＩＧＢＴ１０の駆動回路２０ａは、第１の実施の形態に係るＩＧＢＴ１０の駆動回路２０と比較して、入力回路２１およびスロー遮断検出回路３９の構成を変更している。

入力回路２１のデッドタイム回路２１ａは、図６に示したように、第１デッドタイム回路２１ｃと、第２デッドタイム回路２１ｄと、切替回路２１ｅとを有している。第１デッドタイム回路２１ｃおよび第２デッドタイム回路２１ｄの入力端子は、制御信号Ｖｉｎを受ける入力回路２１の入力端子に接続されている。第１デッドタイム回路２１ｃの出力端子は、切替回路２１ｅの常閉端子に接続され、第２デッドタイム回路２１ｄの出力端子は、切替回路２１ｅの常開端子に接続されている。切替回路２１ｅの共通端子は、入力回路２１の出力端子およびオア回路２１ｂの第１の入力端子に接続され、切替回路２１ｅの制御端子は、スロー遮断検出回路３９のアンド回路３９ｂの出力端子に接続されている。

第１デッドタイム回路２１ｃは、第１の実施の形態のデッドタイム回路２１ａと同じデッドタイムｔｄｏｆｆ（＝３００ｎｓ）が設定され、第２デッドタイム回路２１ｄは、第１デッドタイム回路２１ｃよりも短いデッドタイムｔｄｏｆｆ１が設定されている。第２デッドタイム回路２１ｄのデッドタイムｔｄｏｆｆ１は、好ましくは、デッドタイムｔｄｏｆｆから図４におけるターンオフ時間ｔｏｆｆ１とターンオフ時間ｔｏｆｆ２との時間差を差し引いた値に設定するのがよい。この実施の形態では、デッドタイムｔｄｏｆｆ１は、２００ｎｓに設定している。

切替回路２１ｅは、スロー遮断のＮＭＯＳトランジスタ４０がオフ制御されていて、スロー遮断検出回路３９が過電流を検出していないとき、第１デッドタイム回路２１ｃの出力を選択する。切替回路２１ｅは、また、スロー遮断のＮＭＯＳトランジスタ４０がオフ制御されていて、スロー遮断検出回路３９が過電流を検出しているとき、第２デッドタイム回路２１ｄの出力を選択する。

スロー遮断検出回路３９は、アンド回路３９ｂ，３９ｃを有している。アンド回路３９ｂの正論理入力端子は、過電流検出回路３４の出力端子に接続され、アンド回路３９ｂの負論理入力端子は、ＲＳフリップフロップ３６の出力端子に接続されている。アンド回路３９ｂの出力端子は、アンド回路３９ｃの一方の入力端子と入力回路２１のデッドタイム回路２１ａの制御端子とに接続されている。アンド回路３９ｃの他方の入力端子は、入力回路２１の出力端子に接続されている。アンド回路３９ｃの出力端子は、アンド回路３２の負論理入力端子と、入力回路２１のオア回路２１ｂの他方の入力端子と、スロー遮断のＮＭＯＳトランジスタ４０のゲート端子とに接続されている。

このスロー遮断検出回路３９は、過電流検出回路３４によって過電流が検出されている期間が、３．５μｓ未満のときに、デッドタイム回路２１ａに対して第２デッドタイム回路２１ｄを選択するよう指示する。スロー遮断検出回路３９は、また、過電流検出回路３４によって過電流が検出されている期間が、３．５μｓ未満のときに、ＩＧＢＴ１０をターンオフするＨレベルの制御信号Ｖｉｎが入力されると、スロー遮断検出信号を出力する。これにより、オン制御回路による定電流の生成が禁止され、ＮＭＯＳトランジスタ４０によるスロー遮断が開始される。このとき、アンド回路３２は、遅延回路３１の遅延信号の伝達を禁止して、引き抜き能力の最も高いＮＭＯＳトランジスタ３０がオン制御されることがないようにしている。

この第２の実施の形態の駆動回路２０ａによれば、第１の実施の形態でのスロー遮断では、ターンオフ時間ｔｏｆｆ１からターンオフ時間ｔｏｆｆ２に延びた時間をターンオフ時間ｔｏｆｆ１に戻すことができ、スロー遮断機能がないときと同じ特性になる。

この駆動回路２０ａでは、ＩＧＢＴ１０をターンオンするＬレベルの制御信号Ｖｉｎが入力されていて、過電流検出回路３４が過電流を検出すると、切替回路２１ｅは、第２デッドタイム回路２１ｄを選択している。この状態で、制御信号ＶｉｎがＩＧＢＴ１０をターンオフするＨレベルの信号に遷移すると、図７に示したように、２００ｎｓのデッドタイムの時間経過後にスロー遮断が開始されることになる。その後のスロー遮断の動作は、図７に一点鎖線示した第１の実施の形態のスロー遮断の動作と同じであるが、ターンオフ時間がターンオフ時間ｔｏｆｆ２からターンオフ時間ｔｏｆｆ１に短縮されている。

以上のように、この駆動回路２０ａでは、ＩＧＢＴ１０のターンオフの期間にスロー遮断検出回路３９が動作すると、通常遮断よりもＩＧＢＴ１０のゲート電圧Ｖｇの低下が遅くなるが、その分、デッドタイムを３００ｎｓから２００ｎｓに短くしている。これにより、ターンオフ時間は、スロー遮断機能を備えていなかった駆動回路のターンオフ時間ｔｏｆｆ１（たとえば、１．２μｓ）に合わせることが可能になる。ターンオフ時間が通常遮断時とスロー遮断検出時とで変わらないので、スロー遮断検出時におけるＩＧＢＴ１０のスイッチング損失は、通常遮断時と同程度にすることができる。

以上の実施の形態では、ＩＰＳの電圧制御型電力用半導体素子としてＩＧＢＴを使用した場合について説明したが、ＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴでも同様に適用することができる。

１０ ＩＧＢＴ
２０，２０ａ 駆動回路
２１ 入力回路
２１ａ デッドタイム回路
２１ｂ オア回路
２１ｃ 第１デッドタイム回路
２１ｄ 第２デッドタイム回路
２１ｅ 切替回路
２２ 基準電圧源
２３ 演算増幅器
２４ ＮＭＯＳトランジスタ
２５ 抵抗
２６，２７ ＰＭＯＳトランジスタ
２８，２９，３０ ＮＭＯＳトランジスタ
３１ 遅延回路
３２ アンド回路
３３ 電流検出抵抗
３４ 過電流検出回路
３４ａ 比較器
３４ｂ 基準電圧源
３５ 遅延回路
３６ ＲＳフリップフロップ
３７ 遅延回路
３８ ＮＭＯＳトランジスタ
３９ スロー遮断検出回路
３９ａ，３９ｂ，３９ｃ アンド回路
４０ ＮＭＯＳトランジスタ

Claims (6)

1. 電圧制御型電力用半導体素子をオフ制御するオフ信号の入力によりオンして前記電圧制御型電力用半導体素子のゲート端子からゲート容量に蓄積された電荷を引き抜く第１のスイッチ素子と、
   前記オフ信号の入力から第１の所定時間経過後に第１の遅延信号を出力する第１の遅延回路と、
   前記第１の遅延信号の入力によりオンして前記電圧制御型電力用半導体素子のゲート端子から前記電荷を引き抜くものであって前記第１のスイッチ素子よりも引き抜き能力が大きい第２のスイッチ素子と、
   前記電圧制御型電力用半導体素子の過電流を検出すると過電流検出信号を出力する過電流検出回路と、
   前記過電流検出信号を入力してから第２の所定時間経過後に第２の遅延信号を出力する第２の遅延回路と、
   前記第２の遅延信号を保持するフリップフロップと、
   前記フリップフロップによって保持された前記第２の遅延信号の入力によりオンして前記電圧制御型電力用半導体素子のゲート端子から前記電荷を引き抜くものであって前記第１のスイッチ素子よりも引き抜き能力が小さい第３のスイッチ素子と、
   を備えた電圧制御型電力用半導体素子の駆動回路において、
   前記過電流検出信号を検出してから前記第２の遅延信号が出力されるまでの間に前記オフ信号が入力されるとスロー遮断検出信号を出力するスロー遮断検出回路と、
   前記スロー遮断検出信号の入力によりオンして前記電圧制御型電力用半導体素子のゲート端子から前記電荷を引き抜くものであって前記第２のスイッチ素子の引き抜き能力と前記第３のスイッチ素子の引き抜き能力との間の引き抜き能力を有している第４のスイッチ素子と、
   をさらに備えている、電圧制御型電力用半導体素子の駆動回路。
2. 前記スロー遮断検出回路が前記スロー遮断検出信号を出力しているとき、前記第１の遅延信号を前記第２のスイッチ素子へ伝達しないようにした、請求項１記載の電圧制御型電力用半導体素子の駆動回路。
3. 前記スロー遮断検出回路は、前記過電流検出信号が入力され、前記第２の遅延回路から前記第２の遅延信号が出力されていない状態で、前記オフ信号が入力されたときに、前記スロー遮断検出信号を出力するようにした、請求項１記載の電圧制御型電力用半導体素子の駆動回路。
4. 前記第２の遅延信号を入力して前記電圧制御型電力用半導体素子をオン制御するオン信号の生成を停止するようにした、請求項１記載の電圧制御型電力用半導体素子の駆動回路。
5. 前記オフ信号を遅らせる第１デッドタイム回路および第２デッドタイム回路と、前記過電流検出信号を入力していないとき前記第１デッドタイム回路の出力を選択し、前記過電流検出信号を入力してから前記第２の遅延回路が前記第２の遅延信号を出力するまでの間に前記第１デッドタイム回路よりも短いデッドタイムが設定された前記第２デッドタイム回路の出力を選択する切替回路とを備えている、請求項１記載の電圧制御型電力用半導体素子の駆動回路。
6. 前記第１デッドタイム回路および前記第２デッドタイム回路によって設定されたデッドタイムの時間差は、前記電圧制御型電力用半導体素子のオフ制御時に、前記第１のスイッチ素子および前記第２のスイッチ素子が電荷引き抜きをした場合のターンオフ時間と前記スロー遮断検出信号により前記第１のスイッチ素子および前記第４のスイッチ素子が電荷引き抜きをした場合のターンオフ時間との時間差に合わせた、請求項５記載の電圧制御型電力用半導体素子の駆動回路。

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