JP2001035960A - 半導体装置および製造方法 - Google Patents

半導体装置および製造方法

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JP2001035960A JP11206576A JP20657699A JP2001035960A JP 2001035960 A JP2001035960 A JP 2001035960A JP 11206576 A JP11206576 A JP 11206576A JP 20657699 A JP20657699 A JP 20657699A JP 2001035960 A JP2001035960 A JP 2001035960A
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organic
semiconductor chip
bumps
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Shinji Baba
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Abstract

(57)【要約】 【課題】 端子数が多い場合であっても、実装信頼性お
よび電源／グランドプレーン特性を高くしつつ、かつ安
価に実現可能な多ピンの半導体記憶装置および製造方法
を提供する。 【解決手段】 実装基板１６のサイズが大きくても半田
ボール９の実装信頼性を高めることができるため、７０
０から１０００ピンクラスを越える多ピン端子数のＢＧ
Ａタイプの半導体装置を実現することができる。この結
果，ＰＧＡタイプの半導体装置を用いた場合に必要であ
った実装用のソケット等を不用とすることができるた
め、コストの低減をすることが可能となる。さらに、多
ピン端子数となった場合でも、信号用端子を自由度を高
くフルマトリックス状に配置することができるため、半
導体チップ２のサイズを小さくすることができ、半導体
チップ２とＢＧＡ基板１との間のバンプ３の信頼性も高
く、安価に多ピンの半導体を実現することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
製造方法に関し、特に有機材料を用いた基板を有する半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図８は、従来の半導体層の断面図を示
す。図８において、符号１７はセラミック材料を用いた
セラミック基板、２はセラミック基板１７上にバンプ３
を介してフリップチップ接合された半導体チップ、４は
半導体チップ２とセラミック基板１７との間を充填する
アンダーフィル樹脂、１２はスイッチングノイズを低減
させるためにセラミック基板１７上に形成されたチップ
コンデンサ、９はセラミック基板１７の下面に形成され
た半田ボールである。
【０００３】図８に示されるように、従来の半導体装置
は、特に電気的に高性能を要求される用途に対して、例
えばセラミック材料を採用したＢＧＡ（Ball Grid Arra
y）基板（セラミック基板１７）と半導体チップ２とを
バンプ３を介してフリップチップ接合することにより、
電気的接合距離を短くしていた。しかし、セラミック材
料からなる半導体装置は、有機材料からなる実装基板と
熱膨張係数が異なるため、実装信頼性を保つためには外
形サイズの小さい領域、すなわち端子数の少ない領域で
のみしかＢＧＡパッケージとして採用することができな
いという問題があった。したがって、外形サイズの大き
い領域、すなわち端子数の多い領域ではＰＧＡ（Pin Gr
id Array）パッケージを採用することになるため、半導
体装置を接続するソケットを半導体装置と実装基板との
間に設ける必要があり、コストが余計にかかるという問
題があった。
【０００４】図９は、図８のチップコンデンサ１２の電
気的モデル図を示す。図９で図８と同じ符号を付した部
分は同じ機能を有するため説明は省略する。図９におい
て、符号１３ａは多層基板化された複数のセラミック基
板１７中にある電源プレーン、１３ｂはセラミック基板
１７中にあるグランドプレーン、１８は配線のインダク
タンスである。
【０００５】従来、電子機器等の信号処理速度の高速化
に伴いスイッチングノイズの問題が生じていたが、図９
に示されるように、従来の半導体装置は、１０層以上の
多層基板を採用し、電源プレーン１３ａとグランドプレ
ーン１３ｂ（以下、まとめて呼ぶ場合は「電源／グラン
ドプレーン１３」という）を増強することにより、スイ
ッチングノイズを低減させて高性能を実現していた。こ
の電源／グランドプレーン１３特性をさらに向上させる
ため、スイッチングノイズを吸収するためのノイズ吸収
用コンデンサとして、セラミック基板１７上に高い容量
を有するチップコンデンサ１２を配置していた。
【０００６】しかし、半導体チップ２の横にチップコン
デンサ１２を設けた場合、半導体チップ２とチップコン
デンサ１２とを接続する配線距離が長くなり、配線のイ
ンダクタンス１８が大きくなるため、スイッチングノイ
ズを低減させるという電気的な高性能を満足させるため
に低インダクタンスのチップコンデンサ１２を採用した
としても、十分にその性能を発揮することができないと
いう問題があった。さらにチップコンデンサ１２自体の
コストが高いという問題もあった。
【０００７】
【発明が解決しようとする課題】そこで、本発明の目的
は、上記問題を解決するためになされたものであり、端
子数が多い場合であっても実装信頼性を高くしつつ、か
つ安価に実現可能な多ピンの半導体記憶装置および製造
方法を提供することにある。さらに、本発明の目的は、
端子数が多い場合であっても、電源／グランドプレーン
特性を高くしつつ、かつ安価に実現可能な多ピンの半導
体記憶装置および製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明の半導体装置
は、有機材料を用いて形成された有機基板と、複数の前
記有機基板が積層されたパッケージ部と、前記パッケー
ジ部に積層された前記有機基板の各々に設けられた接続
孔を前記有機基板が積層された方向へ直接つなぎ合わせ
たスタックドヴィアと、前記パッケージ部の上面を形成
する有機基板上に接合された、所定のピッチで形成され
たバンプを有する半導体チップとを備え、前記スタック
ドヴィアが形成されるピッチを、前記半導体チップが有
するバンプが形成された所定のピッチと同じピッチとす
るものである。
【０００９】ここで、この発明の半導体装置は、前記パ
ッケージ部は電源プレーンとグランドプレーンとを有し
ており、前記電源プレーンと前記グランドプレーンとの
間に高誘電率の材料を用いて形成された高誘電率層をさ
らに備え、前記半導体チップが有するバンプと前記電源
プレーンとの間および該バンプと異なる他のバンプと前
記グランドプレーンとの間を、各々フリップチップ接合
することができるものである。
【００１０】ここで、この発明の半導体装置は、前記パ
ッケージ部の下面を形成する有機基板の下面であって、
かつ前記半導体チップのエッジ部分の下方の位置に形成
されたチップコンデンサをさらに備えることができるも
のである。
【００１１】ここで、この発明の半導体装置は、前記パ
ッケージ部の上面を形成する有機基板上に取り付けられ
たリングと、前記リングと前記パッケージ部の上面を形
成する有機基板との間に設けられた高誘電率の材料を用
いて形成された接着部とをさらに備えることができるも
のである。
【００１２】ここで、この発明の半導体装置は、前記パ
ッケージ部の下面を形成する有機基板の下面に取り付け
られた高誘電率の材料を用いて形成されたテープ部をさ
らに備えことができるものである。
【００１３】ここで、この発明の半導体装置は、前記パ
ッケージ部を実装する有機材料を用いて形成された実装
基板をさらに備え、該実装基板の熱膨張係数と前記有機
基板を形成する有機材料の熱膨張係数とが等しくするこ
とができるものである。
【００１４】ここで、この発明の半導体装置は、前記実
装基板上であって、かつ前記半導体チップの下方の領域
に取り付けられた高誘電率の材料を用いて形成されたテ
ープ部をさらに備えることができるものである。
【００１５】この発明の半導体装置の製造方法は、有機
材料を用いた有機基板を複数枚積層してパッケージ部を
形成する工程と、前記パッケージ部に積層された前記有
機基板の各々に設けられた接続孔を前記有機基板が積層
された方向へ直接つなぎ合わせてスタックドヴィアを形
成する工程と、前記パッケージ部の上面を形成する有機
基板上に、所定のピッチで形成されたバンプを有する半
導体チップを接合する工程とを備え、前記スタックドヴ
ィアが形成されるピッチを、前記半導体チップが有する
バンプが形成された所定のピッチと同じピッチとするも
のである。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
【００１７】実施の形態１.図１は、本発明の実施の形
態１における半導体装置の断面図を示す。図１におい
て、符号１は有機材料を用いたＢＧＡ基板、２はＢＧＡ
基板１上にバンプ３を介してフリップチップ接合された
半導体チップ、４は半導体チップ２とＢＧＡ基板１との
間を充填するアンダーフィル樹脂、７はＢＧＡ基板１の
上面にリング接着剤５を介して取り付けられたリング、
８は半導体チップ２とリング７との上面に、半導体チッ
プ１側はヒートスプレッダ接着剤を介しリング７側はリ
ング接着剤５と同じ接着剤を介して取り付けられたヒー
トスプレッダ、９はＢＧＡ基板１の下面（または裏面）
に形成された半田ボール、１０はスタックドヴィア（St
acked Via）である。
【００１８】ＢＧＡ基板１は、一般的に用いられている
有機材料、例えばＦＲ４、ＢＴレシン等のエポキシ樹脂
からなる実装基板１６（後述）と同等の熱膨張係数を有
する有機材料からなっている。したがって、実装基板１
６のサイズが大きくても半田ボール９の実装信頼性を高
めることができるため、５００から１０００ピンクラス
を越える多ピン端子数のＢＧＡタイプの半導体装置を実
現することができる。この結果，従来の技術で説明され
たようなＰＧＡタイプの半導体装置を用いた場合に必要
であった実装用のソケット等を不用とすることができる
ため、コストの低減をすることが可能となる。
【００１９】ＢＧＡ基板１は多層の構造を有しており、
図１では８層の場合が例示されている。以下、本明細書
において、特に多層の構造全体を指すためにＢＧＡ基板
１に代えてパッケージ部１という語を用いる場合があ
る。図１に示されるように、多層に積層されたＢＧＡ基
板１中にある各接続孔は、ＢＧＡ基板１が積層された方
向（垂直方向）に垂直につなぎ合わされて、スタックド
ヴィアまたはスタックドバイア１０を形成している。こ
のスタックドヴィア１０の水平方向のピッチは、半導体
チップ１上に形成されたバンプ３の水平方向のピッチと
同等のピッチを有している。
【００２０】上述のようにスタックドヴィア１０を形成
することにより、５００から１０００ピンクラスを越え
る多ピン端子数となった場合でも、信号用端子を自由度
を高くフルマトリックス状に配置することができるた
め、半導体チップ２のサイズを小さくすることができ、
半導体チップ２とＢＧＡ基板１との間のバンプ３の信頼
性も高く、安価に多ピンの半導体を実現することができ
る。
【００２１】以上より、実施の形態１によれば、実装基
板１６のサイズが大きくても半田ボール９の実装信頼性
を高めることができるため、５００から１０００ピンク
ラスを越える多ピン端子数のＢＧＡタイプの半導体装置
を実現することができる。この結果，ＰＧＡタイプの半
導体装置を用いた場合に必要であった実装用のソケット
等を不用とすることができるため、コストの低減をする
ことが可能となる。さらに、多ピン端子数となった場合
でも、信号用端子を自由度を高くフルマトリックス状に
配置することができるため、半導体チップ２のサイズを
小さくすることができ、半導体チップ２とＢＧＡ基板１
との間のバンプ３の信頼性も高く、安価に多ピンの半導
体装置を実現することができる。
【００２２】実施の形態２.図２は、本発明の実施の形
態２における半導体装置の断面図を示す。図２で図１と
同じ符号を付した部分は同じ機能を有するものであるた
め説明は省略する。図２において、符号１１は高誘電率
の材料からなる高誘電率層（キャパシタ層）である。
【００２３】図２に示されるように、本発明の実施の形
態２においては実施の形態１の構造を有するパッケージ
部１に加えて、有機材料を用いたＢＧＡ基板１の内部に
ある電源プレーン１３ａとグランドプレーン１３ｂとの
間にのみ高誘電率層１１を設けている。
【００２４】図３は、図２の高誘電率層の機能を説明す
るための半導体装置の断面図を示す。図３で図１または
図２と同じ符号を付した部分は同じ機能を有するもので
あるため説明は省略する。図３に示されるように、電源
／グランドプレーン１３間に形成された高誘電率層１１
によるキャパシタ１１aにより、バンプ３と電源／グラ
ンドプレーンとの間のインダクタンス１９を極限まで低
減させることができ、有効にスイッチングノイズを低減
させることができる。
【００２５】以上より、実施の形態２によれば、実施の
形態１の構造を有するパッケージ部１に加えて、有機材
料を用いたＢＧＡ基板１の内部にある電源プレーン１３
ａとグランドプレーン１３ｂとの間にのみ高誘電率層１
１を設けることにより、バンプ３と電源／グランドプレ
ーンとの間のインダクタンス１９を極限まで低減させる
ことができ、有効にスイッチングノイズを低減させるこ
とができる。
【００２６】実施の形態３.図４は、本発明の実施の形
態３における半導体装置の断面図を示す。図４で図１な
いし図３と同じ符号を付した部分は同じ機能を有するも
のであるため説明は省略する。図４において、符号１２
はＢＧＡ基板１の下面に取り付けられたチップコンデン
サである。
【００２７】図４に示されるように、本発明の実施の形
態３においては実施の形態１の構造を有するパッケージ
部１において、実装信頼性が一般的には最も低いとされ
ている半導体チップ２のエッジ下方の半田ボール９の位
置にチップコンデンサ１２を取り付けることにより、電
源／グランドプレーン１３の電気的特性を高めることが
できる。５００または７００から１０００ピンクラスを
越える多ピン端子数の要求に対しても、上述のように信
号用端子として用いられない半導体チップ２のエッジ下
方のみに限定してチップコンデンサ１２を取り付けるた
め、実質的に実装信頼性上、多ピンの要求を一切妨げる
ことがない。さらに、従来の半導体チップ１２の横にチ
ップコンデンサ１２を設ける場合と比較して、バンプ３
からの距離を短くすることができるため、配線によるイ
ンダクタンス１９を低減させることができ、同等の性能
を有するチップコンデンサ１２を用いたとしても、さら
に有効にスイッチングノイズを低減させることができ
る。
【００２８】以上より、実施の形態３によれば、実施の
形態１の構造を有するパッケージ部１において、実装信
頼性が一般的には最も低いとされている半導体チップ２
のエッジ下方の半田ボール９の位置にチップコンデンサ
１２を取り付けることにより、電源／グランドプレーン
１３の電気的特性を高めることができる。
【００２９】実施の形態４.図５は、本発明の実施の形
態４における半導体装置の断面図を示す。図５で図１な
いし図４と同じ符号を付した部分は同じ機能を有するも
のであるため説明は省略する。図５において、符号１４
はＢＧＡ基板１とリング７との間に用いられる高誘電材
接着剤である。
【００３０】図５に示されるように、本発明の実施の形
態４においては実施の形態１のＢＧＡ基板１とリング７
との接着剤として、高誘電材の接着剤１４を用いること
により、チップコンデンサ１２を取り付けることなく、
電源／グランドプレーン１３間の電気的特性を高めるこ
とができ、有効にスイッチングノイズを低減させること
ができる。
【００３１】以上より、実施の形態４によれば、実施の
形態１の構造を有するパッケージ部上面のＢＧＡ基板１
とリング７との接着剤として、高誘電材の接着剤１４を
用いることにより、チップコンデンサ１２を取り付ける
ことなく、電源／グランドプレーン１３間の電気的特性
を高めることができ、有効にスイッチングノイズを低減
させることができる。
【００３２】実施の形態５.図６は、本発明の実施の形
態５における半導体装置の断面図を示す。図６で図１な
いし図５と同じ符号を付した部分は同じ機能を有するも
のであるため説明は省略する。図６において、符号１５
はＢＧＡ基板１とリング７との間に用いられる高誘電材
接着剤である。
【００３３】図６に示されるように、本発明の実施の形
態５においては実施の形態１のパッケージ部１の下面
（裏面）であって、かつ半導体チップ２の搭載位置の下
方に、高誘電率の材料からなる接着シート（高誘電材テ
ープ）１５を貼り付けることにより、電源／グランドプ
レーン１３間の電気的特性を高めることができ、有効に
スイッチングノイズを低減させることができる。
【００３４】以上より、実施の形態５によれば、実施の
形態１の構造を有するパッケージ部１の下面（裏面）で
あって、かつ半導体チップ２の搭載位置の下方に、高誘
電率の材料からなる接着シート（高誘電材テープ）１５
を貼り付けることにより、電源／グランドプレーン１３
間の電気的特性を高めることができ、有効にスイッチン
グノイズを低減させることができる。
【００３５】実施の形態６.図７は、本発明の実施の形
態６における半導体装置の断面図を示す。図７で図１な
いし図６と同じ符号を付した部分は同じ機能を有するも
のであるため説明は省略する。図７において、符号１６
はパッケージ部１を実装する実装基板である。
【００３６】図７に示されるように、本発明の実施の形
態６においては実施の形態１のパッケージ部１を実装す
る実装基板１６上であって、かつ半導体チップ２の搭載
位置の下方に、高誘電率の材料からなる接着シート（高
誘電材テープ）１５を貼り付けることにより、電源／グ
ランドプレーン１３間の電気的特性を高めることがで
き、有効にスイッチングノイズを低減させることができ
る。
【００３７】以上より、実施の形態６によれば、実施の
形態１のパッケージ部１を実装する実装基板１６上であ
って、かつ半導体チップ２の搭載位置の下方に、高誘電
率の材料からなる接着シート（高誘電材テープ）１５を
貼り付けることにより、電源／グランドプレーン１３間
の電気的特性を高めることができ、有効にスイッチング
ノイズを低減させることができる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置および製造方法によれば、端子数が多い場合であ
っても実装信頼性を高くしつつ、かつ安価に実現可能な
多ピンの半導体記憶装置および製造方法を提供すること
ができる。さらに、本発明の半導体記憶装置および製造
方法によれば、端子数が多い場合であっても、電源／グ
ランドプレーン特性を高くしつつ、かつ安価に実現可能
な多ピンの半導体記憶装置および製造方法を提供するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
断面図である。
【図２】 本発明の実施の形態２における半導体装置の
断面図である。
【図３】 図２の高誘電率層の機能を説明するための半
導体装置の断面図である。
【図４】 本発明の実施の形態３における半導体装置の
断面図である。
【図５】 本発明の実施の形態４における半導体装置の
断面図である。
【図６】 本発明の実施の形態５における半導体装置の
断面図である。
【図７】 本発明の実施の形態６における半導体装置の
断面図である。
【図８】 従来の半導体層の断面図である。
【図９】 図８のチップコンデンサ１２の配置を示す図
である。
【符号の説明】
１ ＢＧＡ基板、 ２ 半導体チップ、 ３ バンプ、
４ アンダーフィル樹脂、 ５ リング接着剤、 ６
ヒートスプレッダ接着剤、 ７ リング、８ ヒート
スプレッダ、 ９ 半導体ボール、 １０ スタックド
ヴィア、 １１ 高誘電率層、 １１ａ 高誘電率層１
１によるキャパシタ、 １２ チップコンデンサ、 １
３ 電源／グランドプレーン、 １３ａ 電源プレー
ン、 １３ｂ グランドプレーン、 １４ 高誘電材接
着剤、 １５ 高誘電材テープ、１６ 実装基板、 １
７セラミック基板、 １８、１９ インダクタンス。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 有機材料を用いて形成された有機基板
    と、 複数の前記有機基板が積層されたパッケージ部と、 前記パッケージ部に積層された前記有機基板の各々に設
    けられた接続孔を前記有機基板が積層された方向へ直接
    つなぎ合わせたスタックドヴィアと、 前記パッケージ部の上面を形成する有機基板上に接合さ
    れた、所定のピッチで形成されたバンプを有する半導体
    チップとを備え、 前記スタックドヴィアが形成されるピッチを、前記半導
    体チップが有するバンプが形成された所定のピッチと同
    じピッチとすることを特徴とする半導体装置。
  2. 【請求項２】 前記パッケージ部は電源プレーンとグラ
    ンドプレーンとを有しており、 前記電源プレーンと前記グランドプレーンとの間に高誘
    電率の材料を用いて形成された高誘電率層をさらに備
    え、 前記半導体チップが有するバンプと前記電源プレーンと
    の間および該バンプと異なる他のバンプと前記グランド
    プレーンとの間を、各々フリップチップ接合したことを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記パッケージ部の下面を形成する有機
    基板の下面であって、かつ前記半導体チップのエッジ部
    分の下方の位置に形成されたチップコンデンサをさらに
    備えたことを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記パッケージ部の上面を形成する有機
    基板上に取り付けられたリングと、 前記リングと前記パッケージ部の上面を形成する有機基
    板との間に設けられた高誘電率の材料を用いて形成され
    た接着部とをさらに備えたことを特徴とする請求項１記
    載の半導体装置。
  5. 【請求項５】 前記パッケージ部の下面を形成する有機
    基板の下面に取り付けられた高誘電率の材料を用いて形
    成されたテープ部をさらに備えたことを特徴とする請求
    項１記載の半導体装置。
  6. 【請求項６】 前記パッケージ部を実装する有機材料を
    用いて形成された実装基板をさらに備え、該実装基板の
    熱膨張係数と前記有機基板を形成する有機材料の熱膨張
    係数とが等しいことを特徴とする請求項１ないし５のい
    ずれかに記載の半導体装置。
  7. 【請求項７】 前記実装基板上であって、かつ前記半導
    体チップの下方の領域に取り付けられた高誘電率の材料
    を用いて形成されたテープ部をさらに備えたことを特徴
    とする請求項６記載の半導体装置。
  8. 【請求項８】 有機材料を用いた有機基板を複数枚積層
    してパッケージ部を形成する工程と、 前記パッケージ部に積層された前記有機基板の各々に設
    けられた接続孔を前記有機基板が積層された方向へ直接
    つなぎ合わせてスタックドヴィアを形成する工程と、 前記パッケージ部の上面を形成する有機基板上に、所定
    のピッチで形成されたバンプを有する半導体チップを接
    合する工程とを備え、 前記スタックドヴィアが形成されるピッチを、前記半導
    体チップが有するバンプが形成された所定のピッチと同
    じピッチとすることを特徴とする半導体装置の製造方
    法。
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