JPH0637249A - キャパシタの取付構造 - Google Patents
キャパシタの取付構造Info
- Publication number
- JPH0637249A JPH0637249A JP19243092A JP19243092A JPH0637249A JP H0637249 A JPH0637249 A JP H0637249A JP 19243092 A JP19243092 A JP 19243092A JP 19243092 A JP19243092 A JP 19243092A JP H0637249 A JPH0637249 A JP H0637249A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- pad
- pin
- land
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【目的】 半導体パッケージが実装されるプリント基板
に於けるキャパシタの取付構造に関し、ノイズの除去効
果の向上を図ることを目的とする。 【構成】 パッドが配設されるプリント基板と、ピンが
固着されるランドを配列し、該パッドに該ピンがボンデ
ィングされることで該プリント基板に実装される半導体
パッケージとを備え、前記ピンと、前記パッドとを介し
てアース電源の接続される前記ランドと、該ピンと、該
パッドとを介して所定の電位を有する電源の接続が行わ
れる該ランドとの二組の間にノイズを除去するキャパシ
タが固着されるように構成する。
に於けるキャパシタの取付構造に関し、ノイズの除去効
果の向上を図ることを目的とする。 【構成】 パッドが配設されるプリント基板と、ピンが
固着されるランドを配列し、該パッドに該ピンがボンデ
ィングされることで該プリント基板に実装される半導体
パッケージとを備え、前記ピンと、前記パッドとを介し
てアース電源の接続される前記ランドと、該ピンと、該
パッドとを介して所定の電位を有する電源の接続が行わ
れる該ランドとの二組の間にノイズを除去するキャパシ
タが固着されるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子が実装され
るプリント基板に於けるキャパシタの取付構造に関す
る。
るプリント基板に於けるキャパシタの取付構造に関す
る。
【０００２】近年、コンピュータなどの電子装置に於け
る高速化が図られるようになり、ノイズによる障害がク
ローズアップされるようになった。そこで、電子装置を
構成する半導体素子が実装されるプリント基板にはノイ
ズを除去するキャパシタの取付が行われている。
る高速化が図られるようになり、ノイズによる障害がク
ローズアップされるようになった。そこで、電子装置を
構成する半導体素子が実装されるプリント基板にはノイ
ズを除去するキャパシタの取付が行われている。
【０００３】
【従来の技術】従来は、図３の従来の側面断面図に示す
ように形成されていた。図３に示すように、パッド2 が
配列されたプリント基板1 のパッド2 にはランド4 に固
着されたピン5 を有する半導体パッケージ3 のピン5 を
ボンディングすることで、プリント基板1 に半導体パッ
ケージ3 を実装するように形成されていた。
ように形成されていた。図３に示すように、パッド2 が
配列されたプリント基板1 のパッド2 にはランド4 に固
着されたピン5 を有する半導体パッケージ3 のピン5 を
ボンディングすることで、プリント基板1 に半導体パッ
ケージ3 を実装するように形成されていた。
【０００４】また、このようなパッド2 には信号S の接
続を行う導電パターン10A と、所定の電位の電源V の接
続を行う導電パターン10B と、アース電源G の接続を行
う導電パターン10C とが設けられ、電源供給路に於ける
ノイズを除去するよう導電パターン10B と、10C との間
にキャパシタ6 の挿入が行われていた。
続を行う導電パターン10A と、所定の電位の電源V の接
続を行う導電パターン10B と、アース電源G の接続を行
う導電パターン10C とが設けられ、電源供給路に於ける
ノイズを除去するよう導電パターン10B と、10C との間
にキャパシタ6 の挿入が行われていた。
【０００５】この場合、キャパシタ6 の挿入は、プリン
ト基板1 の所定箇所に導電パターン10B と、10C とのそ
れぞれに接続される中継パッド11を設け、中継パッド11
にキャパシタ6 の電極6Aをボンディングすることで行わ
れていた。
ト基板1 の所定箇所に導電パターン10B と、10C とのそ
れぞれに接続される中継パッド11を設け、中継パッド11
にキャパシタ6 の電極6Aをボンディングすることで行わ
れていた。
【０００６】
【発明が解決しようとする課題】しかし、このような中
継パッド11にキャパシタ6 の電極6Aを固着させることで
は、図３に示すように、中継パッド11と導電パターン10
B とを接続するA 部に示す接続部と、中継パッド11と導
電パターン10C とを接続するB 部に示す接続部とが必要
となる。
継パッド11にキャパシタ6 の電極6Aを固着させることで
は、図３に示すように、中継パッド11と導電パターン10
B とを接続するA 部に示す接続部と、中継パッド11と導
電パターン10C とを接続するB 部に示す接続部とが必要
となる。
【０００７】したがって、実際には、A,B に示す接続部
の線路長によるL が加わり、特に、多層化されたプリン
ト基板1 では、キャパシタ6 によるノイズを除去する効
率が低下する問題を有していた。
の線路長によるL が加わり、特に、多層化されたプリン
ト基板1 では、キャパシタ6 によるノイズを除去する効
率が低下する問題を有していた。
【０００８】そこで、本発明では、ノイズの除去効果の
向上を図ることを目的とする。
向上を図ることを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図１に示すように、パッド2 が配設されるプ
リント基板1 と、ピン5 が固着されるランド4 を配列
し、該パッド2 に該ピン5 がボンディングされることで
該プリント基板1 に実装される半導体パッケージ3 とを
備え、前記ピン5 と、前記パッド2 とを介してアース電
源Ｇの接続される前記ランド4 と、該ピン5 と、該パッ
ド2 とを介して所定の電位を有する電源Ｖの接続が行わ
れる該ランド4 との二組の間にノイズを除去するキャパ
シタ6 が固着されるように構成する。
図であり、図１に示すように、パッド2 が配設されるプ
リント基板1 と、ピン5 が固着されるランド4 を配列
し、該パッド2 に該ピン5 がボンディングされることで
該プリント基板1 に実装される半導体パッケージ3 とを
備え、前記ピン5 と、前記パッド2 とを介してアース電
源Ｇの接続される前記ランド4 と、該ピン5 と、該パッ
ド2 とを介して所定の電位を有する電源Ｖの接続が行わ
れる該ランド4 との二組の間にノイズを除去するキャパ
シタ6 が固着されるように構成する。
【００１０】このように構成することによって前述の課
題は解決される。
題は解決される。
【００１１】
【作用】即ち、電源V とアース電源G とが接続される半
導体パッケージ3 のランド4 間にノイズを除去するキャ
パシタ6 の固着を行い、電源V とアース電源G との間に
キャパシタ6 の挿入が行われるようにしたものである。
導体パッケージ3 のランド4 間にノイズを除去するキャ
パシタ6 の固着を行い、電源V とアース電源G との間に
キャパシタ6 の挿入が行われるようにしたものである。
【００１２】したがって、前述のようなキャパシタ6 を
固着するための中継パッド11をプリント基板1 に設ける
よう接続部を形成する必要がなく、接続部の線路長によ
るLの影響がなくなり、キャパシタ6 によるノイズの除
去効果を向上させることができる。
固着するための中継パッド11をプリント基板1 に設ける
よう接続部を形成する必要がなく、接続部の線路長によ
るLの影響がなくなり、キャパシタ6 によるノイズの除
去効果を向上させることができる。
【００１３】
【実施例】以下本発明を図２を参考に詳細に説明する。
図２は本発明による一実施例の説明図で、(a) は側面断
面図,(b)はランドの要部拡大図である。全図を通じて、
同一符号は同一対象物を示す。
図２は本発明による一実施例の説明図で、(a) は側面断
面図,(b)はランドの要部拡大図である。全図を通じて、
同一符号は同一対象物を示す。
【００１４】図２の(a) に示すように、半導体パッケー
ジ3 のピン5 をプリント基板1 のパッド2 にボンディン
グすることで半導体パッケージ3 がプリント基板1 に実
装される時、半導体パッケージ3 の背面3Aに配列され、
ピン5 の固着を行う所定のランド4 間にキャパシタ6 を
固着させるように形成したものである。
ジ3 のピン5 をプリント基板1 のパッド2 にボンディン
グすることで半導体パッケージ3 がプリント基板1 に実
装される時、半導体パッケージ3 の背面3Aに配列され、
ピン5 の固着を行う所定のランド4 間にキャパシタ6 を
固着させるように形成したものである。
【００１５】また、この場合、一方のランド4 には電源
V の接続を行う導電パターン10B が接続され、他方のラ
ンド4 にはアース電源G の接続を行う導電パターン10C
が接続されるように形成さている。
V の接続を行う導電パターン10B が接続され、他方のラ
ンド4 にはアース電源G の接続を行う導電パターン10C
が接続されるように形成さている。
【００１６】通常、半導体パッケージ3 に信号S,電源V
およびアース電源G の接続を行う場合は、図２の(b) に
示すように、電源V およびアース電源G の接続はピン5
の格子状に配列した対角に行われ、電源V およびアース
電源G の接続が行われた隣接箇所に信号S の接続が行わ
れるように接続され、電源V およびアース電源G の接続
される互いのランド4 間の距離を広くするように配慮さ
れている。
およびアース電源G の接続を行う場合は、図２の(b) に
示すように、電源V およびアース電源G の接続はピン5
の格子状に配列した対角に行われ、電源V およびアース
電源G の接続が行われた隣接箇所に信号S の接続が行わ
れるように接続され、電源V およびアース電源G の接続
される互いのランド4 間の距離を広くするように配慮さ
れている。
【００１７】そこで、キャパシタ6 の固着は、キャパシ
タ6 を固着すべきランド4 には予め、保持ランド7 を形
成し、保持ランド7 にキャパシタ6 の電極6Aをボンディ
ングすることで行い、確実にキャパシタ6 の固着を行う
ようにする。
タ6 を固着すべきランド4 には予め、保持ランド7 を形
成し、保持ランド7 にキャパシタ6 の電極6Aをボンディ
ングすることで行い、確実にキャパシタ6 の固着を行う
ようにする。
【００１８】このように構成すると、従来のようなキャ
パシタ6 を固着するよう中継パッド11をプリント基板1
に設ける必要がなく、また、中継パッド11に接続される
接続部による線路長のL の影響を受けることがないの
で、従来の中継パッド11にキャパシタ6 を固着した場合
に比較してL 成分を小さくすることができ、インピーダ
ンスが低くなることでノイズの除去効率が向上されるこ
とが明である。
パシタ6 を固着するよう中継パッド11をプリント基板1
に設ける必要がなく、また、中継パッド11に接続される
接続部による線路長のL の影響を受けることがないの
で、従来の中継パッド11にキャパシタ6 を固着した場合
に比較してL 成分を小さくすることができ、インピーダ
ンスが低くなることでノイズの除去効率が向上されるこ
とが明である。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
電源およびアース電源の接続が行われる半導体パッケー
ジのランド間にキャパシタの固着を行うことで、キャパ
シタによるノイズの除去効率の向上が図れる。
電源およびアース電源の接続が行われる半導体パッケー
ジのランド間にキャパシタの固着を行うことで、キャパ
シタによるノイズの除去効率の向上が図れる。
【００２０】また、従来のような中継パッドが不要とな
り、特に、多数のキャパシタの固着が必要となる場合
は、容易にキャパシタの固着が行え、しかも、キャパシ
タを固着するための、スペースが不要となり、実装効率
の向上が図れ、実用的効果は大である。
り、特に、多数のキャパシタの固着が必要となる場合
は、容易にキャパシタの固着が行え、しかも、キャパシ
タを固着するための、スペースが不要となり、実装効率
の向上が図れ、実用的効果は大である。
【図１】 本発明の原理説明図
【図２】 本発明による一実施例の説明図
【図３】 従来の説明図
１ プリント基板 ２ パッド ３ 半導体パッケージ ４ ランド ５ ピン ６ キャパシタ
Claims (1)
- 【請求項１】 パッド(2) が配設されるプリント基板
(1) と、ピン(5) が固着されるランド(4) を配列し、該
パッド(2) に該ピン(5) がボンディングされることで該
プリント基板(1) に実装される半導体パッケージ(3) と
を備え、前記ピン(5) と、前記パッド(2) とを介してア
ース電源Ｇの接続される前記ランド(4)と、該ピン(5)
と、該パッド(2) とを介して所定の電位を有する電源Ｖ
の接続が行われる該ランド(4) との二組の間にノイズを
除去するキャパシタ(6) が固着されることを特徴とする
キャパシタの取付構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19243092A JPH0637249A (ja) | 1992-07-20 | 1992-07-20 | キャパシタの取付構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19243092A JPH0637249A (ja) | 1992-07-20 | 1992-07-20 | キャパシタの取付構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637249A true JPH0637249A (ja) | 1994-02-10 |
Family
ID=16291184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19243092A Pending JPH0637249A (ja) | 1992-07-20 | 1992-07-20 | キャパシタの取付構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637249A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369443B1 (en) | 1999-07-21 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with stacked vias |
| US6873035B2 (en) | 2000-12-15 | 2005-03-29 | Renesas Technology Corp. | Semiconductor device having capacitors for reducing power source noise |
| JP2006173407A (ja) * | 2004-12-16 | 2006-06-29 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
1992
- 1992-07-20 JP JP19243092A patent/JPH0637249A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369443B1 (en) | 1999-07-21 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with stacked vias |
| US6873035B2 (en) | 2000-12-15 | 2005-03-29 | Renesas Technology Corp. | Semiconductor device having capacitors for reducing power source noise |
| US7233065B2 (en) | 2000-12-15 | 2007-06-19 | Renesas Technology Corp. | Semiconductor device having capacitors for reducing power source noise |
| US7319268B2 (en) | 2000-12-15 | 2008-01-15 | Renesas Technology Corp | Semiconductor device having capacitors for reducing power source noise |
| JP2006173407A (ja) * | 2004-12-16 | 2006-06-29 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4571487B2 (ja) * | 2004-12-16 | 2010-10-27 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |