JPH10209328A - フリップチップセラミック基板 - Google Patents
フリップチップセラミック基板Info
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- JPH10209328A JPH10209328A JP9012998A JP1299897A JPH10209328A JP H10209328 A JPH10209328 A JP H10209328A JP 9012998 A JP9012998 A JP 9012998A JP 1299897 A JP1299897 A JP 1299897A JP H10209328 A JPH10209328 A JP H10209328A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 従来のフリップチップセラミック基板におい
ては、内蔵コンデンサが信号用配線層、電源用ベタパタ
ーン、及び接地用ベタパターンより下の部分に形成され
ていたため、内蔵コンデンサと半導体素子との間の配線
経路が長くなり、インダクタンス及び抵抗が大きくなっ
て、有効にスイッチングノイズを低減することができな
かった。 【解決手段】 半導体素子搭載面２０にフリップチップ
用端子パッド１５が形成されたフリップチップセラミッ
ク基板１０において、半導体素子搭載面２０のフリップ
チップ用端子パッド１５の下方領域を除いた部分であっ
て、信号用配線層１２よりも半導体素子搭載面２０に近
い側に内蔵コンデンサ１１を形成する。
ては、内蔵コンデンサが信号用配線層、電源用ベタパタ
ーン、及び接地用ベタパターンより下の部分に形成され
ていたため、内蔵コンデンサと半導体素子との間の配線
経路が長くなり、インダクタンス及び抵抗が大きくなっ
て、有効にスイッチングノイズを低減することができな
かった。 【解決手段】 半導体素子搭載面２０にフリップチップ
用端子パッド１５が形成されたフリップチップセラミッ
ク基板１０において、半導体素子搭載面２０のフリップ
チップ用端子パッド１５の下方領域を除いた部分であっ
て、信号用配線層１２よりも半導体素子搭載面２０に近
い側に内蔵コンデンサ１１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はフリップチップセラ
ミック基板に関し、より詳細にはフリップチップボンデ
ィングにより半導体素子を搭載するためのフリップチッ
プセラミック基板に関する。
ミック基板に関し、より詳細にはフリップチップボンデ
ィングにより半導体素子を搭載するためのフリップチッ
プセラミック基板に関する。
【０００２】
【従来の技術】半導体素子を保護すると同時に、マザー
ボード上に形成された配線との容易な接続を図るため
に、前記半導体素子は種々のパッケージに実装される。
該パッケージの中でも、セラミックパッケージは熱伝導
性、耐湿性、耐熱性等に優れるために信頼性が高く、多
くの分野で使用されている。
ボード上に形成された配線との容易な接続を図るため
に、前記半導体素子は種々のパッケージに実装される。
該パッケージの中でも、セラミックパッケージは熱伝導
性、耐湿性、耐熱性等に優れるために信頼性が高く、多
くの分野で使用されている。
【０００３】近年、半導体素子の高集積化に伴い、電子
機器の高性能化や小型化が急速に進展しており、前記半
導体素子を前記パッケージに実装する方法も、従来のワ
イヤボンディングによる実装方法から、マルチチップ化
や高密度実装に適したフリップチップボンディングによ
る実装方法等に変わってきている。また、電子機器の信
号処理速度等の高速化に伴い、スイッチングの際のノイ
ズが問題となってきており、このスイッチングノイズを
吸収するためのコンデンサが内蔵されたセラミック基板
が使用されている。
機器の高性能化や小型化が急速に進展しており、前記半
導体素子を前記パッケージに実装する方法も、従来のワ
イヤボンディングによる実装方法から、マルチチップ化
や高密度実装に適したフリップチップボンディングによ
る実装方法等に変わってきている。また、電子機器の信
号処理速度等の高速化に伴い、スイッチングの際のノイ
ズが問題となってきており、このスイッチングノイズを
吸収するためのコンデンサが内蔵されたセラミック基板
が使用されている。
【０００４】図３は半導体素子が実装されたこの種のフ
リップチップセラミック基板を模式的に示した断面図で
ある。
リップチップセラミック基板を模式的に示した断面図で
ある。
【０００５】このフリップチップセラミック基板５０は
主にガラスセラミックにより構成されており、その内部
には、上から順に信号用配線層５２、電源用ベタパター
ン５３、及び接地用ベタパターン５４が形成されてお
り、さらにこの接地用ベタパターン５４の下に、上下面
に電極層５１ａ、５１ｂを有するノイズ吸収用の内蔵コ
ンデンサ５１が形成されている。また、図中上面の半導
体素子搭載面２０にはフリップチップ用端子パッド１５
が、図中下面のマザーボード接続面２１には半田ボール
用端子パッド１６がそれぞれ形成されている。
主にガラスセラミックにより構成されており、その内部
には、上から順に信号用配線層５２、電源用ベタパター
ン５３、及び接地用ベタパターン５４が形成されてお
り、さらにこの接地用ベタパターン５４の下に、上下面
に電極層５１ａ、５１ｂを有するノイズ吸収用の内蔵コ
ンデンサ５１が形成されている。また、図中上面の半導
体素子搭載面２０にはフリップチップ用端子パッド１５
が、図中下面のマザーボード接続面２１には半田ボール
用端子パッド１６がそれぞれ形成されている。
【０００６】そして、信号用配線層５２、電源用ベタパ
ターン５３、及び接地用ベタパターン５４とフリップチ
ップ用端子パッド１５とをそれぞれ接続するため、ビア
ホール５２ａ、５３ａ、５４ａが形成されており、ま
た、信号用配線層５２、電源用ベタパターン５３、及び
接地用ベタパターン５４と半田ボール用端子パッド１６
とをそれぞれ接続するため、ビアホール５２ｂ、５３
ｂ、５４ｂが形成されている。また、ビアホール５２
ｂ、５３ｂ、５４ｂは、内蔵コンデンサ５１が形成され
ている層を通過して半田ボール用端子パッド１６と接続
されており、電源用ベタパターン５３に接続されたビア
ホール５３ａは電極層５１ａに、接地用ベタパターン５
４に接続されたビアホール５４ａは電極層５１ｂにそれ
ぞれ接続されている。しかし、これら接続部分を除いて
内蔵コンデンサ５１の電極層５１ａ、５１ｂとビアホー
ル５２ｂ、５３ｂ、５４ｂとが接触しないように、交叉
部分において所定の間隔がとられている。
ターン５３、及び接地用ベタパターン５４とフリップチ
ップ用端子パッド１５とをそれぞれ接続するため、ビア
ホール５２ａ、５３ａ、５４ａが形成されており、ま
た、信号用配線層５２、電源用ベタパターン５３、及び
接地用ベタパターン５４と半田ボール用端子パッド１６
とをそれぞれ接続するため、ビアホール５２ｂ、５３
ｂ、５４ｂが形成されている。また、ビアホール５２
ｂ、５３ｂ、５４ｂは、内蔵コンデンサ５１が形成され
ている層を通過して半田ボール用端子パッド１６と接続
されており、電源用ベタパターン５３に接続されたビア
ホール５３ａは電極層５１ａに、接地用ベタパターン５
４に接続されたビアホール５４ａは電極層５１ｂにそれ
ぞれ接続されている。しかし、これら接続部分を除いて
内蔵コンデンサ５１の電極層５１ａ、５１ｂとビアホー
ル５２ｂ、５３ｂ、５４ｂとが接触しないように、交叉
部分において所定の間隔がとられている。
【０００７】また、半導体素子搭載面２０に形成された
フリップチップ用端子パッド１５は半田ボール１７を介
して半導体素子１９に形成された端子パッド（図示せ
ず）と接続されており、マザーボード接続面２１に形成
された半田ボール用端子パッド１６にはマザーボード
（図示せず）との接続を図るための半田ボール１８が固
着されている。
フリップチップ用端子パッド１５は半田ボール１７を介
して半導体素子１９に形成された端子パッド（図示せ
ず）と接続されており、マザーボード接続面２１に形成
された半田ボール用端子パッド１６にはマザーボード
（図示せず）との接続を図るための半田ボール１８が固
着されている。
【０００８】フリップチップセラミック基板５０に実装
された半導体素子１９は、その後樹脂等により被覆さ
れ、保護される。また、この半導体素子１９が実装され
たフリップチップセラミック基板５０をマザーボード
（図示せず）に接続する際には、フリップチップセラミ
ック基板５０の下面に固着された半田ボール（電極）１
８をリフローさせる。
された半導体素子１９は、その後樹脂等により被覆さ
れ、保護される。また、この半導体素子１９が実装され
たフリップチップセラミック基板５０をマザーボード
（図示せず）に接続する際には、フリップチップセラミ
ック基板５０の下面に固着された半田ボール（電極）１
８をリフローさせる。
【０００９】図４は、半導体素子１９が２個搭載された
従来のフリップチップセラミック基板を模式的に示した
断面図である。このフリップチップセラミック基板６０
には、２つの半導体素子１９同士を接続するため、又は
半導体素子１９と半田ボール用端子パッド３６（半田ボ
ール３８）とを接続するために、フリップチップ用端子
パッド３５（半田ボール３７）、ビアホール６２ａ、６
３ａ、６４ａ、及びビアホール６２ｂ、６３ｂ、６４ｂ
が形成されている。その他の部分は、図３に示したフリ
ップチップセラミック基板５０とほぼ同様に構成されて
いる。
従来のフリップチップセラミック基板を模式的に示した
断面図である。このフリップチップセラミック基板６０
には、２つの半導体素子１９同士を接続するため、又は
半導体素子１９と半田ボール用端子パッド３６（半田ボ
ール３８）とを接続するために、フリップチップ用端子
パッド３５（半田ボール３７）、ビアホール６２ａ、６
３ａ、６４ａ、及びビアホール６２ｂ、６３ｂ、６４ｂ
が形成されている。その他の部分は、図３に示したフリ
ップチップセラミック基板５０とほぼ同様に構成されて
いる。
【００１０】すなわち、フリップチップセラミック基板
６０の内部に、上から順に信号用配線層６２、電源用ベ
タパターン６３、及び接地用ベタパターン６４が形成さ
れており、さらにこの接地用ベタパターン６４の下に、
内蔵コンデンサ６１（電極層６１ａ、６１ｂ、誘電体層
６１ｃ）が形成されている。また、信号用配線層６２、
電源用ベタパターン６３、及び接地用ベタパターン６４
に、ビアホール６２ａ、６３ａ、６４ａ及びビアホール
６２ｂ、６３ｂ、６４ｂが接続されており、ビアホール
６２ｂ、６３ｂ、６４ｂと内蔵コンデンサ６１との接続
形態は、図３に示したフリップチップセラミック基板５
０とほぼ同様である。
６０の内部に、上から順に信号用配線層６２、電源用ベ
タパターン６３、及び接地用ベタパターン６４が形成さ
れており、さらにこの接地用ベタパターン６４の下に、
内蔵コンデンサ６１（電極層６１ａ、６１ｂ、誘電体層
６１ｃ）が形成されている。また、信号用配線層６２、
電源用ベタパターン６３、及び接地用ベタパターン６４
に、ビアホール６２ａ、６３ａ、６４ａ及びビアホール
６２ｂ、６３ｂ、６４ｂが接続されており、ビアホール
６２ｂ、６３ｂ、６４ｂと内蔵コンデンサ６１との接続
形態は、図３に示したフリップチップセラミック基板５
０とほぼ同様である。
【００１１】
【発明が解決しようとする課題】上記した従来のフリッ
プチップセラミック基板５０、６０（図３及び図４）
は、以下のように製造される。これらフリップチップセ
ラミック基板５０、６０の製造方法は、ほぼ同様である
ので、フリップチップセラミック基板５０（図３）を例
にとって説明する。
プチップセラミック基板５０、６０（図３及び図４）
は、以下のように製造される。これらフリップチップセ
ラミック基板５０、６０の製造方法は、ほぼ同様である
ので、フリップチップセラミック基板５０（図３）を例
にとって説明する。
【００１２】まず、グリーンシートを作製し、このグリ
ーンシートにビアホール５２ａ、５３ａ、５４ａ、５２
ｂ、５３ｂ、５４ｂ用の貫通孔の形成と導体ペーストの
充填等を行った後、前記グリーンシート上に信号用配線
層５２等の内部導体層やフリップチップ用端子パッド１
５等の表面導体層を形成するための導体ペースト層を印
刷法により形成する。また、内蔵コンデンサ５１を形成
するため、グリーンシート上に電極層５１ａ、５１ｂ用
の導体ペースト層及び誘電体層５１ｃ用の誘電体粉末を
含むペースト層を印刷法により形成する。内蔵コンデン
サ５１を形成するために印刷法を用いるのは、誘電体粉
末を含むテープ（グリーンシート）を焼成することによ
り比誘電率の大きい誘電体層５１ｃを形成するのが難し
いためである。次に、これらの処理が終了したグリーン
シートを積層し、焼成することによりフリップチップセ
ラミック基板５０を製造する。
ーンシートにビアホール５２ａ、５３ａ、５４ａ、５２
ｂ、５３ｂ、５４ｂ用の貫通孔の形成と導体ペーストの
充填等を行った後、前記グリーンシート上に信号用配線
層５２等の内部導体層やフリップチップ用端子パッド１
５等の表面導体層を形成するための導体ペースト層を印
刷法により形成する。また、内蔵コンデンサ５１を形成
するため、グリーンシート上に電極層５１ａ、５１ｂ用
の導体ペースト層及び誘電体層５１ｃ用の誘電体粉末を
含むペースト層を印刷法により形成する。内蔵コンデン
サ５１を形成するために印刷法を用いるのは、誘電体粉
末を含むテープ（グリーンシート）を焼成することによ
り比誘電率の大きい誘電体層５１ｃを形成するのが難し
いためである。次に、これらの処理が終了したグリーン
シートを積層し、焼成することによりフリップチップセ
ラミック基板５０を製造する。
【００１３】上記した製造方法では、内蔵コンデンサ５
１内にビアホールを狭い間隔で形成するのは難しい。そ
こで、図３に示したように、ビアホール５２ａ、・・・ が
狭い間隔で形成されているフリップチップ用端子パッド
１５直下の領域を避け、信号用配線層５２、電源用ベタ
パターン５３、及び接地用ベタパターン５４より下の部
分に内蔵コンデンサ５１を形成し、信号用配線層５２、
電源用ベタパターン５３、及び接地用ベタパターン５４
と接続するビアホール５２ｂ、５３ｂ、５４ｂの間隔を
広げ、内蔵コンデンサ５１が形成された部分を通過させ
ている。
１内にビアホールを狭い間隔で形成するのは難しい。そ
こで、図３に示したように、ビアホール５２ａ、・・・ が
狭い間隔で形成されているフリップチップ用端子パッド
１５直下の領域を避け、信号用配線層５２、電源用ベタ
パターン５３、及び接地用ベタパターン５４より下の部
分に内蔵コンデンサ５１を形成し、信号用配線層５２、
電源用ベタパターン５３、及び接地用ベタパターン５４
と接続するビアホール５２ｂ、５３ｂ、５４ｂの間隔を
広げ、内蔵コンデンサ５１が形成された部分を通過させ
ている。
【００１４】しかし、最近、信号処理速度の益々の高速
化に伴い、セラミック基板内部の配線のインダクタンス
や抵抗が問題となってきており、フリップチップセラミ
ック基板５０、６０の場合にも、半導体素子１９と内蔵
コンデンサ５１、６１との間の配線距離が長いため、イ
ンダクタンスや抵抗が大きくなり、内蔵コンデンサ５
１、６１によるスイッチングノイズの吸収効果が上がら
ないという課題があった。
化に伴い、セラミック基板内部の配線のインダクタンス
や抵抗が問題となってきており、フリップチップセラミ
ック基板５０、６０の場合にも、半導体素子１９と内蔵
コンデンサ５１、６１との間の配線距離が長いため、イ
ンダクタンスや抵抗が大きくなり、内蔵コンデンサ５
１、６１によるスイッチングノイズの吸収効果が上がら
ないという課題があった。
【００１５】本発明は上記課題に鑑みなされたものであ
り、フリップチップセラミック基板の内部に形成された
内蔵コンデンサと半導体素子との配線距離を短くするこ
とにより、インダクタンスや抵抗を小さくし、スイッチ
ングノイズ等を有効に低減することができるフリップチ
ップセラミック基板を提供することを目的としている。
り、フリップチップセラミック基板の内部に形成された
内蔵コンデンサと半導体素子との配線距離を短くするこ
とにより、インダクタンスや抵抗を小さくし、スイッチ
ングノイズ等を有効に低減することができるフリップチ
ップセラミック基板を提供することを目的としている。
【００１６】
【課題を解決するための手段及びその効果】上記目的を
達成するために本発明に係るフリップチップセラミック
基板（１）は、半導体素子搭載面にフリップチップ用端
子パッドが形成されたフリップチップセラミック基板に
おいて、前記半導体素子搭載面の前記フリップチップ用
端子パッドの下方領域を除いた部分であって、信号用配
線層よりも前記半導体素子搭載面に近い側に内蔵コンデ
ンサが形成されていることを特徴としている。
達成するために本発明に係るフリップチップセラミック
基板（１）は、半導体素子搭載面にフリップチップ用端
子パッドが形成されたフリップチップセラミック基板に
おいて、前記半導体素子搭載面の前記フリップチップ用
端子パッドの下方領域を除いた部分であって、信号用配
線層よりも前記半導体素子搭載面に近い側に内蔵コンデ
ンサが形成されていることを特徴としている。
【００１７】また本発明に係るフリップチップセラミッ
ク基板（２）は、上記フリップチップセラミック基板
（１）において、前記内蔵コンデンサを構成する上下の
電極層が前記フリップチップ用端子パッドの下方領域ま
で延設され、延設された電極層の部分で電源と接続され
ていることを特徴としている。
ク基板（２）は、上記フリップチップセラミック基板
（１）において、前記内蔵コンデンサを構成する上下の
電極層が前記フリップチップ用端子パッドの下方領域ま
で延設され、延設された電極層の部分で電源と接続され
ていることを特徴としている。
【００１８】上記フリップチップセラミック基板（１）
又は（２）によれば、前記内蔵コンデンサが前記フリッ
プチップ用端子パッドの近くに形成され、前記内蔵コン
デンサを構成する電極と前記フリップチップ用端子パッ
ドとが直接ビアホールで接続されている。従って、前記
内蔵コンデンサが内部導体層よりも下方位置に形成さ
れ、前記内蔵フリップチップ用端子パッドと水平方向位
置が大きく異なる２つのビアホールを介して前記内蔵コ
ンデンサと前記フリップチップ用端子パッドとが接続さ
れた従来のフリップチップセラミック基板と比較して、
前記内蔵コンデンサと半導体素子との配線距離を大幅に
短くすることができ、インダクタンスや抵抗を小さくす
ることができ、スイッチングノイズを有効に低減するこ
とができる。
又は（２）によれば、前記内蔵コンデンサが前記フリッ
プチップ用端子パッドの近くに形成され、前記内蔵コン
デンサを構成する電極と前記フリップチップ用端子パッ
ドとが直接ビアホールで接続されている。従って、前記
内蔵コンデンサが内部導体層よりも下方位置に形成さ
れ、前記内蔵フリップチップ用端子パッドと水平方向位
置が大きく異なる２つのビアホールを介して前記内蔵コ
ンデンサと前記フリップチップ用端子パッドとが接続さ
れた従来のフリップチップセラミック基板と比較して、
前記内蔵コンデンサと半導体素子との配線距離を大幅に
短くすることができ、インダクタンスや抵抗を小さくす
ることができ、スイッチングノイズを有効に低減するこ
とができる。
【００１９】また本発明に係るフリップチップセラミッ
ク基板（３）は、上記フリップチップセラミック基板
（１）又は（２）において、前記内蔵コンデンサを構成
する誘電体層部分が印刷法を用いて形成されたものであ
り、前記延設された電極層により挟まれた絶縁体層部分
がテープ成形法を用いて形成されたものであることを特
徴としている。
ク基板（３）は、上記フリップチップセラミック基板
（１）又は（２）において、前記内蔵コンデンサを構成
する誘電体層部分が印刷法を用いて形成されたものであ
り、前記延設された電極層により挟まれた絶縁体層部分
がテープ成形法を用いて形成されたものであることを特
徴としている。
【００２０】上記フリップチップセラミック基板（３）
によれば、前記フリップチップ用端子パッドより垂下し
たビアホールは、前記テープ成形法により形成された絶
縁層部分を通過しており、前記印刷法により形成された
誘電体層部分を通過していない。そのため、前記ビアホ
ールが狭い間隔であっても、前記絶縁層部分に前記ビア
ホールを形成することができ、従来の場合と比べて、内
蔵コンデンサと半導体素子との配線距離を大幅に短くす
ることができる。
によれば、前記フリップチップ用端子パッドより垂下し
たビアホールは、前記テープ成形法により形成された絶
縁層部分を通過しており、前記印刷法により形成された
誘電体層部分を通過していない。そのため、前記ビアホ
ールが狭い間隔であっても、前記絶縁層部分に前記ビア
ホールを形成することができ、従来の場合と比べて、内
蔵コンデンサと半導体素子との配線距離を大幅に短くす
ることができる。
【００２１】また本発明に係るフリップチップセラミッ
ク基板（４）は、上記フリップチップセラミック基板
（１）〜（３）において、半導体素子搭載面に複数の半
導体素子を搭載するためのフリップチップ用端子パッド
が形成されていることを特徴としている。
ク基板（４）は、上記フリップチップセラミック基板
（１）〜（３）において、半導体素子搭載面に複数の半
導体素子を搭載するためのフリップチップ用端子パッド
が形成されていることを特徴としている。
【００２２】上記フリップチップセラミック基板（４）
によれば、上記構成のフリップチップセラミック基板
（１）〜（３）をマルチチップモジュール（ＭＣＭ）に
適応するため、内部配線の長いＭＣＭでより有効にスイ
ッチングノイズを低減することができる。
によれば、上記構成のフリップチップセラミック基板
（１）〜（３）をマルチチップモジュール（ＭＣＭ）に
適応するため、内部配線の長いＭＣＭでより有効にスイ
ッチングノイズを低減することができる。
【００２３】
【発明の実施の形態】以下、本発明に係るフリップチッ
プセラミック基板の実施の形態を図面に基づいて説明す
る。
プセラミック基板の実施の形態を図面に基づいて説明す
る。
【００２４】図１は、実施の形態（１）に係るフリップ
チップセラミック基板（半導体素子を搭載）を模式的に
示した断面図である。
チップセラミック基板（半導体素子を搭載）を模式的に
示した断面図である。
【００２５】このフリップチップセラミック基板１０で
は、内蔵コンデンサ１１の形成位置が信号用配線層１２
より半導体素子搭載面２０に近い側にあり、その下に順
次信号用配線層１２、電源用ベタパターン１３、及び接
地用ベタパターン１４が形成されている。また、半導体
素子搭載面２０にフリップチップ用端子パッド１５が、
マザーボード接続面２１に半田ボール用端子パッド１６
がそれぞれ形成されており、フリップチップ用端子パッ
ド１５の下方領域にはビアホール１２ａ、１３ａ、１４
ａが形成されている。
は、内蔵コンデンサ１１の形成位置が信号用配線層１２
より半導体素子搭載面２０に近い側にあり、その下に順
次信号用配線層１２、電源用ベタパターン１３、及び接
地用ベタパターン１４が形成されている。また、半導体
素子搭載面２０にフリップチップ用端子パッド１５が、
マザーボード接続面２１に半田ボール用端子パッド１６
がそれぞれ形成されており、フリップチップ用端子パッ
ド１５の下方領域にはビアホール１２ａ、１３ａ、１４
ａが形成されている。
【００２６】このビアホール１２ａ、１３ａ、１４ａが
形成されているフリップチップ用端子パッド１５の下方
領域には内蔵コンデンサ１１は形成されておらず、前記
下方領域の周囲にのみ内蔵コンデンサ１１が形成されて
いる。そして、内蔵コンデンサ１１により囲まれたこの
下方領域は、フリップチップセラミック基板１０を主に
構成する材料と同じ絶縁材料により構成されており、内
蔵コンデンサ１１を構成する電極層１１ａ、１１ｂがそ
のまま水平方向に延設されてきている。従って、内蔵コ
ンデンサ１１により囲まれた前記下方領域は、絶縁体層
２２が電極層１１ａ、１１ｂにより挟まれた形態となっ
ており、延設された電極層１１ａにビアホール１３ａ
が、延設された電極層１１ｂにビアホール１４ａがそれ
ぞれ接続されている。他方、これら接続部分を除いてビ
アホール１２ａ、１３ａ、１４ａと電極層１１ａ、１１
ｂとは接触しないように交叉部分で電極層１１ａ、１１
ｂに孔が開けられ、所定の間隔がとられている。
形成されているフリップチップ用端子パッド１５の下方
領域には内蔵コンデンサ１１は形成されておらず、前記
下方領域の周囲にのみ内蔵コンデンサ１１が形成されて
いる。そして、内蔵コンデンサ１１により囲まれたこの
下方領域は、フリップチップセラミック基板１０を主に
構成する材料と同じ絶縁材料により構成されており、内
蔵コンデンサ１１を構成する電極層１１ａ、１１ｂがそ
のまま水平方向に延設されてきている。従って、内蔵コ
ンデンサ１１により囲まれた前記下方領域は、絶縁体層
２２が電極層１１ａ、１１ｂにより挟まれた形態となっ
ており、延設された電極層１１ａにビアホール１３ａ
が、延設された電極層１１ｂにビアホール１４ａがそれ
ぞれ接続されている。他方、これら接続部分を除いてビ
アホール１２ａ、１３ａ、１４ａと電極層１１ａ、１１
ｂとは接触しないように交叉部分で電極層１１ａ、１１
ｂに孔が開けられ、所定の間隔がとられている。
【００２７】なお、上記した部分以外、すなわち、ビア
ホール１２ａ、１３ａ、１４ａ及びビアホール１２ｂ、
１３ｂ、１４ｂの接続状態、半導体素子１９の接続状態
等は、図３に示した従来のフリップチップセラミック基
板５０と同様であるので、ここではその詳しい説明を省
略する。
ホール１２ａ、１３ａ、１４ａ及びビアホール１２ｂ、
１３ｂ、１４ｂの接続状態、半導体素子１９の接続状態
等は、図３に示した従来のフリップチップセラミック基
板５０と同様であるので、ここではその詳しい説明を省
略する。
【００２８】このフリップチップセラミック基板１０を
製造する方法は、従来のフリップチップセラミック基板
５０を製造する方法とは、内蔵コンデンサ１１を含む層
の形成方法において異なる。すなわち、グリーンシート
上に内蔵コンデンサ１１を構成する電極層１１ｂ用の導
体ペースト層を印刷法により形成した後、中央部を除い
た周囲の部分には誘電体層１１ｃ用の誘電体粉末を含む
ペースト層を印刷法により形成する。また、凹部となっ
た中央部の絶縁体層２２を形成する部分には、前記グリ
ーンシートと同様にテープ成形法を用いて形成されたグ
リーンシートの小片を積層し、これらの上に電極層１１
ａ用の導体ペースト層を印刷法により形成する。そし
て、これらの処理が施されたグリーンシートを積層し
て、グリーンシート積層体を形成し、焼成することによ
りフリップチップセラミック基板１０を製造する。
製造する方法は、従来のフリップチップセラミック基板
５０を製造する方法とは、内蔵コンデンサ１１を含む層
の形成方法において異なる。すなわち、グリーンシート
上に内蔵コンデンサ１１を構成する電極層１１ｂ用の導
体ペースト層を印刷法により形成した後、中央部を除い
た周囲の部分には誘電体層１１ｃ用の誘電体粉末を含む
ペースト層を印刷法により形成する。また、凹部となっ
た中央部の絶縁体層２２を形成する部分には、前記グリ
ーンシートと同様にテープ成形法を用いて形成されたグ
リーンシートの小片を積層し、これらの上に電極層１１
ａ用の導体ペースト層を印刷法により形成する。そし
て、これらの処理が施されたグリーンシートを積層し
て、グリーンシート積層体を形成し、焼成することによ
りフリップチップセラミック基板１０を製造する。
【００２９】上記方法により製造された実施の形態
（１）に係るフリップチップセラミック基板１０によれ
ば、内蔵コンデンサ１１がフリップチップ用端子パッド
１５の近くに形成され、内蔵コンデンサ１１を構成する
電極層１１ａ、１１ｂがビアホール１３ａ、１４ａを介
してフリップチップ用端子パッド１５と接続されてい
る。従って、内蔵コンデンサ５１がビアホール５２ｂ、
５３ｂ、５４ｂ、内部導体層（信号用配線層５２、電源
用ベタパターン５３、及び接地用ベタパターン５４）及
びビアホール５２ａ、５３ａ、５４ａを介してフリップ
チップ用端子パッド１５と接続された従来のフリップチ
ップセラミック基板５０（図３）と比較して、内蔵コン
デンサ１１と半導体素子１９との配線距離を大幅に短く
することができ、インダクタンスや抵抗を小さくするこ
とができ、スイッチングノイズを有効に低減することが
できる。
（１）に係るフリップチップセラミック基板１０によれ
ば、内蔵コンデンサ１１がフリップチップ用端子パッド
１５の近くに形成され、内蔵コンデンサ１１を構成する
電極層１１ａ、１１ｂがビアホール１３ａ、１４ａを介
してフリップチップ用端子パッド１５と接続されてい
る。従って、内蔵コンデンサ５１がビアホール５２ｂ、
５３ｂ、５４ｂ、内部導体層（信号用配線層５２、電源
用ベタパターン５３、及び接地用ベタパターン５４）及
びビアホール５２ａ、５３ａ、５４ａを介してフリップ
チップ用端子パッド１５と接続された従来のフリップチ
ップセラミック基板５０（図３）と比較して、内蔵コン
デンサ１１と半導体素子１９との配線距離を大幅に短く
することができ、インダクタンスや抵抗を小さくするこ
とができ、スイッチングノイズを有効に低減することが
できる。
【００３０】図２は、実施の形態（２）に係るフリップ
チップセラミック基板を模式的に示した断面図である。
このフリップチップセラミック基板３０には、半導体素
子１９が２個搭載されており、これら半導体素子１９同
士又は半導体素子１９と半田ボール用端子パッド３６
（半田ボール３８）とを接続するために、フリップチッ
プ用端子パッド３５（半田ボール３７）、ビアホール３
２ａ、３３ａ、３４ａ、及びビアホール３２ｂ、３３
ｂ、３４ｂが形成されている他は、ほぼ図１に示したフ
リップチップセラミック基板１０と同様に構成されてい
る。すなわち、内蔵コンデンサ３１（電極層３１ａ、３
１ｂ、誘電体層３１ｃ）が信号用配線層３２より半導体
素子搭載面４０に近い側に形成されており、その下に順
次信号用配線層３２、電源用ベタパターン３３、及び接
地用ベタパターン３４が形成されている。また、ビアホ
ール３２ａ、３３ａ、３４ａが形成されたフリップチッ
プ用端子パッド３５の下方領域には、内蔵コンデンサ３
１が形成されておらず、前記下方領域の周囲にのみ内蔵
コンデンサ３１が形成されており、内蔵コンデンサ３１
により囲まれた下方領域には電極層３１ａ、３１ｂが延
設され、絶縁体層４２が電極層３１ａ、３１ｂにより挟
まれた形態となっている。そして、延設された電極層３
１ａにビアホール３３ａが、延設された電極層３１ｂに
ビアホール３４ａがそれぞれ接続されている。
チップセラミック基板を模式的に示した断面図である。
このフリップチップセラミック基板３０には、半導体素
子１９が２個搭載されており、これら半導体素子１９同
士又は半導体素子１９と半田ボール用端子パッド３６
（半田ボール３８）とを接続するために、フリップチッ
プ用端子パッド３５（半田ボール３７）、ビアホール３
２ａ、３３ａ、３４ａ、及びビアホール３２ｂ、３３
ｂ、３４ｂが形成されている他は、ほぼ図１に示したフ
リップチップセラミック基板１０と同様に構成されてい
る。すなわち、内蔵コンデンサ３１（電極層３１ａ、３
１ｂ、誘電体層３１ｃ）が信号用配線層３２より半導体
素子搭載面４０に近い側に形成されており、その下に順
次信号用配線層３２、電源用ベタパターン３３、及び接
地用ベタパターン３４が形成されている。また、ビアホ
ール３２ａ、３３ａ、３４ａが形成されたフリップチッ
プ用端子パッド３５の下方領域には、内蔵コンデンサ３
１が形成されておらず、前記下方領域の周囲にのみ内蔵
コンデンサ３１が形成されており、内蔵コンデンサ３１
により囲まれた下方領域には電極層３１ａ、３１ｂが延
設され、絶縁体層４２が電極層３１ａ、３１ｂにより挟
まれた形態となっている。そして、延設された電極層３
１ａにビアホール３３ａが、延設された電極層３１ｂに
ビアホール３４ａがそれぞれ接続されている。
【００３１】実施の形態（２）に係るフリップチップセ
ラミック基板３０によれば、内蔵コンデンサ３１がフリ
ップチップ用端子パッド３５の近くに形成され、内蔵コ
ンデンサ３１を構成する電極層３１ａ、３１ｂがビアホ
ール３３ａ、３４ａを介してフリップチップ用端子パッ
ド３５と接続されているので、従来の場合と比較して、
内蔵コンデンサ３１と半導体素子１９との配線距離を大
幅に短くすることができ、インダクタンスや抵抗を小さ
くすることができ、スイッチングノイズを有効に低減す
ることができる。
ラミック基板３０によれば、内蔵コンデンサ３１がフリ
ップチップ用端子パッド３５の近くに形成され、内蔵コ
ンデンサ３１を構成する電極層３１ａ、３１ｂがビアホ
ール３３ａ、３４ａを介してフリップチップ用端子パッ
ド３５と接続されているので、従来の場合と比較して、
内蔵コンデンサ３１と半導体素子１９との配線距離を大
幅に短くすることができ、インダクタンスや抵抗を小さ
くすることができ、スイッチングノイズを有効に低減す
ることができる。
【００３２】
【実施例】以下、本発明に係るフリップチップセラミッ
ク基板の実施例（図２に示したタイプ）を説明する。ま
た、比較例として、従来より使用されているフリップチ
ップセラミック基板６０（図４）を製造し、実施例及び
比較例に係るフリップチップセラミック基板３０、６０
の内蔵コンデンサ３１、６１の静電容量及び半導体素子
１９と内蔵コンデンサ３１、６１との間のインダクタン
スを測定し、両者の特性を比較した。以下にその製造条
件、評価方法、及び評価結果を記載する。
ク基板の実施例（図２に示したタイプ）を説明する。ま
た、比較例として、従来より使用されているフリップチ
ップセラミック基板６０（図４）を製造し、実施例及び
比較例に係るフリップチップセラミック基板３０、６０
の内蔵コンデンサ３１、６１の静電容量及び半導体素子
１９と内蔵コンデンサ３１、６１との間のインダクタン
スを測定し、両者の特性を比較した。以下にその製造条
件、評価方法、及び評価結果を記載する。
【００３３】（１） フリップチップセラミック基板３
０（図２）、６０（図４） 絶縁体層部分の構成材料：ガラスセラミック Ａｌ2 Ｏ3 ：４７．１０ｗｔ％、ＳｉＯ2 ：３３．２６
ｗｔ％、ＴｉＯ2 ：０．０８ｗｔ％、Ｆｅ2 Ｏ3 ：０．
０６ｗｔ％、ＣａＯ：１４．３４ｗｔ％、ＭｇＯ：０．
１４ｗｔ％、Ｋ2 Ｏ：０．０６ｗｔ％、Ｎａ2 Ｏ：０．
０９ｗｔ％、Ｂ2 Ｏ3 ：４．６６ｗｔ％ 寸法：７６ｍｍ×７６ｍｍ×５ｍｍ ビアホール３２ａ、・・・ 、６２ａ、・・・ の導体：Ａｇ フリップチップ用端子パッド３５、半田ボール用端子パ
ッド３８の導体：Ａｇ−Ｐｄ合金 電源用ベタパターン３３、６３、接地用ベタパターン３
４、６４、及び信号 用配線層３２、６２の導体：Ａ
ｇ 製造時の焼成温度：８９０℃ （２） 内蔵コンデンサ３１、６１ 誘電体の材質：鉛ペルブスカイト化合物 電極の材質：Ａｇ 比誘電率εr ：３０００ 厚さ：５０μｍ ビアホール３２ａ、３２ｂ、・・・ 、６２ａ、６２ｂ、・・・ の直径：８４μ ｍ ビアホール３２ａ、・・・ 、６２ａ、・・・ 同士の間隔：２５０μｍ ビアホール３２ｂ、・・・ 、６２ｂ、・・・ 同士の間隔：１．２ｍｍ 実施例の場合の内蔵コンデンサ３１を含む層の寸法 フリップチップ用端子パッド３５下方領域の内蔵コンデンサ３１が形成 さ れていない部分の面積：４３００ｍｍ2 （３） 静電容量（Ｃ）の測定 インピーダンスアナライザを用い、周波数１ｋＨｚ、測
定電圧１Ｖ、測定温度２０℃で行った。
０（図２）、６０（図４） 絶縁体層部分の構成材料：ガラスセラミック Ａｌ2 Ｏ3 ：４７．１０ｗｔ％、ＳｉＯ2 ：３３．２６
ｗｔ％、ＴｉＯ2 ：０．０８ｗｔ％、Ｆｅ2 Ｏ3 ：０．
０６ｗｔ％、ＣａＯ：１４．３４ｗｔ％、ＭｇＯ：０．
１４ｗｔ％、Ｋ2 Ｏ：０．０６ｗｔ％、Ｎａ2 Ｏ：０．
０９ｗｔ％、Ｂ2 Ｏ3 ：４．６６ｗｔ％ 寸法：７６ｍｍ×７６ｍｍ×５ｍｍ ビアホール３２ａ、・・・ 、６２ａ、・・・ の導体：Ａｇ フリップチップ用端子パッド３５、半田ボール用端子パ
ッド３８の導体：Ａｇ−Ｐｄ合金 電源用ベタパターン３３、６３、接地用ベタパターン３
４、６４、及び信号 用配線層３２、６２の導体：Ａ
ｇ 製造時の焼成温度：８９０℃ （２） 内蔵コンデンサ３１、６１ 誘電体の材質：鉛ペルブスカイト化合物 電極の材質：Ａｇ 比誘電率εr ：３０００ 厚さ：５０μｍ ビアホール３２ａ、３２ｂ、・・・ 、６２ａ、６２ｂ、・・・ の直径：８４μ ｍ ビアホール３２ａ、・・・ 、６２ａ、・・・ 同士の間隔：２５０μｍ ビアホール３２ｂ、・・・ 、６２ｂ、・・・ 同士の間隔：１．２ｍｍ 実施例の場合の内蔵コンデンサ３１を含む層の寸法 フリップチップ用端子パッド３５下方領域の内蔵コンデンサ３１が形成 さ れていない部分の面積：４３００ｍｍ2 （３） 静電容量（Ｃ）の測定 インピーダンスアナライザを用い、周波数１ｋＨｚ、測
定電圧１Ｖ、測定温度２０℃で行った。
【００３４】（４） 内蔵コンデンサ３１、６１と半導
体素子１９との配線のインダクタンスの計算 ビアホール ビアホールの形状を円柱とし、下記の数１式に基づいて
計算した。
体素子１９との配線のインダクタンスの計算 ビアホール ビアホールの形状を円柱とし、下記の数１式に基づいて
計算した。
【００３５】(i) インダクタンス（Ｌ）の計算式
【００３６】
【数１】
【００３７】ただし、上記数１式において、μは透磁
率、ａは導体半径、ｈは導体の長さを示している。
率、ａは導体半径、ｈは導体の長さを示している。
【００３８】 比較例の場合の電源用ベタパターン６
３、及び接地用ベタパターン６４ インダクタンス（Ｌ）は電磁場理論と境界要素法に基づ
く３次元シミュレー ションにより、周波数４００Ｍ
Ｈｚで導出した。
３、及び接地用ベタパターン６４ インダクタンス（Ｌ）は電磁場理論と境界要素法に基づ
く３次元シミュレー ションにより、周波数４００Ｍ
Ｈｚで導出した。
【００３９】（５） 静電容量の測定結果、及びインダ
クタンスの計算結果 静電容量（Ｃ）の測定結果、及びインダクタンス（Ｌ）
の計算結果を下記の表１に示す。
クタンスの計算結果 静電容量（Ｃ）の測定結果、及びインダクタンス（Ｌ）
の計算結果を下記の表１に示す。
【００４０】
【表１】
【００４１】上記表１に示した結果より明らかなよう
に、実施例の場合は比較例の場合と比べて、静電容量が
少し減少したが、インダクタンス（Ｌ）が１／２に低減
しており、スイッチングノイズ等を有効に低減すること
ができる。
に、実施例の場合は比較例の場合と比べて、静電容量が
少し減少したが、インダクタンス（Ｌ）が１／２に低減
しており、スイッチングノイズ等を有効に低減すること
ができる。
【図１】本発明の実施の形態（１）に係るフリップチッ
プセラミック基板を模式的に示した断面図である。
プセラミック基板を模式的に示した断面図である。
【図２】実施の形態（２）に係るフリップチップセラミ
ック基板を模式的に示した断面図である。
ック基板を模式的に示した断面図である。
【図３】従来のフリップチップセラミック基板を模式的
に示した断面図である。
に示した断面図である。
【図４】従来の別のフリップチップセラミック基板を模
式的に示した断面図である。
式的に示した断面図である。
１０、３０ フリップチップセラミック基板 １１、３１ 内蔵コンデンサ １１ａ、１１ｂ、３１ａ、３１ｂ 電極層 １１ｃ、３１ｃ 誘電体層 １２、３２ 信号用配線層 １５、３５ フリップチップ用端子パッド １９ 半導体素子 ２０、４０ 半導体素子搭載面 ２２、４２ 絶縁体層
Claims (4)
- 【請求項１】 半導体素子搭載面にフリップチップ用端
子パッドが形成されたフリップチップセラミック基板に
おいて、前記半導体素子搭載面の前記フリップチップ用
端子パッドの下方領域を除いた部分であって、信号用配
線層よりも前記半導体素子搭載面に近い側に内蔵コンデ
ンサが形成されていることを特徴とするフリップチップ
セラミック基板。 - 【請求項２】 前記内蔵コンデンサを構成する上下の電
極層が前記フリップチップ用端子パッドの下方領域まで
延設され、延設された電極層の部分で電源と接続されて
いることを特徴とする請求項１記載のフリップチップセ
ラミック基板。 - 【請求項３】 前記内蔵コンデンサを構成する誘電体層
部分が印刷法を用いて形成されたものであり、前記延設
された電極層により挟まれた絶縁体層部分がテープ成形
法を用いて形成されたものであることを特徴とする請求
項１又は請求項２記載のフリップチップセラミック基
板。 - 【請求項４】 半導体素子搭載面に複数の半導体素子を
搭載するためのフリップチップ用端子パッドが形成され
ていることを特徴とする請求項１〜３のいずれかの項に
記載のフリップチップセラミック基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01299897A JP3718940B2 (ja) | 1997-01-27 | 1997-01-27 | フリップチップセラミック基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01299897A JP3718940B2 (ja) | 1997-01-27 | 1997-01-27 | フリップチップセラミック基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209328A true JPH10209328A (ja) | 1998-08-07 |
| JP3718940B2 JP3718940B2 (ja) | 2005-11-24 |
Family
ID=11820879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01299897A Expired - Lifetime JP3718940B2 (ja) | 1997-01-27 | 1997-01-27 | フリップチップセラミック基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3718940B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035960A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
| JP2002368032A (ja) * | 2001-06-04 | 2002-12-20 | Sony Corp | 半導体装置の製造方法および半導体装置 |
| JP2003503855A (ja) * | 1999-06-28 | 2003-01-28 | インテル・コーポレーション | インターポーザおよびその製造方法 |
| JP2005276860A (ja) * | 2004-03-22 | 2005-10-06 | Kyocera Corp | 多数個取り配線基板 |
| US7224040B2 (en) | 2003-11-28 | 2007-05-29 | Gennum Corporation | Multi-level thin film capacitor on a ceramic substrate |
| WO2009119875A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本特殊陶業株式会社 | 部品内蔵配線基板 |
| KR100970659B1 (ko) * | 2008-03-21 | 2010-07-15 | 주식회사 탑 엔지니어링 | 고 신뢰성 다층 기판 |
| CN110622306A (zh) * | 2017-05-17 | 2019-12-27 | 赛灵思公司 | 低串扰垂直连接接口 |
-
1997
- 1997-01-27 JP JP01299897A patent/JP3718940B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003503855A (ja) * | 1999-06-28 | 2003-01-28 | インテル・コーポレーション | インターポーザおよびその製造方法 |
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| JP4502675B2 (ja) * | 2004-03-22 | 2010-07-14 | 京セラ株式会社 | 多数個取り配線基板 |
| KR100970659B1 (ko) * | 2008-03-21 | 2010-07-15 | 주식회사 탑 엔지니어링 | 고 신뢰성 다층 기판 |
| WO2009119875A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本特殊陶業株式会社 | 部品内蔵配線基板 |
| JP5203451B2 (ja) * | 2008-03-24 | 2013-06-05 | 日本特殊陶業株式会社 | 部品内蔵配線基板 |
| US8698278B2 (en) | 2008-03-24 | 2014-04-15 | Ngk Spark Plug Co., Ltd. | Component-incorporating wiring board |
| CN110622306A (zh) * | 2017-05-17 | 2019-12-27 | 赛灵思公司 | 低串扰垂直连接接口 |
| CN110622306B (zh) * | 2017-05-17 | 2024-04-02 | 赛灵思公司 | 低串扰垂直连接接口 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3718940B2 (ja) | 2005-11-24 |
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