JP2001035776A - 半導体装置の製造方法及びレチクル - Google Patents
半導体装置の製造方法及びレチクルInfo
- Publication number
- JP2001035776A JP2001035776A JP20789799A JP20789799A JP2001035776A JP 2001035776 A JP2001035776 A JP 2001035776A JP 20789799 A JP20789799 A JP 20789799A JP 20789799 A JP20789799 A JP 20789799A JP 2001035776 A JP2001035776 A JP 2001035776A
- Authority
- JP
- Japan
- Prior art keywords
- area
- pattern
- scribe line
- region
- sides
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】遮光パターンを設けることなく、スクライブラ
イン領域の有効利用を実現する半導体装置の製造方法及
びレチクルを提供する。 【解決手段】集積回路チップ領域ＣＡを含む露光パター
ンＰＴＮに対して積極的なオーバーラップ用領域ＯＬＡ
が設けられる。この領域は露光パターンＰＴＮの４辺最
外周に略等しく幅ｗ０で設けられる。集積回路チップ領
域ＣＡどうしは、幅ｗ１を有するスクライブライン領域
ＳＬＡを隔てて離間する。オーバーラップ用領域ＯＬＡ
はこの領域ＳＬＡの一部として設けられることになる。
さらに、上記パターンＰＴＮ４辺の外周のうち、所定の
隣接する２辺のみに対してオーバーラップ用領域ＯＬＡ
の内側の領域ＳＬＡ内に幅ｗ２の有用領域ＳＬＡ−Ｖが
設けられる。有用領域ＳＬＡ−Ｖには少なくともアライ
メントマークが形成される。
イン領域の有効利用を実現する半導体装置の製造方法及
びレチクルを提供する。 【解決手段】集積回路チップ領域ＣＡを含む露光パター
ンＰＴＮに対して積極的なオーバーラップ用領域ＯＬＡ
が設けられる。この領域は露光パターンＰＴＮの４辺最
外周に略等しく幅ｗ０で設けられる。集積回路チップ領
域ＣＡどうしは、幅ｗ１を有するスクライブライン領域
ＳＬＡを隔てて離間する。オーバーラップ用領域ＯＬＡ
はこの領域ＳＬＡの一部として設けられることになる。
さらに、上記パターンＰＴＮ４辺の外周のうち、所定の
隣接する２辺のみに対してオーバーラップ用領域ＯＬＡ
の内側の領域ＳＬＡ内に幅ｗ２の有用領域ＳＬＡ−Ｖが
設けられる。有用領域ＳＬＡ−Ｖには少なくともアライ
メントマークが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造に
係り、特に半導体ウェハにスクライブライン領域を隔て
て集積回路チップ領域がそのパターンを複数露光する半
導体装置の製造方法及びレチクルに関する。
係り、特に半導体ウェハにスクライブライン領域を隔て
て集積回路チップ領域がそのパターンを複数露光する半
導体装置の製造方法及びレチクルに関する。
【０００２】
【従来の技術】半導体装置の多機能化に伴い、集積回路
は大規模集積化、デザインルールの縮小化が常に要求さ
れる。そして、半導体ウェハ一枚から製品としてなるべ
く多数の集積回路チップ領域を確保する必要がある。か
つ、各々性能を均一化した良品を高歩留まりで量産化し
なければならない。
は大規模集積化、デザインルールの縮小化が常に要求さ
れる。そして、半導体ウェハ一枚から製品としてなるべ
く多数の集積回路チップ領域を確保する必要がある。か
つ、各々性能を均一化した良品を高歩留まりで量産化し
なければならない。
【０００３】半導体集積回路の製造に必要なレチクルの
パターンは、半導体ウェハに例えば縮小投影露光され
る。すなわち、所定のレチクルがセットされた縮小投影
露光装置（図示せず）は、ウェハ上の被投影領域を次々
とずらしながら繰り返しパターンを投影露光する。これ
により、半導体ウェハ内に所定個数分の集積回路チップ
領域を取得する。その際、縮小投影露光装置は、被投影
領域に関し、それぞれ原則的には隣り合う領域との二重
露光部分が発生しないように制御される。
パターンは、半導体ウェハに例えば縮小投影露光され
る。すなわち、所定のレチクルがセットされた縮小投影
露光装置（図示せず）は、ウェハ上の被投影領域を次々
とずらしながら繰り返しパターンを投影露光する。これ
により、半導体ウェハ内に所定個数分の集積回路チップ
領域を取得する。その際、縮小投影露光装置は、被投影
領域に関し、それぞれ原則的には隣り合う領域との二重
露光部分が発生しないように制御される。
【０００４】集積回路チップ領域どうしはスクライブラ
イン領域を隔てて離間している。一般に、スクライブラ
イン領域内には、露光すべき複数種類のパターンを合わ
せ込むアライメントマークやＴＥＧ（Test Elementary
Group）と呼ばれる製造上の製品検査または評価に関る
専用の構成が設けられる。
イン領域を隔てて離間している。一般に、スクライブラ
イン領域内には、露光すべき複数種類のパターンを合わ
せ込むアライメントマークやＴＥＧ（Test Elementary
Group）と呼ばれる製造上の製品検査または評価に関る
専用の構成が設けられる。
【０００５】このようなスクライブライン領域は、投影
露光１ショット分のパターン４辺を構成する外周にも当
然設けられる。しかし、隣り合うパターンについて外周
のスクライブライン領域は重複する。
露光１ショット分のパターン４辺を構成する外周にも当
然設けられる。しかし、隣り合うパターンについて外周
のスクライブライン領域は重複する。
【０００６】よって、このスクライブライン領域にＴＥ
Ｇ等のモニタパターンを設けて有効利用するには、隣り
合うショットについてモニタパターンが重複露光されな
いようにする工夫が必要である。そこで、隣り合うショ
ットのパターン外周のモニタパターンについて、重なる
どちらかのモニタパターンの露光が禁止されるよう遮光
パターンを設ける必要があった。この技術は、特開昭６
２−２４４１３０に記載されている。
Ｇ等のモニタパターンを設けて有効利用するには、隣り
合うショットについてモニタパターンが重複露光されな
いようにする工夫が必要である。そこで、隣り合うショ
ットのパターン外周のモニタパターンについて、重なる
どちらかのモニタパターンの露光が禁止されるよう遮光
パターンを設ける必要があった。この技術は、特開昭６
２−２４４１３０に記載されている。
【０００７】
【発明が解決しようとする課題】このように従来では、
スクライブライン領域、特に露光パターン４辺を構成す
る外周のスクライブライン領域の有効利用が図られてい
る。しかしながら、上述のように、遮光パターン等を設
ける技術が必要である。しかも、遮光パターンを設ける
領域分には、ＴＥＧは構成できても、パターンを合わせ
こむアライメントマークは実質的に有効に働かないので
構成できない。
スクライブライン領域、特に露光パターン４辺を構成す
る外周のスクライブライン領域の有効利用が図られてい
る。しかしながら、上述のように、遮光パターン等を設
ける技術が必要である。しかも、遮光パターンを設ける
領域分には、ＴＥＧは構成できても、パターンを合わせ
こむアライメントマークは実質的に有効に働かないので
構成できない。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その課題は、遮光パターンを設けることなく、ス
クライブライン領域の有効利用を実現する半導体装置の
製造方法及びレチクルを提供することにある。
ので、その課題は、遮光パターンを設けることなく、ス
クライブライン領域の有効利用を実現する半導体装置の
製造方法及びレチクルを提供することにある。
【０００９】
【課題を解決するための手段】本発明は、半導体ウェハ
に複数の集積回路チップ領域がスクライブライン領域を
隔てて形成されるよう所定のマスクパターンを露光する
プロセスを含む半導体装置の製造方法において、露光さ
れるパターン４辺を構成する前記スクライブライン領域
が含まれる外周に関し、隣接する前記パターンに対して
積極的なオーバーラップ用領域が設けられると共にその
うちの所定の隣接する２辺のみに対して前記オーバーラ
ップ用領域の内側に少なくともアライメントマークを形
成する有用領域が設けられ、前記アライメントマークに
従って被投影領域をずらしながら前記パターンを繰り返
し露光する工程と、前記オーバーラップ用領域に関し、
前記有用領域が設けられる２辺側では少なくとも前記集
積回路チップに近い前記有用領域との境界線を削除する
ように、かつ、有用領域のない２辺側では少なくとも前
記集積回路チップから遠い前記パターンの外縁を削除す
るようにダイシングする工程とを具備したことを特徴と
する。
に複数の集積回路チップ領域がスクライブライン領域を
隔てて形成されるよう所定のマスクパターンを露光する
プロセスを含む半導体装置の製造方法において、露光さ
れるパターン４辺を構成する前記スクライブライン領域
が含まれる外周に関し、隣接する前記パターンに対して
積極的なオーバーラップ用領域が設けられると共にその
うちの所定の隣接する２辺のみに対して前記オーバーラ
ップ用領域の内側に少なくともアライメントマークを形
成する有用領域が設けられ、前記アライメントマークに
従って被投影領域をずらしながら前記パターンを繰り返
し露光する工程と、前記オーバーラップ用領域に関し、
前記有用領域が設けられる２辺側では少なくとも前記集
積回路チップに近い前記有用領域との境界線を削除する
ように、かつ、有用領域のない２辺側では少なくとも前
記集積回路チップから遠い前記パターンの外縁を削除す
るようにダイシングする工程とを具備したことを特徴と
する。
【００１０】また、本発明は、半導体ウェハに複数の集
積回路チップ領域がスクライブライン領域を隔てて形成
されるよう所定のマスクパターンを露光するためのレチ
クルにおいて、露光すべきパターン４辺を構成する前記
スクライブライン領域が含まれる外周に関し、隣接され
る前記パターンに対する積極的なオーバーラップ用領域
と、前記パターン４辺を構成する前記スクライブライン
領域が含まれる外周のうち、所定の隣接する２辺のみに
対して前記オーバーラップ用領域の内側に設けられた少
なくともアライメントマークを含む有用領域とを具備
し、前記オーバーラップ領域の幅は、露光時点で前記ス
クライブライン領域の幅の半分以下で４ミクロンより大
きくなるように設定したことを特徴とする。
積回路チップ領域がスクライブライン領域を隔てて形成
されるよう所定のマスクパターンを露光するためのレチ
クルにおいて、露光すべきパターン４辺を構成する前記
スクライブライン領域が含まれる外周に関し、隣接され
る前記パターンに対する積極的なオーバーラップ用領域
と、前記パターン４辺を構成する前記スクライブライン
領域が含まれる外周のうち、所定の隣接する２辺のみに
対して前記オーバーラップ用領域の内側に設けられた少
なくともアライメントマークを含む有用領域とを具備
し、前記オーバーラップ領域の幅は、露光時点で前記ス
クライブライン領域の幅の半分以下で４ミクロンより大
きくなるように設定したことを特徴とする。
【００１１】本発明の方法及びレチクルによれば、パタ
ーン４辺外周の積極的なオーバーラップ用領域と、所定
の隣接する２辺のみに対して上記オーバーラップ用領域
の内側に設ける有用領域とで、スクライブライン領域に
無駄なくアライメントマーク及びその他の構成等が設け
られる。
ーン４辺外周の積極的なオーバーラップ用領域と、所定
の隣接する２辺のみに対して上記オーバーラップ用領域
の内側に設ける有用領域とで、スクライブライン領域に
無駄なくアライメントマーク及びその他の構成等が設け
られる。
【００１２】
【発明の実施の形態】図１は、本発明の第１の実施形態
に係る半導体装置の製造方法を示す平面図であり、半導
体ウェハへの露光パターンを示している。半導体集積回
路の製造に必要なレチクルのパターンは、半導体ウェハ
ＷＦＲに例えば縮小投影露光される。
に係る半導体装置の製造方法を示す平面図であり、半導
体ウェハへの露光パターンを示している。半導体集積回
路の製造に必要なレチクルのパターンは、半導体ウェハ
ＷＦＲに例えば縮小投影露光される。
【００１３】すなわち、所定のレチクルがセットされた
縮小投影露光装置（図示せず）は、ウェハＷＦＲ上の被
投影領域を次々とずらしながら繰り返しパターンＰＴＮ
を投影露光する。これにより、半導体ウェハ内に所定個
数分の集積回路チップ領域ＣＡを取得する。その際、被
投影領域に関し、それぞれ隣接する上記露光パターンＰ
ＴＮに対して積極的なオーバーラップ用領域ＯＬＡが設
けられる。
縮小投影露光装置（図示せず）は、ウェハＷＦＲ上の被
投影領域を次々とずらしながら繰り返しパターンＰＴＮ
を投影露光する。これにより、半導体ウェハ内に所定個
数分の集積回路チップ領域ＣＡを取得する。その際、被
投影領域に関し、それぞれ隣接する上記露光パターンＰ
ＴＮに対して積極的なオーバーラップ用領域ＯＬＡが設
けられる。
【００１４】上記オーバーラップ用領域ＯＬＡは、上記
露光パターンＰＴＮの４辺最外周に略等しく幅ｗ０で設
けられる。集積回路チップ領域ＣＡどうしは、スクライ
ブライン領域ＳＬＡを隔てて離間する。スクライブライ
ン領域ＳＬＡは幅ｗ１を有する。オーバーラップ用領域
ＯＬＡは、スクライブライン領域ＳＬＡの一部の領域と
して設けられることになる。
露光パターンＰＴＮの４辺最外周に略等しく幅ｗ０で設
けられる。集積回路チップ領域ＣＡどうしは、スクライ
ブライン領域ＳＬＡを隔てて離間する。スクライブライ
ン領域ＳＬＡは幅ｗ１を有する。オーバーラップ用領域
ＯＬＡは、スクライブライン領域ＳＬＡの一部の領域と
して設けられることになる。
【００１５】さらに、上記パターンＰＴＮの４辺を構成
するオーバーラップ用領域ＯＬＡを含むスクライブライ
ン領域ＳＬＡの外周に関し、そのうち所定の隣接する２
辺のみに対して上記オーバーラップ用領域ＯＬＡの内側
に有用領域ＳＬＡ−Ｖが設けられる。有用領域ＳＬＡ−
Ｖは幅ｗ２を有し、少なくともアライメントマークが形
成される。もちろん領域内にさらにＴＥＧ（Test Eleme
ntary Group）を構成してもよい。
するオーバーラップ用領域ＯＬＡを含むスクライブライ
ン領域ＳＬＡの外周に関し、そのうち所定の隣接する２
辺のみに対して上記オーバーラップ用領域ＯＬＡの内側
に有用領域ＳＬＡ−Ｖが設けられる。有用領域ＳＬＡ−
Ｖは幅ｗ２を有し、少なくともアライメントマークが形
成される。もちろん領域内にさらにＴＥＧ（Test Eleme
ntary Group）を構成してもよい。
【００１６】上述のように、有用領域ＳＬＡ−Ｖもスク
ライブライン領域ＳＬＡの一部として設けられることに
なる。よって、有用領域ＳＬＡ−Ｖとオーバーラップ用
領域ＯＬＡが設けられる露光パターンＰＴＮの２辺側
は、スクライブライン領域ＳＬＡの幅ｗ１＝ｗ０＋ｗ２
となる。オーバーラップ用領域ＯＬＡの幅ｗ０は、スク
ライブライン領域ＳＬＡの幅ｗ１の半分以下とする。有
用領域ＳＬＡ−Ｖの占有面積を大きく確保するためであ
る。
ライブライン領域ＳＬＡの一部として設けられることに
なる。よって、有用領域ＳＬＡ−Ｖとオーバーラップ用
領域ＯＬＡが設けられる露光パターンＰＴＮの２辺側
は、スクライブライン領域ＳＬＡの幅ｗ１＝ｗ０＋ｗ２
となる。オーバーラップ用領域ＯＬＡの幅ｗ０は、スク
ライブライン領域ＳＬＡの幅ｗ１の半分以下とする。有
用領域ＳＬＡ−Ｖの占有面積を大きく確保するためであ
る。
【００１７】４辺を構成する外周のオーバーラップ用領
域ＯＬＡ及び有用領域ＳＬＡ−Ｖを含むスクライブライ
ン領域ＳＬＡ以外の内部のスクライブライン領域ＳＬＡ
も当然、幅ｗ１で設ける必要がある。ただし、その箇所
での有用領域ＳＬＡ−Ｖはオーバーラップ用領域ＯＬＡ
がない分、広く取れる。
域ＯＬＡ及び有用領域ＳＬＡ−Ｖを含むスクライブライ
ン領域ＳＬＡ以外の内部のスクライブライン領域ＳＬＡ
も当然、幅ｗ１で設ける必要がある。ただし、その箇所
での有用領域ＳＬＡ−Ｖはオーバーラップ用領域ＯＬＡ
がない分、広く取れる。
【００１８】露光パターンＰＴＮがオーバーラップする
ことのない半導体ウェハＷＦＲの外周側に形成されるパ
ターンＰＴＮの２辺は、オーバーラップ用領域ＯＬＡ
（幅ｗ０）のみが設けられている。このオーバーラップ
用領域ＯＬＡも、上述したようにスクライブライン領域
ＯＬＡの一部である。
ことのない半導体ウェハＷＦＲの外周側に形成されるパ
ターンＰＴＮの２辺は、オーバーラップ用領域ＯＬＡ
（幅ｗ０）のみが設けられている。このオーバーラップ
用領域ＯＬＡも、上述したようにスクライブライン領域
ＯＬＡの一部である。
【００１９】このような露光パターンでは、隣り合うパ
ターンＰＴＮの存在数によって、オーバーラップ用領域
ＯＬＡには二重から四重の露光領域が存在することにな
る。よって、オーバーラップ用領域ＯＬＡには何も有用
なパターンを設けない。オーバーラップ用領域ＯＬＡ
は、最終段階に至っても、保護膜等が形成されているの
みである。
ターンＰＴＮの存在数によって、オーバーラップ用領域
ＯＬＡには二重から四重の露光領域が存在することにな
る。よって、オーバーラップ用領域ＯＬＡには何も有用
なパターンを設けない。オーバーラップ用領域ＯＬＡ
は、最終段階に至っても、保護膜等が形成されているの
みである。
【００２０】上記オーバーラップ用領域ＯＬＡを常に設
ける要領で、少なくとも有用領域ＳＬＡ−Ｖに設けられ
たアライメントマークに従って複数種類の露光パターン
を用いて所定層形成のプロセス（図示せず）を経て集積
回路チップ領域ＣＡが完成すると、個々に切り出すダイ
シング工程に入る。
ける要領で、少なくとも有用領域ＳＬＡ−Ｖに設けられ
たアライメントマークに従って複数種類の露光パターン
を用いて所定層形成のプロセス（図示せず）を経て集積
回路チップ領域ＣＡが完成すると、個々に切り出すダイ
シング工程に入る。
【００２１】図２は、本発明に係るダイシングを説明す
るための図１と同様箇所の平面図である。集積回路チッ
プ領域ＣＡのウェハ面上での製造プロセスが完了され、
ダイシングにより個々に切り出される。図１と同様の箇
所には同一の符号を付してある。
るための図１と同様箇所の平面図である。集積回路チッ
プ領域ＣＡのウェハ面上での製造プロセスが完了され、
ダイシングにより個々に切り出される。図１と同様の箇
所には同一の符号を付してある。
【００２２】半導体ウェハＷＦＲの最外周側に形成され
る集積回路チップ領域ＣＡの外側周辺には、工程中、金
属配線パターン（例えばＡｌ配線パターン）を形成した
ときの金属膜ＭＴＬが一面に広がって残留している（Ａ
ｌベタ膜）。
る集積回路チップ領域ＣＡの外側周辺には、工程中、金
属配線パターン（例えばＡｌ配線パターン）を形成した
ときの金属膜ＭＴＬが一面に広がって残留している（Ａ
ｌベタ膜）。
【００２３】ダイシングは、少なくとも実質的にスクラ
イブライン（ＳＬＡ）に沿って行われ、スクライブライ
ン領域ＳＬＡは実質的に除去される。ダイシング領域を
破線ＤＩＣで示している。本発明では、上記オーバーラ
ップ用領域ＯＬＡに関し、有用領域ＳＬＡ−Ｖが設けら
れる２辺側では少なくとも集積回路チップ（ＣＡ）に近
い前記有用領域との境界線を削除するように行い、か
つ、有用領域ＳＬＡ−Ｖのない２辺側では少なくとも集
積回路チップ（ＣＡ）から遠い前記パターンの外縁を削
除するように行う。
イブライン（ＳＬＡ）に沿って行われ、スクライブライ
ン領域ＳＬＡは実質的に除去される。ダイシング領域を
破線ＤＩＣで示している。本発明では、上記オーバーラ
ップ用領域ＯＬＡに関し、有用領域ＳＬＡ−Ｖが設けら
れる２辺側では少なくとも集積回路チップ（ＣＡ）に近
い前記有用領域との境界線を削除するように行い、か
つ、有用領域ＳＬＡ−Ｖのない２辺側では少なくとも集
積回路チップ（ＣＡ）から遠い前記パターンの外縁を削
除するように行う。
【００２４】上記実施形態の方法によれば、スクライブ
ライン領域ＳＬＡ、そして有用領域ＳＬＡ−Ｖが許容す
る範囲内で、オーバーラップ用領域ＯＬＡを積極的に取
ることにより、スクライブライン領域ＳＬＡが有効に利
用でき、かつ、ダイシングの誤差にもある程度対処でき
る。
ライン領域ＳＬＡ、そして有用領域ＳＬＡ−Ｖが許容す
る範囲内で、オーバーラップ用領域ＯＬＡを積極的に取
ることにより、スクライブライン領域ＳＬＡが有効に利
用でき、かつ、ダイシングの誤差にもある程度対処でき
る。
【００２５】図３は、上記図２中に示される一部の集積
回路チップの切り出し断面を示す断面図である。本発明
の特筆すべき利点の一つを以下に説明する。半導体ウェ
ハＷＦＲの最外周側に形成される集積回路チップのダイ
シングに関する。オーバーラップ用領域ＯＬＡ（幅ｗ
０）のみの外枠を一部有する集積回路チップＣ１のダイ
シング断面部分は、積極的なオーバーラップ用領域ＯＬ
Ａ（幅ｗ０）によってダイシング余裕が与えられる。
回路チップの切り出し断面を示す断面図である。本発明
の特筆すべき利点の一つを以下に説明する。半導体ウェ
ハＷＦＲの最外周側に形成される集積回路チップのダイ
シングに関する。オーバーラップ用領域ＯＬＡ（幅ｗ
０）のみの外枠を一部有する集積回路チップＣ１のダイ
シング断面部分は、積極的なオーバーラップ用領域ＯＬ
Ａ（幅ｗ０）によってダイシング余裕が与えられる。
【００２６】半導体ウェハＷＦＲの最外周側に形成され
る集積回路チップの外側周辺には金属配線パターンを形
成したときの金属膜が一面に広がって残留している（図
２のＭＴＬ参照）。スクライブライン領域ＳＬＡの幅ｗ
１の半分以下という制限はあるが、積極的なオーバーラ
ップ用領域ＯＬＡの幅ｗ０により、ＭＴＬが切り出し後
に残留するのを防ぐのである。
る集積回路チップの外側周辺には金属配線パターンを形
成したときの金属膜が一面に広がって残留している（図
２のＭＴＬ参照）。スクライブライン領域ＳＬＡの幅ｗ
１の半分以下という制限はあるが、積極的なオーバーラ
ップ用領域ＯＬＡの幅ｗ０により、ＭＴＬが切り出し後
に残留するのを防ぐのである。
【００２７】積極的なオーバーラップ用領域ＯＬＡの幅
ｗ０は、２０〜４０μｍが適当である。これより小さく
ても良いが、積極的に余裕を取る意味を考えると、４μ
ｍよりは大きくすることが望ましい。
ｗ０は、２０〜４０μｍが適当である。これより小さく
ても良いが、積極的に余裕を取る意味を考えると、４μ
ｍよりは大きくすることが望ましい。
【００２８】オーバーラップ用領域ＯＬＡを積極的にと
ることをしないと、図３と同様箇所で、図５に示すよう
な問題が起こる恐れがある。すなわち、ダイシング・ブ
レードがずれたとき、余裕がないので、金属膜ＭＴＬが
残留して、ダイシングの影響で反り返る。この反り返っ
た金属膜ＭＴＬは、例えばＴＡＢ（Tape Automated Bon
ding）製品を構成したときに、ＴＡＢテープのフィンガ
ーに接触して、リード線の損傷、または短絡による不良
を出してしまう。
ることをしないと、図３と同様箇所で、図５に示すよう
な問題が起こる恐れがある。すなわち、ダイシング・ブ
レードがずれたとき、余裕がないので、金属膜ＭＴＬが
残留して、ダイシングの影響で反り返る。この反り返っ
た金属膜ＭＴＬは、例えばＴＡＢ（Tape Automated Bon
ding）製品を構成したときに、ＴＡＢテープのフィンガ
ーに接触して、リード線の損傷、または短絡による不良
を出してしまう。
【００２９】図４は本発明の第２の実施形態に係り、第
１の実施形態を実現するために適用されるレチクルの要
部を示す平面図である。半導体ウェハに複数の集積回路
チップ領域がスクライブライン領域を隔てて形成される
よう所定のマスクパターンを露光するためのレチクルＲ
Ｔにおいて次のような領域を設定する。
１の実施形態を実現するために適用されるレチクルの要
部を示す平面図である。半導体ウェハに複数の集積回路
チップ領域がスクライブライン領域を隔てて形成される
よう所定のマスクパターンを露光するためのレチクルＲ
Ｔにおいて次のような領域を設定する。
【００３０】露光すべきパターン４辺を構成する上記ス
クライブライン領域Ｓｌａが含まれる外周に関し、隣接
されるパターンに対する積極的なオーバーラップ用領域
Ｏｌａが設けられている。オーバーラップ用領域Ｏｌａ
は、パターンを全く有さない領域である。
クライブライン領域Ｓｌａが含まれる外周に関し、隣接
されるパターンに対する積極的なオーバーラップ用領域
Ｏｌａが設けられている。オーバーラップ用領域Ｏｌａ
は、パターンを全く有さない領域である。
【００３１】さらに、上記パターン４辺を構成するスク
ライブライン領域Ｓｌａが含まれる外周のうち、所定の
隣接する２辺のみに対してオーバーラップ用領域Ｏｌａ
の内側に少なくともアライメントマークのパターンを形
成する有用領域Ｓｌａ−Ｖが設けられている。
ライブライン領域Ｓｌａが含まれる外周のうち、所定の
隣接する２辺のみに対してオーバーラップ用領域Ｏｌａ
の内側に少なくともアライメントマークのパターンを形
成する有用領域Ｓｌａ−Ｖが設けられている。
【００３２】このようなオーバーラップ領域Ｏｌａの幅
ｄ０は、スクライブライン領域Ｓｌａの幅ｄ１の半分以
下に寸法がとられている。有用領域Ｓｌａ−Ｖの幅ｄ２
とオーバーラップ領域Ｏｌａの幅ｄ０の合計はスクライ
ブライン領域Ｓｌａの幅ｄ１に他ならない。
ｄ０は、スクライブライン領域Ｓｌａの幅ｄ１の半分以
下に寸法がとられている。有用領域Ｓｌａ−Ｖの幅ｄ２
とオーバーラップ領域Ｏｌａの幅ｄ０の合計はスクライ
ブライン領域Ｓｌａの幅ｄ１に他ならない。
【００３３】このようなオーバーラップ領域Ｏｌａの幅
ｄ０は、ウェハ上に露光時点したときに、スクライブラ
イン領域Ｓｌａの幅ｄ１の半分以下で４ミクロンより大
きくなるように設定されている。
ｄ０は、ウェハ上に露光時点したときに、スクライブラ
イン領域Ｓｌａの幅ｄ１の半分以下で４ミクロンより大
きくなるように設定されている。
【００３４】なお、このレチクルパターンに関し、４辺
を構成する外周のオーバーラップ用領域Ｏｌａ及び有用
領域Ｓｌａ−Ｖを含むスクライブライン領域Ｓｌａ以外
にスクライブライン領域を設ける必要があるなら、前記
第１の実施形態と同様に、幅ｄ１で設ける必要があり、
その箇所での有用領域Ｓｌａ−Ｖはオーバーラップ用領
域Ｏｌａない分、広く取れる。
を構成する外周のオーバーラップ用領域Ｏｌａ及び有用
領域Ｓｌａ−Ｖを含むスクライブライン領域Ｓｌａ以外
にスクライブライン領域を設ける必要があるなら、前記
第１の実施形態と同様に、幅ｄ１で設ける必要があり、
その箇所での有用領域Ｓｌａ−Ｖはオーバーラップ用領
域Ｏｌａない分、広く取れる。
【００３５】上記実施形態によれば、少なくとも、レチ
クルパターン４辺外周に関し、積極的なオーバーラップ
用領域Ｏｌａと、所定の隣接する２辺のみに対してオー
バーラップ用領域Ｏｌａの内側に有用領域Ｓｌａ−Ｖを
設ける。これにより、外周に遮光パターン等設けること
なく、スクライブライン領域Ｓｌａに無駄なくアライメ
ントマーク及びその他の構成等が設けられる。
クルパターン４辺外周に関し、積極的なオーバーラップ
用領域Ｏｌａと、所定の隣接する２辺のみに対してオー
バーラップ用領域Ｏｌａの内側に有用領域Ｓｌａ−Ｖを
設ける。これにより、外周に遮光パターン等設けること
なく、スクライブライン領域Ｓｌａに無駄なくアライメ
ントマーク及びその他の構成等が設けられる。
【００３６】上記各実施形態によれば、スクライブライ
ン領域を有効に利用でき、高信頼性の製品を均一に量産
できる。本発明の適用は、ステップ・アンド・リピート
露光のステッパー型露光装置に限らず、スキャン型露光
装置にも適用できる。
ン領域を有効に利用でき、高信頼性の製品を均一に量産
できる。本発明の適用は、ステップ・アンド・リピート
露光のステッパー型露光装置に限らず、スキャン型露光
装置にも適用できる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
露光パターン４辺外周の積極的なオーバーラップ用領域
と、所定の隣接する２辺のみに対して上記オーバーラッ
プ用領域の内側に設ける有用領域を設ける。これによ
り、遮光パターンの領域も不要でスクライブライン領域
に無駄なくアライメントマーク及びその他の構成等が設
けられる。この結果、高信頼性の製品を均一に量産でき
る、歩留まりの向上に寄与する半導体装置の製造方法及
びレチクルを提供することができる。
露光パターン４辺外周の積極的なオーバーラップ用領域
と、所定の隣接する２辺のみに対して上記オーバーラッ
プ用領域の内側に設ける有用領域を設ける。これによ
り、遮光パターンの領域も不要でスクライブライン領域
に無駄なくアライメントマーク及びその他の構成等が設
けられる。この結果、高信頼性の製品を均一に量産でき
る、歩留まりの向上に寄与する半導体装置の製造方法及
びレチクルを提供することができる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を示す平面図であり、半導体ウェハへの露光パタ
ーンを示している。
造方法を示す平面図であり、半導体ウェハへの露光パタ
ーンを示している。
【図２】本発明に係るダイシングを説明するための図１
と同様箇所の平面図である。
と同様箇所の平面図である。
【図３】図２中に示される一部の集積回路チップの切り
出し断面を示す断面図である。
出し断面を示す断面図である。
【図４】本発明の第２の実施形態に係り、第１の実施形
態を実現するために適用されるレチクルの要部を示す平
面図である。
態を実現するために適用されるレチクルの要部を示す平
面図である。
【図５】図３と同様の箇所において好ましくない状況が
起きた場合の構成を示す断面図である。
起きた場合の構成を示す断面図である。
ＰＴＮ…露光パターン、ＣＡ…集積回路チップ領域、Ｓ
ＬＡ，Ｓｌａ…スクライブライン領域、ＯＬＡ，Ｏｌａ
…オーバーラップ用領域、ＳＬＡ−Ｖ，Ｓｌａ−Ｖ…有
用領域、ＭＴＬ…金属膜、ＤＩＣ…ダイシング領域。
ＬＡ，Ｓｌａ…スクライブライン領域、ＯＬＡ，Ｏｌａ
…オーバーラップ用領域、ＳＬＡ−Ｖ，Ｓｌａ−Ｖ…有
用領域、ＭＴＬ…金属膜、ＤＩＣ…ダイシング領域。
Claims (2)
- 【請求項１】 半導体ウェハに複数の集積回路チップ領
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを露光するプロセスを含む半導体装置
の製造方法において、 露光されるパターン４辺を構成する前記スクライブライ
ン領域が含まれる外周に関し、隣接する前記パターンに
対して積極的なオーバーラップ用領域が設けられると共
にそのうちの所定の隣接する２辺のみに対して前記オー
バーラップ用領域の内側に少なくともアライメントマー
クを形成する有用領域が設けられ、 前記アライメントマークに従って被投影領域をずらしな
がら前記パターンを繰り返し露光する工程と、 前記オーバーラップ用領域に関し、前記有用領域が設け
られる２辺側では少なくとも前記集積回路チップに近い
前記有用領域との境界線を削除するように、かつ、有用
領域のない２辺側では少なくとも前記集積回路チップか
ら遠い前記パターンの外縁を削除するようにダイシング
する工程と、を具備したことを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体ウェハに複数の集積回路チップ領
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを露光するためのレチクルにおいて、 露光すべきパターン４辺を構成する前記スクライブライ
ン領域が含まれる外周に関し、隣接される前記パターン
に対する積極的なオーバーラップ用領域と、 前記パターン４辺を構成する前記スクライブライン領域
が含まれる外周のうち、所定の隣接する２辺のみに対し
て前記オーバーラップ用領域の内側に設けられた少なく
ともアライメントマークを含む有用領域と、を具備し、 前記オーバーラップ領域の幅は、露光時点で前記スクラ
イブライン領域の幅の半分以下で４ミクロンより大きく
なるように設定したことを特徴とするレチクル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20789799A JP2001035776A (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の製造方法及びレチクル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20789799A JP2001035776A (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の製造方法及びレチクル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035776A true JP2001035776A (ja) | 2001-02-09 |
Family
ID=16547395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20789799A Withdrawn JP2001035776A (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の製造方法及びレチクル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001035776A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100385628C (zh) * | 2004-06-22 | 2008-04-30 | 恩益禧电子股份有限公司 | 半导体晶片和半导体器件的制造工艺 |
| CN102087470A (zh) * | 2011-01-04 | 2011-06-08 | 黑龙江八达通用微电子有限公司 | 一种光刻版及其实现方法 |
| CN102566339A (zh) * | 2011-11-02 | 2012-07-11 | 上海宏力半导体制造有限公司 | 全局对准标记以及全局对准方法 |
| CN117406545A (zh) * | 2023-12-14 | 2024-01-16 | 合肥晶合集成电路股份有限公司 | 一种半导体掩膜版及其制作方法 |
-
1999
- 1999-07-22 JP JP20789799A patent/JP2001035776A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100385628C (zh) * | 2004-06-22 | 2008-04-30 | 恩益禧电子股份有限公司 | 半导体晶片和半导体器件的制造工艺 |
| CN102087470A (zh) * | 2011-01-04 | 2011-06-08 | 黑龙江八达通用微电子有限公司 | 一种光刻版及其实现方法 |
| CN102566339A (zh) * | 2011-11-02 | 2012-07-11 | 上海宏力半导体制造有限公司 | 全局对准标记以及全局对准方法 |
| CN117406545A (zh) * | 2023-12-14 | 2024-01-16 | 合肥晶合集成电路股份有限公司 | 一种半导体掩膜版及其制作方法 |
| CN117406545B (zh) * | 2023-12-14 | 2024-03-01 | 合肥晶合集成电路股份有限公司 | 一种半导体掩膜版及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4299420B2 (ja) | 逐次露光方法 | |
| JP2007214243A (ja) | 半導体装置の製造方法 | |
| JP4837971B2 (ja) | 半導体装置の製造方法 | |
| KR100439388B1 (ko) | 반도체 장치의 제조 방법 및 그것에 이용되는 레티클과웨이퍼 | |
| JPS5968928A (ja) | 半導体装置の製造方法 | |
| US4967229A (en) | Process for forming dicing lines on wafer | |
| JP2001035776A (ja) | 半導体装置の製造方法及びレチクル | |
| US7601485B2 (en) | Exposure method | |
| JP3313628B2 (ja) | 半導体装置の製造方法 | |
| US20210398910A1 (en) | Integrated circuit with scribe lane patterns for defect reduction | |
| KR20010103609A (ko) | 반도체 집적 회로 제조용 레티클 | |
| JP2862798B2 (ja) | 半導体装置製造用フォトマスク | |
| JP2005084379A (ja) | フォトマスクおよび半導体装置の製造方法 | |
| JP3955457B2 (ja) | フォトマスク及びウェハ基板の露光方法 | |
| JP2002023344A (ja) | スクライブラインの配置方法、レチクル及び露光方法 | |
| US20080044774A1 (en) | Method for exposing twice by two masks in semiconductor process | |
| JP2004172196A (ja) | 半導体装置の製造方法 | |
| JP2004252064A (ja) | レチクル及び半導体ウェハ露光方法 | |
| JP2545431B2 (ja) | リソグラフィ―用レチクルおよびレチクルパタ―ン転写方法 | |
| JPH0414812A (ja) | パターン形成方法 | |
| JPH0766113A (ja) | レチクル及び位置合わせ用バーニアの形成方法 | |
| JPH10229036A (ja) | 半導体装置の製造方法 | |
| JP4648745B2 (ja) | 金属膜パターニング用レチクルおよびそれを用いた露光法と半導体ウエハ | |
| JPS59144125A (ja) | レチクル | |
| JPH11260710A (ja) | Ｘ線露光装置およびデバイス製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070213 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070316 |