JP2001035776A - Method for manufacturing semiconductor device, and reticle - Google Patents
Method for manufacturing semiconductor device, and reticleInfo
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置製造に
係り、特に半導体ウェハにスクライブライン領域を隔て
て集積回路チップ領域がそのパターンを複数露光する半
導体装置の製造方法及びレチクルに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method and a reticle for manufacturing a semiconductor device in which an integrated circuit chip area exposes a plurality of patterns on a semiconductor wafer with a scribe line area therebetween.
【０００２】[0002]
【従来の技術】半導体装置の多機能化に伴い、集積回路
は大規模集積化、デザインルールの縮小化が常に要求さ
れる。そして、半導体ウェハ一枚から製品としてなるべ
く多数の集積回路チップ領域を確保する必要がある。か
つ、各々性能を均一化した良品を高歩留まりで量産化し
なければならない。2. Description of the Related Art As semiconductor devices become more multifunctional, large-scale integration of integrated circuits and reduction of design rules are always required. Then, it is necessary to secure as many integrated circuit chip areas as possible from a single semiconductor wafer as a product. In addition, it is necessary to mass-produce non-defective products having uniform performances with a high yield.
【０００３】半導体集積回路の製造に必要なレチクルの
パターンは、半導体ウェハに例えば縮小投影露光され
る。すなわち、所定のレチクルがセットされた縮小投影
露光装置（図示せず）は、ウェハ上の被投影領域を次々
とずらしながら繰り返しパターンを投影露光する。これ
により、半導体ウェハ内に所定個数分の集積回路チップ
領域を取得する。その際、縮小投影露光装置は、被投影
領域に関し、それぞれ原則的には隣り合う領域との二重
露光部分が発生しないように制御される。A reticle pattern required for manufacturing a semiconductor integrated circuit is, for example, reduced-projection-exposed on a semiconductor wafer. That is, a reduction projection exposure apparatus (not shown) in which a predetermined reticle is set repeatedly projects and exposes a pattern while shifting the projection area on the wafer one after another. As a result, a predetermined number of integrated circuit chip areas are obtained in the semiconductor wafer. At this time, the reduction projection exposure apparatus is controlled such that a double exposure portion does not occur in each of the projected regions in principle with an adjacent region.
【０００４】集積回路チップ領域どうしはスクライブラ
イン領域を隔てて離間している。一般に、スクライブラ
イン領域内には、露光すべき複数種類のパターンを合わ
せ込むアライメントマークやＴＥＧ（Test Elementary
Group）と呼ばれる製造上の製品検査または評価に関る
専用の構成が設けられる。[0004] The integrated circuit chip areas are separated by a scribe line area. Generally, alignment marks or TEGs (Test Elementary) for aligning a plurality of types of patterns to be exposed are provided in the scribe line area.
A dedicated configuration for manufacturing product inspection or evaluation called a Group) is provided.
【０００５】このようなスクライブライン領域は、投影
露光１ショット分のパターン４辺を構成する外周にも当
然設けられる。しかし、隣り合うパターンについて外周
のスクライブライン領域は重複する。Such a scribe line area is naturally provided also on the outer periphery constituting four sides of the pattern for one shot of projection exposure. However, the scribe line areas on the outer periphery of adjacent patterns overlap.
【０００６】よって、このスクライブライン領域にＴＥ
Ｇ等のモニタパターンを設けて有効利用するには、隣り
合うショットについてモニタパターンが重複露光されな
いようにする工夫が必要である。そこで、隣り合うショ
ットのパターン外周のモニタパターンについて、重なる
どちらかのモニタパターンの露光が禁止されるよう遮光
パターンを設ける必要があった。この技術は、特開昭６
２−２４４１３０に記載されている。[0006] Therefore, TE in the scribe line area
In order to provide a monitor pattern such as G and use the monitor pattern effectively, it is necessary to devise a method to prevent the monitor pattern from being repeatedly exposed to adjacent shots. Therefore, it is necessary to provide a light-shielding pattern so that the exposure of one of the overlapping monitor patterns is prohibited for the monitor pattern on the outer periphery of the pattern of the adjacent shot. This technology is disclosed in
2-244130.
【０００７】[0007]
【発明が解決しようとする課題】このように従来では、
スクライブライン領域、特に露光パターン４辺を構成す
る外周のスクライブライン領域の有効利用が図られてい
る。しかしながら、上述のように、遮光パターン等を設
ける技術が必要である。しかも、遮光パターンを設ける
領域分には、ＴＥＧは構成できても、パターンを合わせ
こむアライメントマークは実質的に有効に働かないので
構成できない。As described above, conventionally,
The scribe line area, particularly, the scribe line area on the outer periphery constituting the four sides of the exposure pattern is effectively used. However, as described above, a technique for providing a light shielding pattern or the like is required. In addition, even though the TEG can be formed in the area where the light-shielding pattern is provided, the alignment mark for matching the pattern does not work effectively, so that it cannot be formed.
【０００８】本発明は、上記事情を考慮してなされたも
ので、その課題は、遮光パターンを設けることなく、ス
クライブライン領域の有効利用を実現する半導体装置の
製造方法及びレチクルを提供することにある。The present invention has been made in view of the above circumstances, and has as its object to provide a method of manufacturing a semiconductor device and a reticle that realize effective use of a scribe line area without providing a light-shielding pattern. is there.
【０００９】[0009]
【課題を解決するための手段】本発明は、半導体ウェハ
に複数の集積回路チップ領域がスクライブライン領域を
隔てて形成されるよう所定のマスクパターンを露光する
プロセスを含む半導体装置の製造方法において、露光さ
れるパターン４辺を構成する前記スクライブライン領域
が含まれる外周に関し、隣接する前記パターンに対して
積極的なオーバーラップ用領域が設けられると共にその
うちの所定の隣接する２辺のみに対して前記オーバーラ
ップ用領域の内側に少なくともアライメントマークを形
成する有用領域が設けられ、前記アライメントマークに
従って被投影領域をずらしながら前記パターンを繰り返
し露光する工程と、前記オーバーラップ用領域に関し、
前記有用領域が設けられる２辺側では少なくとも前記集
積回路チップに近い前記有用領域との境界線を削除する
ように、かつ、有用領域のない２辺側では少なくとも前
記集積回路チップから遠い前記パターンの外縁を削除す
るようにダイシングする工程とを具備したことを特徴と
する。SUMMARY OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device including a process of exposing a predetermined mask pattern to a semiconductor wafer so that a plurality of integrated circuit chip regions are formed with a scribe line region therebetween. With respect to the outer circumference including the scribe line area constituting the four sides of the pattern to be exposed, a positive overlapping area is provided for the adjacent pattern, and the predetermined two adjacent sides are provided only for the predetermined adjacent two sides. A useful area for forming at least an alignment mark is provided inside the overlap area, and the step of repeatedly exposing the pattern while shifting the projection target area according to the alignment mark, with respect to the overlap area,
At least two borders on the two sides where the useful area is provided and the useful area near the integrated circuit chip are removed, and at least two sides of the pattern without the useful area are farther from the integrated circuit chip. Dicing so as to remove the outer edge.
【００１０】また、本発明は、半導体ウェハに複数の集
積回路チップ領域がスクライブライン領域を隔てて形成
されるよう所定のマスクパターンを露光するためのレチ
クルにおいて、露光すべきパターン４辺を構成する前記
スクライブライン領域が含まれる外周に関し、隣接され
る前記パターンに対する積極的なオーバーラップ用領域
と、前記パターン４辺を構成する前記スクライブライン
領域が含まれる外周のうち、所定の隣接する２辺のみに
対して前記オーバーラップ用領域の内側に設けられた少
なくともアライメントマークを含む有用領域とを具備
し、前記オーバーラップ領域の幅は、露光時点で前記ス
クライブライン領域の幅の半分以下で４ミクロンより大
きくなるように設定したことを特徴とする。Further, according to the present invention, in a reticle for exposing a predetermined mask pattern so that a plurality of integrated circuit chip areas are formed on a semiconductor wafer with a scribe line area therebetween, four sides of the pattern to be exposed are formed. With respect to the outer circumference including the scribe line area, only predetermined two adjacent sides of the outer circumference including the scribe line area constituting the four sides of the pattern and the positive overlap area for the adjacent pattern. And a useful area including at least an alignment mark provided inside the overlap area. The width of the overlap area is less than half the width of the scribe line area at the time of exposure and is less than 4 microns. It is characterized in that it is set to be large.
【００１１】本発明の方法及びレチクルによれば、パタ
ーン４辺外周の積極的なオーバーラップ用領域と、所定
の隣接する２辺のみに対して上記オーバーラップ用領域
の内側に設ける有用領域とで、スクライブライン領域に
無駄なくアライメントマーク及びその他の構成等が設け
られる。According to the method and the reticle of the present invention, a positive overlap area around the four sides of the pattern and a useful area provided inside the overlap area only on two predetermined adjacent sides. In the scribe line area, alignment marks and other components are provided without waste.
【００１２】[0012]
【発明の実施の形態】図１は、本発明の第１の実施形態
に係る半導体装置の製造方法を示す平面図であり、半導
体ウェハへの露光パターンを示している。半導体集積回
路の製造に必要なレチクルのパターンは、半導体ウェハ
ＷＦＲに例えば縮小投影露光される。FIG. 1 is a plan view showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention, and shows an exposure pattern on a semiconductor wafer. A reticle pattern required for manufacturing a semiconductor integrated circuit is, for example, reduced-projection-exposed on a semiconductor wafer WFR.
【００１３】すなわち、所定のレチクルがセットされた
縮小投影露光装置（図示せず）は、ウェハＷＦＲ上の被
投影領域を次々とずらしながら繰り返しパターンＰＴＮ
を投影露光する。これにより、半導体ウェハ内に所定個
数分の集積回路チップ領域ＣＡを取得する。その際、被
投影領域に関し、それぞれ隣接する上記露光パターンＰ
ＴＮに対して積極的なオーバーラップ用領域ＯＬＡが設
けられる。That is, a reduction projection exposure apparatus (not shown) in which a predetermined reticle is set repeats the pattern PTN while shifting the projection area on the wafer WFR one after another.
Is exposed. Thus, a predetermined number of integrated circuit chip areas CA are obtained in the semiconductor wafer. At this time, the exposure pattern P adjacent to the projection area
An overlapping area OLA is provided for the TN.
【００１４】上記オーバーラップ用領域ＯＬＡは、上記
露光パターンＰＴＮの４辺最外周に略等しく幅ｗ０で設
けられる。集積回路チップ領域ＣＡどうしは、スクライ
ブライン領域ＳＬＡを隔てて離間する。スクライブライ
ン領域ＳＬＡは幅ｗ１を有する。オーバーラップ用領域
ＯＬＡは、スクライブライン領域ＳＬＡの一部の領域と
して設けられることになる。The overlap area OLA is provided with a width w0 substantially equal to the outermost periphery of four sides of the exposure pattern PTN. The integrated circuit chip areas CA are separated by a scribe line area SLA. The scribe line area SLA has a width w1. The overlap area OLA is provided as a part of the scribe line area SLA.
【００１５】さらに、上記パターンＰＴＮの４辺を構成
するオーバーラップ用領域ＯＬＡを含むスクライブライ
ン領域ＳＬＡの外周に関し、そのうち所定の隣接する２
辺のみに対して上記オーバーラップ用領域ＯＬＡの内側
に有用領域ＳＬＡ−Ｖが設けられる。有用領域ＳＬＡ−
Ｖは幅ｗ２を有し、少なくともアライメントマークが形
成される。もちろん領域内にさらにＴＥＧ（Test Eleme
ntary Group）を構成してもよい。Further, regarding the outer periphery of the scribe line area SLA including the overlap area OLA constituting the four sides of the pattern PTN, two predetermined adjacent two
A useful area SLA-V is provided inside the overlap area OLA only for the side. Useful area SLA-
V has a width w2 and at least an alignment mark is formed. Of course, TEG (Test Eleme)
ntary Group).
【００１６】上述のように、有用領域ＳＬＡ−Ｖもスク
ライブライン領域ＳＬＡの一部として設けられることに
なる。よって、有用領域ＳＬＡ−Ｖとオーバーラップ用
領域ＯＬＡが設けられる露光パターンＰＴＮの２辺側
は、スクライブライン領域ＳＬＡの幅ｗ１＝ｗ０＋ｗ２
となる。オーバーラップ用領域ＯＬＡの幅ｗ０は、スク
ライブライン領域ＳＬＡの幅ｗ１の半分以下とする。有
用領域ＳＬＡ−Ｖの占有面積を大きく確保するためであ
る。As described above, the useful area SLA-V is also provided as a part of the scribe line area SLA. Therefore, the two sides of the exposure pattern PTN in which the useful area SLA-V and the overlap area OLA are provided have the width w1 = w0 + w2 of the scribe line area SLA.
Becomes The width w0 of the overlap area OLA is set to be equal to or less than half the width w1 of the scribe line area SLA. This is to ensure a large occupation area of the useful region SLA-V.
【００１７】４辺を構成する外周のオーバーラップ用領
域ＯＬＡ及び有用領域ＳＬＡ−Ｖを含むスクライブライ
ン領域ＳＬＡ以外の内部のスクライブライン領域ＳＬＡ
も当然、幅ｗ１で設ける必要がある。ただし、その箇所
での有用領域ＳＬＡ−Ｖはオーバーラップ用領域ＯＬＡ
がない分、広く取れる。An internal scribe line area SLA other than the scribe line area SLA including the outer overlap area OLA and the useful area SLA-V forming the four sides.
Of course, it is necessary to provide the width w1. However, the useful area SLA-V at that point is the overlap area OLA.
Because there is no, you can take widely.
【００１８】露光パターンＰＴＮがオーバーラップする
ことのない半導体ウェハＷＦＲの外周側に形成されるパ
ターンＰＴＮの２辺は、オーバーラップ用領域ＯＬＡ
（幅ｗ０）のみが設けられている。このオーバーラップ
用領域ＯＬＡも、上述したようにスクライブライン領域
ＯＬＡの一部である。The two sides of the pattern PTN formed on the outer peripheral side of the semiconductor wafer WFR where the exposure pattern PTN does not overlap are formed in the overlapping area OLA.
Only (width w0) is provided. The overlap area OLA is also a part of the scribe line area OLA as described above.
【００１９】このような露光パターンでは、隣り合うパ
ターンＰＴＮの存在数によって、オーバーラップ用領域
ＯＬＡには二重から四重の露光領域が存在することにな
る。よって、オーバーラップ用領域ＯＬＡには何も有用
なパターンを設けない。オーバーラップ用領域ＯＬＡ
は、最終段階に至っても、保護膜等が形成されているの
みである。In such an exposure pattern, a double to quadruple exposure area exists in the overlap area OLA depending on the number of adjacent patterns PTN. Therefore, no useful pattern is provided in the overlap area OLA. Overlap area OLA
Is that only a protective film or the like is formed even in the final stage.
【００２０】上記オーバーラップ用領域ＯＬＡを常に設
ける要領で、少なくとも有用領域ＳＬＡ−Ｖに設けられ
たアライメントマークに従って複数種類の露光パターン
を用いて所定層形成のプロセス（図示せず）を経て集積
回路チップ領域ＣＡが完成すると、個々に切り出すダイ
シング工程に入る。An integrated circuit is formed through a process (not shown) of forming a predetermined layer using a plurality of types of exposure patterns in accordance with alignment marks provided in at least the useful region SLA-V in a manner that the overlap region OLA is always provided. When the chip area CA is completed, a dicing process for individually cutting out is started.
【００２１】図２は、本発明に係るダイシングを説明す
るための図１と同様箇所の平面図である。集積回路チッ
プ領域ＣＡのウェハ面上での製造プロセスが完了され、
ダイシングにより個々に切り出される。図１と同様の箇
所には同一の符号を付してある。FIG. 2 is a plan view of a portion similar to FIG. 1 for explaining dicing according to the present invention. The manufacturing process on the wafer surface of the integrated circuit chip area CA is completed,
It is cut out individually by dicing. The same parts as those in FIG. 1 are denoted by the same reference numerals.
【００２２】半導体ウェハＷＦＲの最外周側に形成され
る集積回路チップ領域ＣＡの外側周辺には、工程中、金
属配線パターン（例えばＡｌ配線パターン）を形成した
ときの金属膜ＭＴＬが一面に広がって残留している（Ａ
ｌベタ膜）。During the process, a metal film MTL formed with a metal wiring pattern (for example, an Al wiring pattern) spreads over the outer periphery of the integrated circuit chip area CA formed on the outermost peripheral side of the semiconductor wafer WFR. Remains (A
1 solid film).
【００２３】ダイシングは、少なくとも実質的にスクラ
イブライン（ＳＬＡ）に沿って行われ、スクライブライ
ン領域ＳＬＡは実質的に除去される。ダイシング領域を
破線ＤＩＣで示している。本発明では、上記オーバーラ
ップ用領域ＯＬＡに関し、有用領域ＳＬＡ−Ｖが設けら
れる２辺側では少なくとも集積回路チップ（ＣＡ）に近
い前記有用領域との境界線を削除するように行い、か
つ、有用領域ＳＬＡ−Ｖのない２辺側では少なくとも集
積回路チップ（ＣＡ）から遠い前記パターンの外縁を削
除するように行う。The dicing is performed at least substantially along the scribe line (SLA), and the scribe line area SLA is substantially removed. The dicing area is indicated by a broken line DIC. In the present invention, regarding the above-mentioned overlap region OLA, the boundary between the overlap region OLA and the useful region close to the integrated circuit chip (CA) is deleted at least on two sides where the useful region SLA-V is provided, and On the two sides without the region SLA-V, at least the outer edge of the pattern far from the integrated circuit chip (CA) is deleted.
【００２４】上記実施形態の方法によれば、スクライブ
ライン領域ＳＬＡ、そして有用領域ＳＬＡ−Ｖが許容す
る範囲内で、オーバーラップ用領域ＯＬＡを積極的に取
ることにより、スクライブライン領域ＳＬＡが有効に利
用でき、かつ、ダイシングの誤差にもある程度対処でき
る。According to the method of the above embodiment, the scribe line area SLA is effectively made by actively taking the overlap area OLA within the range permitted by the scribe line area SLA and the useful area SLA-V. It can be used and can cope with dicing errors to some extent.
【００２５】図３は、上記図２中に示される一部の集積
回路チップの切り出し断面を示す断面図である。本発明
の特筆すべき利点の一つを以下に説明する。半導体ウェ
ハＷＦＲの最外周側に形成される集積回路チップのダイ
シングに関する。オーバーラップ用領域ＯＬＡ（幅ｗ
０）のみの外枠を一部有する集積回路チップＣ１のダイ
シング断面部分は、積極的なオーバーラップ用領域ＯＬ
Ａ（幅ｗ０）によってダイシング余裕が与えられる。FIG. 3 is a sectional view showing a cut-out section of a part of the integrated circuit chip shown in FIG. One of the notable advantages of the present invention is described below. The present invention relates to dicing of an integrated circuit chip formed on the outermost peripheral side of a semiconductor wafer WFR. Overlap area OLA (width w
0), the dicing cross section of the integrated circuit chip C1 having a part of the outer frame is a positive overlap region OL.
A (width w0) gives a dicing margin.
【００２６】半導体ウェハＷＦＲの最外周側に形成され
る集積回路チップの外側周辺には金属配線パターンを形
成したときの金属膜が一面に広がって残留している（図
２のＭＴＬ参照）。スクライブライン領域ＳＬＡの幅ｗ
１の半分以下という制限はあるが、積極的なオーバーラ
ップ用領域ＯＬＡの幅ｗ０により、ＭＴＬが切り出し後
に残留するのを防ぐのである。At the outer periphery of the integrated circuit chip formed on the outermost peripheral side of the semiconductor wafer WFR, the metal film when the metal wiring pattern is formed remains on the entire surface (see MTL in FIG. 2). Width w of scribe line area SLA
Although there is a limit of less than half of 1, the aggressive width w0 of the overlapping area OLA prevents the MTL from remaining after cutting.
【００２７】積極的なオーバーラップ用領域ＯＬＡの幅
ｗ０は、２０〜４０μｍが適当である。これより小さく
ても良いが、積極的に余裕を取る意味を考えると、４μ
ｍよりは大きくすることが望ましい。The width w0 of the active overlapping area OLA is suitably 20 to 40 μm. Although it may be smaller than this, considering the meaning of taking extra margin, 4μ
It is desirable to be larger than m.
【００２８】オーバーラップ用領域ＯＬＡを積極的にと
ることをしないと、図３と同様箇所で、図５に示すよう
な問題が起こる恐れがある。すなわち、ダイシング・ブ
レードがずれたとき、余裕がないので、金属膜ＭＴＬが
残留して、ダイシングの影響で反り返る。この反り返っ
た金属膜ＭＴＬは、例えばＴＡＢ（Tape Automated Bon
ding）製品を構成したときに、ＴＡＢテープのフィンガ
ーに接触して、リード線の損傷、または短絡による不良
を出してしまう。If the overlapping area OLA is not positively taken, the problem shown in FIG. 5 may occur in the same place as in FIG. That is, when the dicing blade is displaced, there is no allowance, so that the metal film MTL remains and warps under the influence of dicing. The warped metal film MTL is formed, for example, by TAB (Tape Automated Bonn).
ding) When a product is constructed, it comes into contact with the fingers of the TAB tape, causing damage to the lead wires or failure due to short circuit.
【００２９】図４は本発明の第２の実施形態に係り、第
１の実施形態を実現するために適用されるレチクルの要
部を示す平面図である。半導体ウェハに複数の集積回路
チップ領域がスクライブライン領域を隔てて形成される
よう所定のマスクパターンを露光するためのレチクルＲ
Ｔにおいて次のような領域を設定する。FIG. 4 is a plan view showing a main part of a reticle according to a second embodiment of the present invention, which is applied to realize the first embodiment. A reticle R for exposing a predetermined mask pattern so that a plurality of integrated circuit chip regions are formed on a semiconductor wafer with a scribe line region therebetween.
At T, the following areas are set.
【００３０】露光すべきパターン４辺を構成する上記ス
クライブライン領域Ｓｌａが含まれる外周に関し、隣接
されるパターンに対する積極的なオーバーラップ用領域
Ｏｌａが設けられている。オーバーラップ用領域Ｏｌａ
は、パターンを全く有さない領域である。On the outer periphery including the scribe line area Sla constituting the four sides of the pattern to be exposed, a positive overlap area Ola for the adjacent pattern is provided. Overlap area Ola
Is an area having no pattern at all.
【００３１】さらに、上記パターン４辺を構成するスク
ライブライン領域Ｓｌａが含まれる外周のうち、所定の
隣接する２辺のみに対してオーバーラップ用領域Ｏｌａ
の内側に少なくともアライメントマークのパターンを形
成する有用領域Ｓｌａ−Ｖが設けられている。Further, of the outer circumference including the scribe line area Sla constituting the four sides of the pattern, only the predetermined adjacent two sides are overlapped with the overlap area Ola.
Is provided with at least a useful region Sla-V for forming a pattern of an alignment mark.
【００３２】このようなオーバーラップ領域Ｏｌａの幅
ｄ０は、スクライブライン領域Ｓｌａの幅ｄ１の半分以
下に寸法がとられている。有用領域Ｓｌａ−Ｖの幅ｄ２
とオーバーラップ領域Ｏｌａの幅ｄ０の合計はスクライ
ブライン領域Ｓｌａの幅ｄ１に他ならない。The width d0 of such an overlap region Ola is less than half the width d1 of the scribe line region Sla. Width d2 of useful area Sla-V
And the width d0 of the overlap area Ola is nothing but the width d1 of the scribe line area Sla.
【００３３】このようなオーバーラップ領域Ｏｌａの幅
ｄ０は、ウェハ上に露光時点したときに、スクライブラ
イン領域Ｓｌａの幅ｄ１の半分以下で４ミクロンより大
きくなるように設定されている。The width d0 of the overlap region Ola is set to be less than half of the width d1 of the scribe line region Sla and larger than 4 microns when the wafer is exposed.
【００３４】なお、このレチクルパターンに関し、４辺
を構成する外周のオーバーラップ用領域Ｏｌａ及び有用
領域Ｓｌａ−Ｖを含むスクライブライン領域Ｓｌａ以外
にスクライブライン領域を設ける必要があるなら、前記
第１の実施形態と同様に、幅ｄ１で設ける必要があり、
その箇所での有用領域Ｓｌａ−Ｖはオーバーラップ用領
域Ｏｌａない分、広く取れる。In this reticle pattern, if it is necessary to provide a scribe line area other than the scribe line area Sla including the overlap area Ola and the useful area Sla-V on the outer periphery constituting the four sides, the first scribe line area is required. As in the embodiment, it is necessary to provide a width d1.
The useful area Sla-V at that location can be made wider because the overlap area Ola is not present.
【００３５】上記実施形態によれば、少なくとも、レチ
クルパターン４辺外周に関し、積極的なオーバーラップ
用領域Ｏｌａと、所定の隣接する２辺のみに対してオー
バーラップ用領域Ｏｌａの内側に有用領域Ｓｌａ−Ｖを
設ける。これにより、外周に遮光パターン等設けること
なく、スクライブライン領域Ｓｌａに無駄なくアライメ
ントマーク及びその他の構成等が設けられる。According to the above-described embodiment, at least with respect to the outer periphery of the four sides of the reticle pattern, a positive overlapping area Ola and a useful area Sla inside the overlapping area Ola with respect to only two predetermined adjacent sides. −V is provided. Thus, the alignment marks and other components are provided in the scribe line area Sla without waste, without providing a light-shielding pattern or the like on the outer periphery.
【００３６】上記各実施形態によれば、スクライブライ
ン領域を有効に利用でき、高信頼性の製品を均一に量産
できる。本発明の適用は、ステップ・アンド・リピート
露光のステッパー型露光装置に限らず、スキャン型露光
装置にも適用できる。According to each of the above embodiments, the scribe line area can be effectively used, and highly reliable products can be uniformly mass-produced. The application of the present invention can be applied not only to the stepper type exposure apparatus of the step-and-repeat exposure, but also to the scan type exposure apparatus.
【００３７】[0037]
【発明の効果】以上説明したように、本発明によれば、
露光パターン４辺外周の積極的なオーバーラップ用領域
と、所定の隣接する２辺のみに対して上記オーバーラッ
プ用領域の内側に設ける有用領域を設ける。これによ
り、遮光パターンの領域も不要でスクライブライン領域
に無駄なくアライメントマーク及びその他の構成等が設
けられる。この結果、高信頼性の製品を均一に量産でき
る、歩留まりの向上に寄与する半導体装置の製造方法及
びレチクルを提供することができる。As described above, according to the present invention,
A positive overlap area around the four sides of the exposure pattern and a useful area provided inside the overlap area only for two predetermined adjacent sides are provided. This eliminates the necessity of a light-shielding pattern area and provides alignment marks and other components in the scribe line area without waste. As a result, it is possible to provide a method of manufacturing a semiconductor device and a reticle that can uniformly mass-produce highly reliable products and contribute to improvement in yield.
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を示す平面図であり、半導体ウェハへの露光パタ
ーンを示している。FIG. 1 is a plan view showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention, showing an exposure pattern on a semiconductor wafer.
【図２】本発明に係るダイシングを説明するための図１
と同様箇所の平面図である。FIG. 2 is a view for explaining dicing according to the present invention;
FIG.
【図３】図２中に示される一部の集積回路チップの切り
出し断面を示す断面図である。FIG. 3 is a cross-sectional view showing a cut-out cross section of a part of the integrated circuit chip shown in FIG. 2;
【図４】本発明の第２の実施形態に係り、第１の実施形
態を実現するために適用されるレチクルの要部を示す平
面図である。FIG. 4 is a plan view showing a main part of a reticle applied to realize the first embodiment according to the second embodiment of the present invention.
【図５】図３と同様の箇所において好ましくない状況が
起きた場合の構成を示す断面図である。FIG. 5 is a cross-sectional view showing a configuration in a case where an unfavorable situation occurs in the same place as in FIG. 3;
ＰＴＮ…露光パターン、ＣＡ…集積回路チップ領域、Ｓ
ＬＡ，Ｓｌａ…スクライブライン領域、ＯＬＡ，Ｏｌａ
…オーバーラップ用領域、ＳＬＡ−Ｖ，Ｓｌａ−Ｖ…有
用領域、ＭＴＬ…金属膜、ＤＩＣ…ダイシング領域。PTN: exposure pattern, CA: integrated circuit chip area, S
LA, Sla ... scribe line area, OLA, Ola
... Overlap region, SLA-V, Sla-V: useful region, MTL: metal film, DIC: dicing region.
Claims (2)
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを露光するプロセスを含む半導体装置
の製造方法において、 露光されるパターン４辺を構成する前記スクライブライ
ン領域が含まれる外周に関し、隣接する前記パターンに
対して積極的なオーバーラップ用領域が設けられると共
にそのうちの所定の隣接する２辺のみに対して前記オー
バーラップ用領域の内側に少なくともアライメントマー
クを形成する有用領域が設けられ、 前記アライメントマークに従って被投影領域をずらしな
がら前記パターンを繰り返し露光する工程と、 前記オーバーラップ用領域に関し、前記有用領域が設け
られる２辺側では少なくとも前記集積回路チップに近い
前記有用領域との境界線を削除するように、かつ、有用
領域のない２辺側では少なくとも前記集積回路チップか
ら遠い前記パターンの外縁を削除するようにダイシング
する工程と、を具備したことを特徴とする半導体装置の
製造方法。1. A method of manufacturing a semiconductor device, comprising: exposing a predetermined mask pattern to form a plurality of integrated circuit chip regions on a semiconductor wafer with a scribe line region therebetween. With respect to the outer circumference including the scribe line region, an overlap region is provided positively with respect to the adjacent pattern, and at least inside of the overlap region with respect to only two predetermined adjacent sides thereof. Providing a useful area for forming an alignment mark, repeatedly exposing the pattern while shifting the area to be projected in accordance with the alignment mark; and, regarding the overlap area, at least the integration on two sides where the useful area is provided. Boundary line with the useful area near the circuit chip Dicing so as to eliminate the outer edge of the pattern far from the integrated circuit chip on two sides having no useful area. .
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを露光するためのレチクルにおいて、 露光すべきパターン４辺を構成する前記スクライブライ
ン領域が含まれる外周に関し、隣接される前記パターン
に対する積極的なオーバーラップ用領域と、 前記パターン４辺を構成する前記スクライブライン領域
が含まれる外周のうち、所定の隣接する２辺のみに対し
て前記オーバーラップ用領域の内側に設けられた少なく
ともアライメントマークを含む有用領域と、を具備し、 前記オーバーラップ領域の幅は、露光時点で前記スクラ
イブライン領域の幅の半分以下で４ミクロンより大きく
なるように設定したことを特徴とするレチクル。2. A reticle for exposing a predetermined mask pattern such that a plurality of integrated circuit chip areas are formed on a semiconductor wafer with a scribe line area therebetween, wherein said scribe line area constituting four sides of a pattern to be exposed is provided. With respect to the outer circumference where is included, a positive overlapping area for the adjacent pattern and the outer circumference including the scribe line area forming the four sides of the pattern are included in only the predetermined adjacent two sides. A useful area including at least an alignment mark provided inside the overlap area, wherein the width of the overlap area is less than half the width of the scribe line area at the time of exposure and is larger than 4 microns. A reticle characterized by being set to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20789799A JP2001035776A (en) | 1999-07-22 | 1999-07-22 | Method for manufacturing semiconductor device, and reticle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20789799A JP2001035776A (en) | 1999-07-22 | 1999-07-22 | Method for manufacturing semiconductor device, and reticle |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035776A true JP2001035776A (en) | 2001-02-09 |
Family
ID=16547395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20789799A Withdrawn JP2001035776A (en) | 1999-07-22 | 1999-07-22 | Method for manufacturing semiconductor device, and reticle |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001035776A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100385628C (en) * | 2004-06-22 | 2008-04-30 | 恩益禧电子股份有限公司 | Semiconductor wafer and manufacturing process for semiconductor device |
| CN102087470A (en) * | 2011-01-04 | 2011-06-08 | 黑龙江八达通用微电子有限公司 | Photomask and implementation method thereof |
| CN102566339A (en) * | 2011-11-02 | 2012-07-11 | 上海宏力半导体制造有限公司 | Global alignment mark and global alignment method |
| CN117406545A (en) * | 2023-12-14 | 2024-01-16 | 合肥晶合集成电路股份有限公司 | Semiconductor mask and manufacturing method thereof |
-
1999
- 1999-07-22 JP JP20789799A patent/JP2001035776A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102566339A (en) * | 2011-11-02 | 2012-07-11 | 上海宏力半导体制造有限公司 | Global alignment mark and global alignment method |
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| CN117406545B (en) * | 2023-12-14 | 2024-03-01 | 合肥晶合集成电路股份有限公司 | Semiconductor mask and manufacturing method thereof |
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