JP2001013214A - 内部信号観測回路及び内部信号観測方法 - Google Patents

Abstract

(57)【要約】 【課題】 内部信号観測点指定入力端子数を減らして観
測出力を選択する回路を得る。 【解決手段】 信号観測対象の半導体内に搭載されて、
観測対象の選択箇所を指定する外部からのシリアル入力
を記憶するシフトレジスタと、シフトレジスタからの複
数信号に基づき、必要によりデコードして観測対象の信
号群から選択出力するセレクタとを備えた。また更に、
シフトレジスタとして、半導体内に搭載されるＴＡＰコ
ントローラを使用するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＬＳＩ等の複数
要素搭載回路のテスト、検証、デバックに関するもので
ある。

【０００２】

【従来の技術】図１１は、第１の従来例として、特開昭
６４−４１２５７号公報に開示されている内部回路観測
部の構成を示す図である。これは入力端子１５と出力端
子１６を持つ論理回路の内部信号１９を、選択回路２０
を使って選択し、選択信号１８で指定した信号を選択回
路の出力１７から取り出して観測するものである。

【０００３】同様に図１２は、第２の従来例として、特
開平２−３１０４８２号公報に開示されている内部回路
観測部の構成を示す図である。これは観測したいＬＩＳ
等の内部の信号をセレクタ回路２１経由でセレクタ回路
２４へ入力し、これらの信号のうち観測したい信号を、
デコード回路２５へ入力されている選択信号２３によっ
て切替えセレクタ回路２４から出力されるセレクタ回路
出力２２から取り出して観測するものである。

【０００４】従来の内部信号の観測方法は上記のように
構成されているので、観測対象を切替えるために切替え
信号を入力する必要があり、この切替え信号に対しても
ＬＳＩの端子を使ってしまい、限られた端子数内で任意
の要素部分を観測するには制限があるという課題があっ
た。

【０００５】この発明は、かかる課題を解決するために
なされたもので、内部信号の観測のために必要とする信
号の端子を減らして、かつ任意の要素部分を観測する方
法を得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係る内部信号
観測回路は、信号観測対象の半導体内に搭載されて、観
測対象の選択箇所を指定する外部からのシリアル入力を
記憶するシフトレジスタと、このシフトレジスタからの
複数信号に基づき、必要によりデコードして観測対象の
信号群から選択出力するセレクタとを備えた。

【０００７】また更に、シフトレジスタとして、半導体
内に搭載されるＴＡＰコントローラを使用するようにし
た。

【０００８】この発明に係る内部信号観測方法は、観測
対象を指定する外部からのシリアル入力を記憶するシフ
トレジスタと、このシフトレジスタからの複数信号に基
づき上記観測対象の信号群から選択出力するセレクタと
を備えて、セレクタにより選択された観測対象に対し
て、選択された期間に、同一の時系列変化信号パターン
を所定回繰り返すようにした。

【０００９】

【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１における内部信号観測装置の構成図であ
る。図において、１はこの発明で内部信号を観測しよう
とする対象のＬＳＩである。２は新規な要素である選択
信号をシリアルに入力するためのシフトレジスタであ
る。３はパラレルに再現された観測信号選択コードを、
実際の内部信号の１ビットづつに対応した選択信号に変
換するためのデコード回路である。シフトレジスタ２か
ら出力される信号が、すでに内部信号の１ビットごとに
対応した選択信号になっている場合は、特にこの回路を
必要としない。４は選択信号に対応して実際の内部信号
を切替えるセレクタ回路であり、５は対象となるＬＳＩ
本来の論理回路である。セレクタ回路４の入力は予め決
めておいたこの論理回路５内部の配線に接続されてい
る。２６はセレクタ回路の出力で選択された観測信号を
出力する。

【００１０】次に、この装置の動作を説明する。外部か
らのシリアル入力端子７から、シフトレジスタ２のクロ
ック６に同期して内部信号選択コードを１ビットづつ入
力する。１ビットづつ入力された内部信号選択コード
は、デコード回路３において、対象となるＬＳＩに設定
した内部信号１つ１つに対応した内部信号の選択信号に
デコードされる。逆にいえば、所望の選択信号に順にな
るようにシリアル信号列を設定して入力していく。この
信号はセレクタ回路４に入力され、この信号に従って、
予めセレクタ回路に入力されている対象論理回路５の内
部信号を選択して、選択された信号が観測信号出力２６
から出力される。

【００１１】このように、図１に示す内部信号の選択信
号をシリアル入力し、シフトレジスタでデコードするよ
うにしたので、選択信号のための信号線を、シフトクロ
ックと選択信号のシリアル入力の２つに減らすことがで
きる。しかし、ここでいうクロック６は、ＬＳＩ論理回
路５の動作を進めるクロックとは異なり、セレクタ回路
４の選択で切換が必要なときのみ入力をするものであ
る。この切換クロック６の入力は、以降の実施の形態に
おいても同様である。

【００１２】実施の形態２．シフトレジスタとして特別
の要素を用いて、選択信号として別のものを用意しない
ですむようにした場合を説明する。図２は、実施の形態
１のシフトレジスタ２を、ＩＥＥＥ １１９４．１ Ｊ
ＴＡＧ準処のＴＡＰコントローラ１１とセル１０（レジ
スタ群）に置換えたものである。シフトレジスタ２にク
ロックに同期して１ビットづつ切替え信号を入力する代
りに、ＪＴＡＧの仕様にしたがってＴＡＰコントローラ
１１を制御してセル１０に選択信号をセットする。

【００１３】まず、ＪＴＡＧそのものの構成と動作につ
いて説明する。図３は、図２のＴＡＰコントローラの動
作を説明するための詳細構成図である。また図４は図３
のＴＡＰコントローラの状態遷移図である。図３におい
て、ＴＡＰコントローラへの入出力の５信号は以下の通
りである。 ＴＣＬＫ…クロック（ステートマシンの動作クロック、
データのシフトクロックとなる） ＴＭＳ…ステートマシンのコントロール ＴＤＩ…データの入力（シリアル） ＴＤＯ…データの出力（シリアル） ｎＴＲＳＴ…リセット（オプション） ＴＡＰコントローラ１１とセル１０は、詳細にはＴＡＰ
コントローラ・コア１１１と、インストラクションレジ
スタ１１２と、各種のデータレジスタ１１３などで構成
されており、ＴＡＰコントローラ・コア１１１のステー
トマシンを使い、インストラクションレジスタ１１２、
各種データレジスタ１１３にデータをセットしたり読み
出したりする。インストラクションレジスタ１１２はセ
ットされる命令に従って、データレジスタ１１３の選
択、および、動作をコントロールする。また、入力デー
タを次に伝えるために、バイパスレジスタがある。

【００１４】次に上述構成のＴＡＰコントローラ１１自
体の動作を説明する。まず、リセットであるが、リセッ
トはｎＴＲＳＴ端子をＬｏｗにすることによってもでき
るが、ｎＴＲＳＴ端子はオプションのため、ＴＭＳ＝１
でＴＣＬＫに５クロック以上のクロックを加える。そう
すると、ＴＥＳＴ＿ＬＯＧＩＣ＿ＲＥＳＥＴの状態に移
行する。即ち、図４の状態遷移図において、任意の状態
からＴＭＳ＝１の矢印をたどって５コマ移動すると、こ
のＴＥＳＴ＿ＬＯＧＩＣ＿ＲＥＳＥＴ １３１になる。
ＴＥＳＴ＿ＬＯＧＩＣ＿ＲＥＳＥＴ １３１の状態にな
ったら、実際にＴＭＳをクロックごとにコントロールし
て任意の状態に移ることができる。状態遷移の経路とし
ては大きく２つあり、図４のＳＥＬＥＣＴ＿ＤＲ＿ＳＣ
ＡＮ １３２と、ＳＥＬＥＣＴ＿ＩＲ＿ＳＣＡＮ １３
３の左右の列である。右側がインストラクションレジス
タへ命令をセットする動作で、左側がインストラクショ
ンレジスタの命令に従って、各データレジスタへデータ
をセットする動作である。ここではセットとしたが、レ
ジスタに保持されているデータのセットと同時に実はシ
フト動作により出力される。

【００１５】このデータの出し入れをする状態がそれぞ
れ図４のＳＨＩＦＴ＿ＩＲとＳＨＩＦＴ＿ＤＲで、それ
ぞれインストラクションレジスタ、データレジスタのデ
ータを１クロックごとにシフトする。シフトするデータ
はＴＤＩから入力し、ＴＤＯから出力される。また、上
記の各レジスタと接続される信号によるデータのやり取
りは、ＣＡＰＴＵＲＥ＿ＩＲ／ＤＲフェーズ、ＵＰＤＡ
ＴＥ＿ＩＲ／ＤＲフェーズで行われ、その動作は図５の
ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤモード、または図６のＥ
ＸＴＥＳＴモードのキャプチャ・フェーズ（Ａ）、シフ
ト及びアップデータ・フェーズ（Ｂ）で示される。この
ように、インストラクションレジスタにセットされた命
令、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ、または、ＥＸＴＥ
ＳＴの違いによって異なる。本実施の形態においてはＪ
ＴＡＧで標準とされている目的のための実行を行うデー
タレジスタに対して、標準の目的以外の定義をする。従
がって、このための命令も独自に定義する。図２のセル
１０は、このようにデータ・レジスタ１１３で詳細が示
される。

【００１６】本実施の形態に対する適用は即ち以下の通
りとなる。インストラクション・レジスタ１１２に、追
加したセル１０としてのデータ・レジスタの１つを指定
するインストラクションを書き込み、このデータ・レジ
スタ（セル１０）に選択信号を書き込む。すると、この
セル１０からの並列出力がデコード回路３に伝えられ
て、以後は実施の形態１と同様に動作する。なお、ＴＤ
Ｉから入力された選択信号は、ＳＨＩＦＴ＿ＤＲ動作に
おいて、ＴＡＰのＪＴＡＧ ５信号の１つであるＴＣＬ
Ｋに同期して１ビットづつデータレジスタ（セル１０）
にセットされる。セットができたらＵＰＤＡＴＥ＿ＤＲ
動作において、セットされた信号がデータレジスタ（セ
ル１０）からデコード回路３へ与えられる。

【００１７】ＴＡＰコントローラは、状態遷移をたどっ
て移動するステートマシンになっているので、この状態
をＩＥＥＥ １１９４．１ ＪＡＴＧの制御方法にした
がって制御することにより、セル１０（データ・レジス
タ１１３）に値を設定して、その値でコード回路３に内
部信号選択コードを送ることができる。ＴＡＰコントロ
ーラを内部に埋め込むことでシリアル入力を別に準備す
る必要がなくなる。その他の部分は実施の形態１と同様
にして、セレクタ回路４の出力２６から内部信号を取出
すことができる。この構成は実施の形態１の構成と比較
して、選択信号を入力するための信号線が多く、また、
設定手順も複雑であるが、対象となるＬＳＩがバウンダ
リスキャンテストなどをサポートするために、もともと
ＪＴＡＧ信号１２を持っている場合には、ＴＡＰコント
ローラに選択信号を入力するための機能を付加するだけ
で、ＪＴＡＧ信号線１２自体は共用して、実質的に選択
信号入力のために新たなシリアル入力端子７を設ける必
要がない。

【００１８】上記の構成は、入力信号端子数を少なくす
るものである。一方、図１、図２のいずれの構成におい
ても、出力端子はセレクタ回路４で選択された出力端子
２６の１本のみである。通常は、試験項目毎に内部の対
象部分が異なり、対応して試験の時系列パターンが異な
る。しかし、発想を変えて、内部対象部分のみを切換え
て、時系列試験パターンを同一とし、かつ外部の観測装
置で切換えた内部対象を縦軸に表示し、横軸に時系列パ
ターンを表示すれば、同一時系列試験パターンに対する
内部の内部対象部分の並列表示が出来ることになる。具
体的には、図１または図２の構成で、時系列試験パター
ンを１回終える毎に、セレクタ回路４の選択する内部対
象を順切り替え、同じ入力の時系列試験パターンを何度
も実行する。当然セレクタ回路の選択毎にリセットを与
え、内部状態をクリアする。

【００１９】外部では、この出力結果を記憶しておい
て、たとえば縦軸にそれぞれの出力を入力パターンが重
なり合うように合成すれば、あたかも同時に内部信号を
取出して観測したかのように表示できる。内部状態を記
憶するフリップフロップの状態を一定の値に初期化でき
れば、論理回路の動作には再現性があるので、この同一
時系列試験パターンの繰返し印加は有効である。一般的
に、リセットにより内部状態を一定の値に初期化できる
ように設計されているのが普通だが、初期化の必要がな
く初期化されない部分が有ったとしても、その部分の期
待は特定する必要がないので、依然としてこの方法は有
効である。

【００２０】図７は、観測信号の出力端子の数よりも多
くの内部信号を、あたかも同時に出力したかのように波
形を、外部の記憶機能を持つ表示装置で表示した例を示
す図である。これはリセット信号と、それに続く対象Ｌ
ＳＩ １への時系列変化信号パターンを同じにして、内
部信号の選択を切換えながらその観測信号を記録し、さ
らに入力信号に対応づけて並列に並べて表示したもので
ある。図７において、（Ａ）の入力Ａ、入力Ｂ（Ｂ）の
出力Ａ、出力Ｂは、一般的なＬＳＩの動作入力信号であ
る図１等における対象ＬＳＩの入出力信号９の例を示し
ている。一方、図７（Ｃ）は観測対象となるＬＳＩの論
理回路５からセレクタ回路４に出力される信号であり、
かつ図７の例ではセレクタ回路の出力２６に得られる、
リセットに同期して切り換えられる論理回路５の選択後
の出力である。図７（Ｃ）では、リセットに同期して１
回目と２回目の出力２６を示している。従って本実施の
形態では、リセットを同期信号として同一入力パターン
を与えて外部観測を行えば、図７（Ｃ）の内部観測波形
が得られて、論理回路５の内部における動作関係を知る
ことができる。

【００２１】図８は、セレクタ回路４で選択した内部信
号の出力をシフトレジスタ２８で受け、このレジスタに
一旦記憶した後、シフトクロックに同期して１ビットづ
つ出力するようにしたものである。出力する信号が複数
ある場合にはシステムクロックを出力ビット数倍したシ
フトクロックを入力する。

【００２２】図の構成は、複数のセレクタ回路４の出力
を出力用のシフトレジスタ２８に一旦記憶し、さらに、
シフトクロック端子１３から入力されるシフトクロック
に同期して１ビットづつ取出して、観測信号出力のため
の信号線を少なくするようにしたものである。この場
合、システムクロックごとにすべてのセレクタ回路４の
出力信号を観測するためにはシステムクロックよりも出
力ビット数倍以上高いクロックを出力用シフトレジスタ
２８のシフトクロックとして与えなくてはならない。分
周期１４はこの作用を行うもので、シフトクロックをビ
ット数以上で分周したクロックをシステムクロックとし
て対象となる論理回路に加えれば出力用シフトレジスタ
２８のシフトクロックのための信号線とシステムクロッ
クの信号線を共有できるので、信号線の数を減らすこと
ができる。

【００２３】実施の形態３．実施の形態２で、さらに出
力側のデータ制御も行わせる場合を説明する。図９
（Ａ）は、図８のシフトレジスタ２８の代りに、ＩＥＥ
Ｅ １１９４．１ＪＴＡＧ準拠のＴＡＰコントローラ１
１によって制御されるセル１４を設けた構成である。こ
の場合は、観測する内部信号の選択出力が一旦セル１４
に記憶され、ＴＡＰコントローラを制御してＪＴＡＧの
出力端子ＴＤＯから外部へ出力される。このように、観
測信号出力用の端子の代りにＪＴＡＧ信号の出力ＴＤＯ
を使うことができるので、さらに内部信号観測のために
使用する端子の数を減らすことができる。この場合、や
はりＴＡＰコントローラに出力用のセル１４を制御する
ための機能を追加する必要がある。

【００２４】図９（Ｂ）はＴＡＰコントローラの動作を
説明するタイミングチャートである。なお、セル１４
は、図３で詳細構成を示したＴＡＰコントローラ１１の
データ・レジスタ１１３の一部として設定したセル１０
の代わりに、または同様に追加したデータ・レジスタで
ある。図９（ａ）は、被測定対象である論理回路５のシ
ステムクロックを表し、このシステムクロックの変化に
同期して、論理回路５の内部信号は図９（ｂ）または
（ｃ）に示されるように変化する。これらの信号はシス
テムクロックが変化するまでの間に図３に示されるＴＡ
Ｐコントローラ１１を制御して、セル１４にキャプチャ
ーする。即ちセル１０へセットするのと逆の動作をす
る。また、これらＴＡＰコントローラ１１の制御は、既
に述べたようにＪＴＡＧのＴＡＰ信号１２を使って内部
のステートマシンを動作させることによって行う。こう
すれば、観測出力をＪＴＡＧ信号を制御することでＪＴ
ＡＧ信号端子から出力することができるので、特別に内
部信号の観測出力のための端子を新たに設ける必要がな
い。

【００２５】同じく図１０は、ＪＴＡＧのクロック信号
ＴＣＫをシステムクロックと同期させた場合の構成図で
ある。図は、セレクタ回路４の観測出力が１ビットの場
合を示している。複数のビットがある場合にはシステム
クロックはＪＴＡＧのクロックをビット数倍以上に分周
する。図１０における観測信号出力用のセルは、特別な
セルで、Ｓｈｉｆｔ／ＤＲと同時に、観測信号入力をキ
ャプチャーする。

【００２６】図の構成は、さらにＩＥＥＥ １１９４．
１ ＪＴＡＧのクロックＴＣＬＫとシステムクロックを
同期させて、早いクロックで動作させているときでもＪ
ＴＡＧの信号を使って内部信号を出力できるようにした
ものである。一般にＬＳＩを構成する素子の最高のクロ
ック動作周波数は共通である。従がって、このクロック
で内部信号を観測するためにＴＡＰコントローラ１１を
動作させると、内部対象部分の動作用に多くのクロック
を使ってしまい、結果として論理回路の最高クロック周
波数は、ＪＴＡＧを使って内部信号を１回取出すのに必
要なクロック数分の１になってしまう。この実施の形態
では、このような不具合を解決するために、ＪＴＡＧの
使用を一部拡張して、Ｓｈｉｆｔ／ＤＲを実行すると同
時にデータをキャプチャーする特別なセルを使う。こう
すれば、ＴＡＰコントローラ１１のステートマシンをＳ
ｈｉｆｔ／ＤＲのフェーズに保つことができ、あたかも
図８で示した単純なシフトレジスタの状態となり、ＪＴ
ＡＧのクロック信号ＴＣＫに一つのクロックを加える毎
に一つの観測出力信号を出力できる。こうして、観測信
号出力をキャプチャーさせることにより、ＪＴＡＧの操
作に起因するシステムクロック周波数の低下を低減する
ことができる。

【００２７】

【発明の効果】以上のように本発明は、内部にシフトレ
ジスタ相当とセレクタとを備えたので端子数を少なくし
て多くの内部動作を観察できる効果がある。

【００２８】また更に、ＪＴＡＧのＴＡＰコントローラ
を内部観測用にも転用するようにしたので、観測のため
の端子数を更に減らせる効果がある。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における内部信号観測
装置の構成図である。

【図２】 本発明の実施の形態２におけるＪＴＡＧのＴ
ＡＰコントローラを用いた構成図である。

【図３】 ＴＡＰコントローラの動作を説明するための
詳細構成図である。

【図４】 ＴＡＰコントローラの動作を説明するための
状態遷移図である。

【図５】 ＴＡＰコントローラのＳＡＭＰＬＥ／ＰＲＥ
ＬＯＡＤモード動作説明図である。

【図６】 ＴＡＰコントローラのＥＸＴＥＳＴモード動
作説明図である。

【図７】 実施の形態２における同一の時系列変化信号
パターンを与えた入出力信号図である。

【図８】 実施の形態２における他の内部信号観測装置
の構成図である。

【図９】 実施の形態３における内部信号観測装置の構
成図である。

【図１０】 実施の形態３における他の内部信号観測装
置の構成図である。

【図１１】 第１の従来例における内部回路観測部の構
成図である。

【図１２】 第２の従来例における内部回路観測部の構
成図である。

【符号の説明】

１ 内部信号の観測対象となるＬＳＩ、２ シフトレジ
スタ、３ デコード回路、４ セレクタ回路、５ 観測
対象となるＬＳＩの論理回路、６ シフトレジスタ２の
クロック、７ シフトレジスタ２のシリアル入力、９
対象ＬＳＩの入出力信号、１０ 選択信号設定用のセ
ル、１１ ＴＡＰコントローラ、１２ ＴＡＰ ５信
号、１３ システムクロック入力、１４ クロック分周
回路、１５制御回路入力、１６ 制御回路出力、１７
選択回路出力、１８ 選択信号入力、１９ 内部信号、
２０ 選択回路、２１ セレクタ回路入力、２２ セレ
クタ回路出力、２３ 選択信号入力、２４ セレクタ回
路、２５ デコード回路、２６ セレクタ回路の出力、
２７ シフトレジスタの出力、２８ 観測信号出力用シ
フトレジスタ、１１１ ＴＡＰコントローラ・コア、１
１２ インストラクション・レジスタ、１１３ データ
・レジスタ、１１４ セレクタ。

フロントページの続き (72)発明者 橘田 光弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 千葉 一雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 山元 浩幸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA04 AK15

Claims (3)

【特許請求の範囲】
1. 【請求項１】 信号観測対象の半導体内に搭載されて、 上記観測対象の選択箇所を指定する外部からのシリアル
   入力を記憶するシフトレジスタと、 上記シフトレジスタからの複数信号に基づき、必要によ
   りデコードして上記観測対象の信号群から選択出力する
   セレクタとを備えた、ことを特徴とする内部信号観測回
   路。
2. 【請求項２】 シフトレジスタとして、上記半導体内に
   搭載されるＴＡＰコントローラを使用することを特徴と
   する請求項１記載の内部信号観測回路。
3. 【請求項３】 観測対象を指定する外部からのシリアル
   入力を記憶するシフトレジスタと、該シフトレジスタか
   らの複数信号に基づき上記観測対象の信号群から選択出
   力するセレクタとを備えて、 上記セレクタにより選択された観測対象に対して、選択
   された期間に、同一の時系列変化信号パターンを所定回
   繰り返すようにしたことを特徴とする内部信号観測方
   法。