JP2001013214A - Circuit and device for observing internal signal - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a circuit to reduce the number of input terminals for specifying internal signal observation points and to select observation output. SOLUTION: This circuit is provided with both a shift register 2 to be mounted in a semiconductor, which is an object of signal observation, and to store aerial input from the outside to specify a selected location of the object of observation and a selector 4 to selectively output a group of signals of the object of observation by decoding if necessary on the basis of a plurality of signals from the shift register 2. In addition, a TAP controller to be mounted in the semiconductor is used as the shift register.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、ＬＳＩ等の複数
要素搭載回路のテスト、検証、デバックに関するもので
ある。[0001] 1. Field of the Invention [0002] The present invention relates to testing, verification, and debugging of a multi-element mounted circuit such as an LSI.

【０００２】[0002]

【従来の技術】図１１は、第１の従来例として、特開昭
６４−４１２５７号公報に開示されている内部回路観測
部の構成を示す図である。これは入力端子１５と出力端
子１６を持つ論理回路の内部信号１９を、選択回路２０
を使って選択し、選択信号１８で指定した信号を選択回
路の出力１７から取り出して観測するものである。2. Description of the Related Art FIG. 11 is a diagram showing a configuration of an internal circuit observation unit disclosed in Japanese Patent Application Laid-Open No. Sho 64-41257 as a first conventional example. This means that the internal signal 19 of the logic circuit having the input terminal 15 and the output terminal 16 is
, And the signal designated by the selection signal 18 is taken out from the output 17 of the selection circuit and observed.

【０００３】同様に図１２は、第２の従来例として、特
開平２−３１０４８２号公報に開示されている内部回路
観測部の構成を示す図である。これは観測したいＬＩＳ
等の内部の信号をセレクタ回路２１経由でセレクタ回路
２４へ入力し、これらの信号のうち観測したい信号を、
デコード回路２５へ入力されている選択信号２３によっ
て切替えセレクタ回路２４から出力されるセレクタ回路
出力２２から取り出して観測するものである。[0003] Similarly, FIG. 12 is a diagram showing a configuration of an internal circuit observation unit disclosed in Japanese Patent Application Laid-Open No. 2-310482 as a second conventional example. This is the LIS we want to observe
And the like are input to the selector circuit 24 via the selector circuit 21, and the signals to be observed among these signals are
This is extracted from the selector circuit output 22 output from the switching selector circuit 24 by the selection signal 23 input to the decoding circuit 25 and observed.

【０００４】従来の内部信号の観測方法は上記のように
構成されているので、観測対象を切替えるために切替え
信号を入力する必要があり、この切替え信号に対しても
ＬＳＩの端子を使ってしまい、限られた端子数内で任意
の要素部分を観測するには制限があるという課題があっ
た。Since the conventional method of observing an internal signal is configured as described above, it is necessary to input a switching signal to switch the observation target, and the LSI terminal is also used for this switching signal. However, there is a problem that there is a limitation in observing an arbitrary element portion within a limited number of terminals.

【０００５】この発明は、かかる課題を解決するために
なされたもので、内部信号の観測のために必要とする信
号の端子を減らして、かつ任意の要素部分を観測する方
法を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and has as its object to obtain a method of reducing the number of signal terminals required for observing an internal signal and observing an arbitrary element portion. And

【０００６】[0006]

【課題を解決するための手段】この発明に係る内部信号
観測回路は、信号観測対象の半導体内に搭載されて、観
測対象の選択箇所を指定する外部からのシリアル入力を
記憶するシフトレジスタと、このシフトレジスタからの
複数信号に基づき、必要によりデコードして観測対象の
信号群から選択出力するセレクタとを備えた。An internal signal observing circuit according to the present invention is mounted in a semiconductor for observing a signal and stores a serial input from the outside for designating a selected portion of the observing object. A selector that decodes, if necessary, based on the plurality of signals from the shift register, and selectively outputs the signals from a group of signals to be observed.

【０００７】また更に、シフトレジスタとして、半導体
内に搭載されるＴＡＰコントローラを使用するようにし
た。Further, a TAP controller mounted in a semiconductor is used as the shift register.

【０００８】この発明に係る内部信号観測方法は、観測
対象を指定する外部からのシリアル入力を記憶するシフ
トレジスタと、このシフトレジスタからの複数信号に基
づき上記観測対象の信号群から選択出力するセレクタと
を備えて、セレクタにより選択された観測対象に対し
て、選択された期間に、同一の時系列変化信号パターン
を所定回繰り返すようにした。According to the internal signal observing method of the present invention, a shift register for storing an external serial input for designating an observation object and a selector for selectively outputting the signal group of the observation object based on a plurality of signals from the shift register. With respect to the observation target selected by the selector, the same time-series change signal pattern is repeated a predetermined number of times during the selected period.

【０００９】[0009]

【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１における内部信号観測装置の構成図であ
る。図において、１はこの発明で内部信号を観測しよう
とする対象のＬＳＩである。２は新規な要素である選択
信号をシリアルに入力するためのシフトレジスタであ
る。３はパラレルに再現された観測信号選択コードを、
実際の内部信号の１ビットづつに対応した選択信号に変
換するためのデコード回路である。シフトレジスタ２か
ら出力される信号が、すでに内部信号の１ビットごとに
対応した選択信号になっている場合は、特にこの回路を
必要としない。４は選択信号に対応して実際の内部信号
を切替えるセレクタ回路であり、５は対象となるＬＳＩ
本来の論理回路である。セレクタ回路４の入力は予め決
めておいたこの論理回路５内部の配線に接続されてい
る。２６はセレクタ回路の出力で選択された観測信号を
出力する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 1 is a configuration diagram of an internal signal observation device according to Embodiment 1 of the present invention. In the figure, reference numeral 1 denotes an LSI whose internal signal is to be observed in the present invention. Reference numeral 2 denotes a shift register for serially inputting a selection signal as a new element. 3 is an observation signal selection code reproduced in parallel,
This is a decoding circuit for converting an actual internal signal into a selection signal corresponding to each bit. When the signal output from the shift register 2 is already a selection signal corresponding to each bit of the internal signal, this circuit is not particularly necessary. Reference numeral 4 denotes a selector circuit for switching an actual internal signal in response to a selection signal. Reference numeral 5 denotes a target LSI.
This is the original logic circuit. The input of the selector circuit 4 is connected to a predetermined wiring inside the logic circuit 5. 26 outputs the observation signal selected by the output of the selector circuit.

【００１０】次に、この装置の動作を説明する。外部か
らのシリアル入力端子７から、シフトレジスタ２のクロ
ック６に同期して内部信号選択コードを１ビットづつ入
力する。１ビットづつ入力された内部信号選択コード
は、デコード回路３において、対象となるＬＳＩに設定
した内部信号１つ１つに対応した内部信号の選択信号に
デコードされる。逆にいえば、所望の選択信号に順にな
るようにシリアル信号列を設定して入力していく。この
信号はセレクタ回路４に入力され、この信号に従って、
予めセレクタ回路に入力されている対象論理回路５の内
部信号を選択して、選択された信号が観測信号出力２６
から出力される。Next, the operation of this device will be described. An internal signal selection code is input bit by bit from an external serial input terminal 7 in synchronization with the clock 6 of the shift register 2. The internal signal selection code input bit by bit is decoded by the decoding circuit 3 into a selection signal of an internal signal corresponding to each of the internal signals set in the target LSI. Conversely, a serial signal sequence is set and input in order of a desired selection signal. This signal is input to the selector circuit 4, and according to this signal,
An internal signal of the target logic circuit 5 previously input to the selector circuit is selected, and the selected signal is output to the observation signal output 26.
Output from

【００１１】このように、図１に示す内部信号の選択信
号をシリアル入力し、シフトレジスタでデコードするよ
うにしたので、選択信号のための信号線を、シフトクロ
ックと選択信号のシリアル入力の２つに減らすことがで
きる。しかし、ここでいうクロック６は、ＬＳＩ論理回
路５の動作を進めるクロックとは異なり、セレクタ回路
４の選択で切換が必要なときのみ入力をするものであ
る。この切換クロック６の入力は、以降の実施の形態に
おいても同様である。As described above, since the selection signal of the internal signal shown in FIG. 1 is serially input and decoded by the shift register, the signal line for the selection signal is connected to two lines of the shift clock and the serial input of the selection signal. Can be reduced to one. However, unlike the clock that advances the operation of the LSI logic circuit 5, the clock 6 is input only when switching by the selection of the selector circuit 4 is necessary. The input of the switching clock 6 is the same in the following embodiments.

【００１２】実施の形態２．シフトレジスタとして特別
の要素を用いて、選択信号として別のものを用意しない
ですむようにした場合を説明する。図２は、実施の形態
１のシフトレジスタ２を、ＩＥＥＥ １１９４．１ Ｊ
ＴＡＧ準処のＴＡＰコントローラ１１とセル１０（レジ
スタ群）に置換えたものである。シフトレジスタ２にク
ロックに同期して１ビットづつ切替え信号を入力する代
りに、ＪＴＡＧの仕様にしたがってＴＡＰコントローラ
１１を制御してセル１０に選択信号をセットする。Embodiment 2 FIG. A case will be described in which a special element is used as a shift register and another signal need not be prepared as a selection signal. FIG. 2 shows a shift register 2 according to the first embodiment, which is based on IEEE 1194.1 J.
The TAG controller is replaced with a TAP controller 11 and a cell 10 (register group). Instead of inputting the switching signal one bit at a time to the shift register 2 in synchronization with the clock, the TAP controller 11 is controlled according to the JTAG specification to set the selection signal in the cell 10.

【００１３】まず、ＪＴＡＧそのものの構成と動作につ
いて説明する。図３は、図２のＴＡＰコントローラの動
作を説明するための詳細構成図である。また図４は図３
のＴＡＰコントローラの状態遷移図である。図３におい
て、ＴＡＰコントローラへの入出力の５信号は以下の通
りである。 ＴＣＬＫ…クロック（ステートマシンの動作クロック、
データのシフトクロックとなる） ＴＭＳ…ステートマシンのコントロール ＴＤＩ…データの入力（シリアル） ＴＤＯ…データの出力（シリアル） ｎＴＲＳＴ…リセット（オプション） ＴＡＰコントローラ１１とセル１０は、詳細にはＴＡＰ
コントローラ・コア１１１と、インストラクションレジ
スタ１１２と、各種のデータレジスタ１１３などで構成
されており、ＴＡＰコントローラ・コア１１１のステー
トマシンを使い、インストラクションレジスタ１１２、
各種データレジスタ１１３にデータをセットしたり読み
出したりする。インストラクションレジスタ１１２はセ
ットされる命令に従って、データレジスタ１１３の選
択、および、動作をコントロールする。また、入力デー
タを次に伝えるために、バイパスレジスタがある。First, the configuration and operation of JTAG itself will be described. FIG. 3 is a detailed configuration diagram for explaining the operation of the TAP controller of FIG. FIG. 4 is FIG.
3 is a state transition diagram of the TAP controller of FIG. In FIG. 3, the five signals input / output to / from the TAP controller are as follows. TCLK clock (operation clock of the state machine,
TMS: Control of state machine TDI: Data input (serial) TDO: Data output (serial) nTRST: Reset (optional) The TAP controller 11 and cell 10 are TAP in detail.
The TAP controller 111 includes a controller core 111, an instruction register 112, various data registers 113, and the like.
Data is set in or read from various data registers 113. The instruction register 112 controls selection and operation of the data register 113 in accordance with the set instruction. In addition, there is a bypass register for transmitting the input data next.

【００１４】次に上述構成のＴＡＰコントローラ１１自
体の動作を説明する。まず、リセットであるが、リセッ
トはｎＴＲＳＴ端子をＬｏｗにすることによってもでき
るが、ｎＴＲＳＴ端子はオプションのため、ＴＭＳ＝１
でＴＣＬＫに５クロック以上のクロックを加える。そう
すると、ＴＥＳＴ＿ＬＯＧＩＣ＿ＲＥＳＥＴの状態に移
行する。即ち、図４の状態遷移図において、任意の状態
からＴＭＳ＝１の矢印をたどって５コマ移動すると、こ
のＴＥＳＴ＿ＬＯＧＩＣ＿ＲＥＳＥＴ １３１になる。
ＴＥＳＴ＿ＬＯＧＩＣ＿ＲＥＳＥＴ １３１の状態にな
ったら、実際にＴＭＳをクロックごとにコントロールし
て任意の状態に移ることができる。状態遷移の経路とし
ては大きく２つあり、図４のＳＥＬＥＣＴ＿ＤＲ＿ＳＣ
ＡＮ １３２と、ＳＥＬＥＣＴ＿ＩＲ＿ＳＣＡＮ １３
３の左右の列である。右側がインストラクションレジス
タへ命令をセットする動作で、左側がインストラクショ
ンレジスタの命令に従って、各データレジスタへデータ
をセットする動作である。ここではセットとしたが、レ
ジスタに保持されているデータのセットと同時に実はシ
フト動作により出力される。Next, the operation of the TAP controller 11 having the above configuration will be described. First, a reset can be performed by setting the nTRST terminal to Low. However, since the nTRST terminal is optional, TMS = 1
To add 5 or more clocks to TCLK. Then, the state shifts to the TEST_LOGIC_RESET state. That is, in the state transition diagram of FIG. 4, if the user moves five frames from an arbitrary state by following the arrow of TMS = 1, the TEST_LOGIC_RESET 131 is obtained.
When the state of TEST_LOGIC_RESET 131 is reached, the TMS can be actually controlled for each clock and the state can be shifted to an arbitrary state. There are mainly two state transition paths, and SELECT_DR_SC in FIG.
AN 132 and SELECT_IR_SCAN 13
3 are left and right columns. The right side is an operation of setting an instruction in the instruction register, and the left side is an operation of setting data in each data register in accordance with the instruction of the instruction register. Here, the data is set, but the data is actually output by a shift operation at the same time as the data held in the register.

【００１５】このデータの出し入れをする状態がそれぞ
れ図４のＳＨＩＦＴ＿ＩＲとＳＨＩＦＴ＿ＤＲで、それ
ぞれインストラクションレジスタ、データレジスタのデ
ータを１クロックごとにシフトする。シフトするデータ
はＴＤＩから入力し、ＴＤＯから出力される。また、上
記の各レジスタと接続される信号によるデータのやり取
りは、ＣＡＰＴＵＲＥ＿ＩＲ／ＤＲフェーズ、ＵＰＤＡ
ＴＥ＿ＩＲ／ＤＲフェーズで行われ、その動作は図５の
ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤモード、または図６のＥ
ＸＴＥＳＴモードのキャプチャ・フェーズ（Ａ）、シフ
ト及びアップデータ・フェーズ（Ｂ）で示される。この
ように、インストラクションレジスタにセットされた命
令、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ、または、ＥＸＴＥ
ＳＴの違いによって異なる。本実施の形態においてはＪ
ＴＡＧで標準とされている目的のための実行を行うデー
タレジスタに対して、標準の目的以外の定義をする。従
がって、このための命令も独自に定義する。図２のセル
１０は、このようにデータ・レジスタ１１３で詳細が示
される。SHIFT_IR and SHIFT_DR shown in FIG. 4 shift the data in the instruction register and the data register, respectively, every clock. The data to be shifted is input from TDI and output from TDO. Data exchange by signals connected to the above registers is performed in the CAPTURE_IR / DR phase, UPDA
The operation is performed in the TE_IR / DR phase, and the operation is performed in the SAMPLE / PRELOAD mode in FIG.
This is shown in the XTEST mode capture phase (A), shift and update phase (B). Thus, the instruction set in the instruction register, SAMPLE / PRELOAD, or EXTE
It depends on the ST. In the present embodiment, J
A definition other than the standard purpose is defined for the data register performing the purpose defined by the TAG. Therefore, the command for this is also defined uniquely. The cell 10 of FIG. 2 is thus shown in detail in the data register 113.

【００１６】本実施の形態に対する適用は即ち以下の通
りとなる。インストラクション・レジスタ１１２に、追
加したセル１０としてのデータ・レジスタの１つを指定
するインストラクションを書き込み、このデータ・レジ
スタ（セル１０）に選択信号を書き込む。すると、この
セル１０からの並列出力がデコード回路３に伝えられ
て、以後は実施の形態１と同様に動作する。なお、ＴＤ
Ｉから入力された選択信号は、ＳＨＩＦＴ＿ＤＲ動作に
おいて、ＴＡＰのＪＴＡＧ ５信号の１つであるＴＣＬ
Ｋに同期して１ビットづつデータレジスタ（セル１０）
にセットされる。セットができたらＵＰＤＡＴＥ＿ＤＲ
動作において、セットされた信号がデータレジスタ（セ
ル１０）からデコード回路３へ与えられる。The application to this embodiment is as follows. An instruction for designating one of the data registers as the added cell 10 is written in the instruction register 112, and a selection signal is written in the data register (cell 10). Then, the parallel output from the cell 10 is transmitted to the decode circuit 3, and thereafter, the same operation as in the first embodiment is performed. Note that TD
In the SHIFT_DR operation, the selection signal input from I is one of the TAP JTAG 5 signals TCL
Data register (cell 10) bit by bit in synchronization with K
Is set to UPDATE_DR when set
In operation, a set signal is applied from the data register (cell 10) to the decode circuit 3.

【００１７】ＴＡＰコントローラは、状態遷移をたどっ
て移動するステートマシンになっているので、この状態
をＩＥＥＥ １１９４．１ ＪＡＴＧの制御方法にした
がって制御することにより、セル１０（データ・レジス
タ１１３）に値を設定して、その値でコード回路３に内
部信号選択コードを送ることができる。ＴＡＰコントロ
ーラを内部に埋め込むことでシリアル入力を別に準備す
る必要がなくなる。その他の部分は実施の形態１と同様
にして、セレクタ回路４の出力２６から内部信号を取出
すことができる。この構成は実施の形態１の構成と比較
して、選択信号を入力するための信号線が多く、また、
設定手順も複雑であるが、対象となるＬＳＩがバウンダ
リスキャンテストなどをサポートするために、もともと
ＪＴＡＧ信号１２を持っている場合には、ＴＡＰコント
ローラに選択信号を入力するための機能を付加するだけ
で、ＪＴＡＧ信号線１２自体は共用して、実質的に選択
信号入力のために新たなシリアル入力端子７を設ける必
要がない。Since the TAP controller is a state machine that moves following a state transition, by controlling this state in accordance with the control method of IEEE 1194.1 JATG, the value is stored in the cell 10 (data register 113). Is set, and the internal signal selection code can be sent to the code circuit 3 with that value. By embedding a TAP controller inside, there is no need to separately prepare a serial input. Other parts can extract internal signals from the output 26 of the selector circuit 4 in the same manner as in the first embodiment. This configuration has more signal lines for inputting a selection signal than the configuration of the first embodiment.
Although the setting procedure is complicated, if the target LSI originally has the JTAG signal 12 in order to support a boundary scan test or the like, only a function for inputting a selection signal to the TAP controller is added. Thus, the JTAG signal line 12 itself is shared, and it is not necessary to substantially provide a new serial input terminal 7 for inputting a selection signal.

【００１８】上記の構成は、入力信号端子数を少なくす
るものである。一方、図１、図２のいずれの構成におい
ても、出力端子はセレクタ回路４で選択された出力端子
２６の１本のみである。通常は、試験項目毎に内部の対
象部分が異なり、対応して試験の時系列パターンが異な
る。しかし、発想を変えて、内部対象部分のみを切換え
て、時系列試験パターンを同一とし、かつ外部の観測装
置で切換えた内部対象を縦軸に表示し、横軸に時系列パ
ターンを表示すれば、同一時系列試験パターンに対する
内部の内部対象部分の並列表示が出来ることになる。具
体的には、図１または図２の構成で、時系列試験パター
ンを１回終える毎に、セレクタ回路４の選択する内部対
象を順切り替え、同じ入力の時系列試験パターンを何度
も実行する。当然セレクタ回路の選択毎にリセットを与
え、内部状態をクリアする。The above configuration reduces the number of input signal terminals. On the other hand, in each of the configurations of FIGS. 1 and 2, there is only one output terminal 26 selected by the selector circuit 4. Usually, the internal target portion differs for each test item, and the time series pattern of the test differs correspondingly. However, if the idea is changed, only the internal object part is switched, the time series test pattern is made the same, and the internal object switched by the external observation device is displayed on the vertical axis, and the time series pattern is displayed on the horizontal axis. Thus, the parallel display of the internal target portion for the same time series test pattern can be performed. Specifically, in the configuration of FIG. 1 or FIG. 2, every time the time series test pattern is completed once, the internal target selected by the selector circuit 4 is sequentially switched, and the time series test pattern of the same input is executed many times. . As a matter of course, a reset is applied every time the selector circuit is selected, and the internal state is cleared.

【００１９】外部では、この出力結果を記憶しておい
て、たとえば縦軸にそれぞれの出力を入力パターンが重
なり合うように合成すれば、あたかも同時に内部信号を
取出して観測したかのように表示できる。内部状態を記
憶するフリップフロップの状態を一定の値に初期化でき
れば、論理回路の動作には再現性があるので、この同一
時系列試験パターンの繰返し印加は有効である。一般的
に、リセットにより内部状態を一定の値に初期化できる
ように設計されているのが普通だが、初期化の必要がな
く初期化されない部分が有ったとしても、その部分の期
待は特定する必要がないので、依然としてこの方法は有
効である。On the outside, this output result is stored and, for example, if the outputs are combined so that the input patterns overlap on the vertical axis, it is possible to display as if the internal signal was taken out and observed at the same time. If the state of the flip-flop that stores the internal state can be initialized to a constant value, the operation of the logic circuit has reproducibility, so that repeated application of the same time series test pattern is effective. In general, it is usually designed so that the internal state can be initialized to a certain value by reset, but even if there is a part that does not need to be initialized and is not initialized, the expectation of that part is specified This method is still effective because there is no need to do this.

【００２０】図７は、観測信号の出力端子の数よりも多
くの内部信号を、あたかも同時に出力したかのように波
形を、外部の記憶機能を持つ表示装置で表示した例を示
す図である。これはリセット信号と、それに続く対象Ｌ
ＳＩ １への時系列変化信号パターンを同じにして、内
部信号の選択を切換えながらその観測信号を記録し、さ
らに入力信号に対応づけて並列に並べて表示したもので
ある。図７において、（Ａ）の入力Ａ、入力Ｂ（Ｂ）の
出力Ａ、出力Ｂは、一般的なＬＳＩの動作入力信号であ
る図１等における対象ＬＳＩの入出力信号９の例を示し
ている。一方、図７（Ｃ）は観測対象となるＬＳＩの論
理回路５からセレクタ回路４に出力される信号であり、
かつ図７の例ではセレクタ回路の出力２６に得られる、
リセットに同期して切り換えられる論理回路５の選択後
の出力である。図７（Ｃ）では、リセットに同期して１
回目と２回目の出力２６を示している。従って本実施の
形態では、リセットを同期信号として同一入力パターン
を与えて外部観測を行えば、図７（Ｃ）の内部観測波形
が得られて、論理回路５の内部における動作関係を知る
ことができる。FIG. 7 is a diagram showing an example in which waveforms are displayed on a display device having an external storage function, as if more internal signals than the number of observation signal output terminals were output simultaneously. . This is the reset signal followed by the target L
With the same time-series change signal pattern for SI1, the observation signal is recorded while switching the selection of the internal signal, and further displayed in parallel in association with the input signal. In FIG. 7, an input A of FIG. 7A, an output A of the input B (B), and an output B of the input B are examples of input / output signals 9 of the target LSI in FIG. I have. On the other hand, FIG. 7C shows a signal output from the logic circuit 5 of the LSI to be observed to the selector circuit 4,
And in the example of FIG. 7, it is obtained at the output 26 of the selector circuit.
This is the selected output of the logic circuit 5 that is switched in synchronization with the reset. In FIG. 7C, 1 is synchronized with the reset.
The second and second outputs 26 are shown. Therefore, in the present embodiment, if the same input pattern is given using reset as a synchronization signal and external observation is performed, an internal observation waveform shown in FIG. 7C is obtained, and the operation relationship inside the logic circuit 5 can be known. it can.

【００２１】図８は、セレクタ回路４で選択した内部信
号の出力をシフトレジスタ２８で受け、このレジスタに
一旦記憶した後、シフトクロックに同期して１ビットづ
つ出力するようにしたものである。出力する信号が複数
ある場合にはシステムクロックを出力ビット数倍したシ
フトクロックを入力する。FIG. 8 shows a configuration in which the output of the internal signal selected by the selector circuit 4 is received by a shift register 28, stored once in this register, and then output one bit at a time in synchronization with a shift clock. When there are a plurality of signals to be output, a shift clock obtained by multiplying the system clock by the number of output bits is input.

【００２２】図の構成は、複数のセレクタ回路４の出力
を出力用のシフトレジスタ２８に一旦記憶し、さらに、
シフトクロック端子１３から入力されるシフトクロック
に同期して１ビットづつ取出して、観測信号出力のため
の信号線を少なくするようにしたものである。この場
合、システムクロックごとにすべてのセレクタ回路４の
出力信号を観測するためにはシステムクロックよりも出
力ビット数倍以上高いクロックを出力用シフトレジスタ
２８のシフトクロックとして与えなくてはならない。分
周期１４はこの作用を行うもので、シフトクロックをビ
ット数以上で分周したクロックをシステムクロックとし
て対象となる論理回路に加えれば出力用シフトレジスタ
２８のシフトクロックのための信号線とシステムクロッ
クの信号線を共有できるので、信号線の数を減らすこと
ができる。In the configuration shown in the figure, outputs of a plurality of selector circuits 4 are temporarily stored in an output shift register 28, and
The bit is taken out one bit at a time in synchronization with the shift clock input from the shift clock terminal 13 to reduce the number of signal lines for outputting the observation signal. In this case, in order to observe the output signals of all the selector circuits 4 for each system clock, a clock higher than the system clock by several times the number of output bits must be given as the shift clock of the output shift register 28. The dividing cycle 14 performs this function. If a clock obtained by dividing the shift clock by more than the number of bits is added to the target logic circuit as a system clock, a signal line for the shift clock of the output shift register 28 and the system clock , The number of signal lines can be reduced.

【００２３】実施の形態３．実施の形態２で、さらに出
力側のデータ制御も行わせる場合を説明する。図９
（Ａ）は、図８のシフトレジスタ２８の代りに、ＩＥＥ
Ｅ １１９４．１ＪＴＡＧ準拠のＴＡＰコントローラ１
１によって制御されるセル１４を設けた構成である。こ
の場合は、観測する内部信号の選択出力が一旦セル１４
に記憶され、ＴＡＰコントローラを制御してＪＴＡＧの
出力端子ＴＤＯから外部へ出力される。このように、観
測信号出力用の端子の代りにＪＴＡＧ信号の出力ＴＤＯ
を使うことができるので、さらに内部信号観測のために
使用する端子の数を減らすことができる。この場合、や
はりＴＡＰコントローラに出力用のセル１４を制御する
ための機能を追加する必要がある。Embodiment 3 FIG. In the second embodiment, a case where data control on the output side is further performed will be described. FIG.
8A shows an example in which the shift register 28 shown in FIG.
E 1194.1 JTAG compliant TAP controller 1
This is a configuration in which a cell 14 controlled by the control unit 1 is provided. In this case, the selection output of the internal signal to be observed is temporarily
And outputs the data from the output terminal TDO of the JTAG to the outside by controlling the TAP controller. Thus, the output TDO of the JTAG signal is used instead of the terminal for outputting the observation signal.
Can be used, so that the number of terminals used for internal signal observation can be further reduced. In this case, it is necessary to add a function for controlling the output cell 14 to the TAP controller.

【００２４】図９（Ｂ）はＴＡＰコントローラの動作を
説明するタイミングチャートである。なお、セル１４
は、図３で詳細構成を示したＴＡＰコントローラ１１の
データ・レジスタ１１３の一部として設定したセル１０
の代わりに、または同様に追加したデータ・レジスタで
ある。図９（ａ）は、被測定対象である論理回路５のシ
ステムクロックを表し、このシステムクロックの変化に
同期して、論理回路５の内部信号は図９（ｂ）または
（ｃ）に示されるように変化する。これらの信号はシス
テムクロックが変化するまでの間に図３に示されるＴＡ
Ｐコントローラ１１を制御して、セル１４にキャプチャ
ーする。即ちセル１０へセットするのと逆の動作をす
る。また、これらＴＡＰコントローラ１１の制御は、既
に述べたようにＪＴＡＧのＴＡＰ信号１２を使って内部
のステートマシンを動作させることによって行う。こう
すれば、観測出力をＪＴＡＧ信号を制御することでＪＴ
ＡＧ信号端子から出力することができるので、特別に内
部信号の観測出力のための端子を新たに設ける必要がな
い。FIG. 9B is a timing chart for explaining the operation of the TAP controller. The cell 14
Is a cell 10 set as a part of the data register 113 of the TAP controller 11 whose detailed configuration is shown in FIG.
, Or similarly added data registers. FIG. 9A shows the system clock of the logic circuit 5 to be measured, and the internal signal of the logic circuit 5 is shown in FIG. 9B or 9C in synchronization with the change of the system clock. To change. These signals are applied to the TA shown in FIG. 3 until the system clock changes.
The P controller 11 is controlled to capture in the cell 14. That is, the operation opposite to the operation of setting the cell 10 is performed. The control of the TAP controller 11 is performed by operating the internal state machine using the TAP signal 12 of JTAG as described above. In this way, the observation output is controlled by the JTAG signal,
Since the signal can be output from the AG signal terminal, there is no need to newly provide a terminal for observing and outputting the internal signal.

【００２５】同じく図１０は、ＪＴＡＧのクロック信号
ＴＣＫをシステムクロックと同期させた場合の構成図で
ある。図は、セレクタ回路４の観測出力が１ビットの場
合を示している。複数のビットがある場合にはシステム
クロックはＪＴＡＧのクロックをビット数倍以上に分周
する。図１０における観測信号出力用のセルは、特別な
セルで、Ｓｈｉｆｔ／ＤＲと同時に、観測信号入力をキ
ャプチャーする。FIG. 10 is a block diagram showing the case where the JTAG clock signal TCK is synchronized with the system clock. The figure shows a case where the observation output of the selector circuit 4 is 1 bit. When there are a plurality of bits, the system clock divides the frequency of the JTAG clock by a bit number or more. The observation signal output cell in FIG. 10 is a special cell that captures the observation signal input simultaneously with Shift / DR.

【００２６】図の構成は、さらにＩＥＥＥ １１９４．
１ ＪＴＡＧのクロックＴＣＬＫとシステムクロックを
同期させて、早いクロックで動作させているときでもＪ
ＴＡＧの信号を使って内部信号を出力できるようにした
ものである。一般にＬＳＩを構成する素子の最高のクロ
ック動作周波数は共通である。従がって、このクロック
で内部信号を観測するためにＴＡＰコントローラ１１を
動作させると、内部対象部分の動作用に多くのクロック
を使ってしまい、結果として論理回路の最高クロック周
波数は、ＪＴＡＧを使って内部信号を１回取出すのに必
要なクロック数分の１になってしまう。この実施の形態
では、このような不具合を解決するために、ＪＴＡＧの
使用を一部拡張して、Ｓｈｉｆｔ／ＤＲを実行すると同
時にデータをキャプチャーする特別なセルを使う。こう
すれば、ＴＡＰコントローラ１１のステートマシンをＳ
ｈｉｆｔ／ＤＲのフェーズに保つことができ、あたかも
図８で示した単純なシフトレジスタの状態となり、ＪＴ
ＡＧのクロック信号ＴＣＫに一つのクロックを加える毎
に一つの観測出力信号を出力できる。こうして、観測信
号出力をキャプチャーさせることにより、ＪＴＡＧの操
作に起因するシステムクロック周波数の低下を低減する
ことができる。The configuration shown in the figure further includes IEEE 1194.
1 Synchronize the JTAG clock TCLK with the system clock so that J
An internal signal can be output using a TAG signal. In general, the highest clock operating frequency of the elements constituting the LSI is common. Therefore, when the TAP controller 11 is operated to observe the internal signal with this clock, many clocks are used for the operation of the internal target portion, and as a result, the maximum clock frequency of the logic circuit becomes JTAG. The number of clocks required to take out the internal signal once is reduced to one-fourth. In this embodiment, in order to solve such a problem, the use of JTAG is partially extended to use a special cell that simultaneously executes Shift / DR and captures data. In this case, the state machine of the TAP controller 11 is set to S
high / DR phase, as if the state of the simple shift register shown in FIG.
Each time one clock is added to the AG clock signal TCK, one observation output signal can be output. In this way, by capturing the observation signal output, it is possible to reduce a decrease in the system clock frequency due to the operation of the JTAG.

【００２７】[0027]

【発明の効果】以上のように本発明は、内部にシフトレ
ジスタ相当とセレクタとを備えたので端子数を少なくし
て多くの内部動作を観察できる効果がある。As described above, according to the present invention, since a shift register and a selector are provided inside, the number of terminals can be reduced and many internal operations can be observed.

【００２８】また更に、ＪＴＡＧのＴＡＰコントローラ
を内部観測用にも転用するようにしたので、観測のため
の端子数を更に減らせる効果がある。Further, since the JTAG TAP controller is used for internal observation, the number of terminals for observation can be further reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の実施の形態１における内部信号観測
装置の構成図である。FIG. 1 is a configuration diagram of an internal signal observation device according to Embodiment 1 of the present invention.

【図２】 本発明の実施の形態２におけるＪＴＡＧのＴ
ＡＰコントローラを用いた構成図である。FIG. 2 shows T of JTAG according to the second embodiment of the present invention.
FIG. 3 is a configuration diagram using an AP controller.

【図３】 ＴＡＰコントローラの動作を説明するための
詳細構成図である。FIG. 3 is a detailed configuration diagram for explaining the operation of the TAP controller.

【図４】 ＴＡＰコントローラの動作を説明するための
状態遷移図である。FIG. 4 is a state transition diagram for explaining the operation of the TAP controller.

【図５】 ＴＡＰコントローラのＳＡＭＰＬＥ／ＰＲＥ
ＬＯＡＤモード動作説明図である。FIG. 5 SAMPLE / PRE of TAP controller
FIG. 9 is an explanatory diagram of a LOAD mode operation.

【図６】 ＴＡＰコントローラのＥＸＴＥＳＴモード動
作説明図である。FIG. 6 is an explanatory diagram of an EXTEST mode operation of the TAP controller.

【図７】 実施の形態２における同一の時系列変化信号
パターンを与えた入出力信号図である。FIG. 7 is an input / output signal diagram provided with the same time-series change signal pattern in the second embodiment.

【図８】 実施の形態２における他の内部信号観測装置
の構成図である。FIG. 8 is a configuration diagram of another internal signal observation device according to the second embodiment.

【図９】 実施の形態３における内部信号観測装置の構
成図である。FIG. 9 is a configuration diagram of an internal signal observation device according to a third embodiment.

【図１０】 実施の形態３における他の内部信号観測装
置の構成図である。FIG. 10 is a configuration diagram of another internal signal observation device according to the third embodiment.

【図１１】 第１の従来例における内部回路観測部の構
成図である。FIG. 11 is a configuration diagram of an internal circuit observation unit in the first conventional example.

【図１２】 第２の従来例における内部回路観測部の構
成図である。FIG. 12 is a configuration diagram of an internal circuit observation unit in a second conventional example.

【符号の説明】[Explanation of symbols]

１ 内部信号の観測対象となるＬＳＩ、２ シフトレジ
スタ、３ デコード回路、４ セレクタ回路、５ 観測
対象となるＬＳＩの論理回路、６ シフトレジスタ２の
クロック、７ シフトレジスタ２のシリアル入力、９
対象ＬＳＩの入出力信号、１０ 選択信号設定用のセ
ル、１１ ＴＡＰコントローラ、１２ ＴＡＰ ５信
号、１３ システムクロック入力、１４ クロック分周
回路、１５制御回路入力、１６ 制御回路出力、１７
選択回路出力、１８ 選択信号入力、１９ 内部信号、
２０ 選択回路、２１ セレクタ回路入力、２２ セレ
クタ回路出力、２３ 選択信号入力、２４ セレクタ回
路、２５ デコード回路、２６ セレクタ回路の出力、
２７ シフトレジスタの出力、２８ 観測信号出力用シ
フトレジスタ、１１１ ＴＡＰコントローラ・コア、１
１２ インストラクション・レジスタ、１１３ データ
・レジスタ、１１４ セレクタ。1 LSI for observing internal signal, 2 shift register, 3 decoding circuit, 4 selector circuit, 5 logic circuit for LSI to be observed, 6 clock of shift register 2, 7 serial input of shift register 2, 9
Target LSI input / output signals, 10 selection signal setting cells, 11 TAP controller, 12 TAP 5 signals, 13 system clock input, 14 clock frequency divider, 15 control circuit input, 16 control circuit output, 17
Selection circuit output, 18 selection signal input, 19 internal signal,
20 selection circuit, 21 selector circuit input, 22 selector circuit output, 23 selection signal input, 24 selector circuit, 25 decoding circuit, 26 output of selector circuit,
27 shift register output, 28 observation signal output shift register, 111 TAP controller core, 1
12 instruction register, 113 data register, 114 selector.

フロントページの続き (72)発明者 橘田 光弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 千葉 一雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 山元 浩幸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA04 AK15 Continued on the front page (72) Inventor Mitsuhiro Tachibada 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (72) Inventor Kazuo Chiba 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Co., Ltd. In-company (72) Inventor Hiroyuki Yamamoto 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation F-term (reference) 2G032 AA04 AK15

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 信号観測対象の半導体内に搭載されて、 上記観測対象の選択箇所を指定する外部からのシリアル
入力を記憶するシフトレジスタと、 上記シフトレジスタからの複数信号に基づき、必要によ
りデコードして上記観測対象の信号群から選択出力する
セレクタとを備えた、ことを特徴とする内部信号観測回
路。1. A shift register which is mounted in a semiconductor of a signal observation target and stores an external serial input for designating a selected portion of the observation target, and decodes as necessary based on a plurality of signals from the shift register. And a selector for selectively outputting the selected signal from the group of signals to be observed. 【請求項２】 シフトレジスタとして、上記半導体内に
搭載されるＴＡＰコントローラを使用することを特徴と
する請求項１記載の内部信号観測回路。2. The internal signal observation circuit according to claim 1, wherein a TAP controller mounted in the semiconductor is used as the shift register. 【請求項３】 観測対象を指定する外部からのシリアル
入力を記憶するシフトレジスタと、該シフトレジスタか
らの複数信号に基づき上記観測対象の信号群から選択出
力するセレクタとを備えて、 上記セレクタにより選択された観測対象に対して、選択
された期間に、同一の時系列変化信号パターンを所定回
繰り返すようにしたことを特徴とする内部信号観測方
法。3. A shift register for storing an external serial input for designating an observation target, and a selector for selectively outputting the signal group of the observation target based on a plurality of signals from the shift register. An internal signal observation method characterized in that the same time-series change signal pattern is repeated a predetermined number of times for a selected observation target during a selected period.