JPH0690260B2 - 論理回路試験装置 - Google Patents
論理回路試験装置Info
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- JPH0690260B2 JPH0690260B2 JP61126176A JP12617686A JPH0690260B2 JP H0690260 B2 JPH0690260 B2 JP H0690260B2 JP 61126176 A JP61126176 A JP 61126176A JP 12617686 A JP12617686 A JP 12617686A JP H0690260 B2 JPH0690260 B2 JP H0690260B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
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- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スキヤンイン・スキヤンアウトすることが
可能である論理回路試験装置に関するものである。
可能である論理回路試験装置に関するものである。
第５図は従来のスキヤンイン・スキヤンアウトすること
が可能である論理回路試験装置の一例を示している。こ
のものは、複数個あるシフトレジスタ（１）（以下SRL
という。）チェーン状に接続したシフトパスを４本並列
構成している。シフトパス（25）の内部構成と同様にシ
フトパス（26,27,28）は構成されている。これらシフト
パス（25,26,27,28）のいづれにスキヤンイン・スキヤ
ンアウトするかの指定を行うための入力信号が加えられ
るシフトパス指定端子（3a,3b）はデコーダ（４）およ
びマルチプレクサ（５）に接続されている。デコーダ
（４）はスキヤンイン端子（６）からのスキヤンインデ
ータがいづれのスキヤンパス（25,26,27,28）へスキヤ
ンインするかを選定するものであり、マルチプレクサ
（５）はいづれのシフトパス（25,26,27,28）からスキ
ヤンアウト端子（７）へスキヤンアウトするかを選定す
るものである。SRL（１）にシフト動作させるためのク
ロツク信号はクロツク端子（９）から入力され、AND回
路（８）を介してデコーダ（４）によつて選定されたシ
フトパスにのみクロツク信号が伝播される。SRL（１）
に通常動作をさせるノーマルモードか、あるいはSRL
（１）に論理値を設定するためシフトパスを動作させる
スキヤンモードかを指定するモード切換端子（10）を備
えている。
が可能である論理回路試験装置の一例を示している。こ
のものは、複数個あるシフトレジスタ（１）（以下SRL
という。）チェーン状に接続したシフトパスを４本並列
構成している。シフトパス（25）の内部構成と同様にシ
フトパス（26,27,28）は構成されている。これらシフト
パス（25,26,27,28）のいづれにスキヤンイン・スキヤ
ンアウトするかの指定を行うための入力信号が加えられ
るシフトパス指定端子（3a,3b）はデコーダ（４）およ
びマルチプレクサ（５）に接続されている。デコーダ
（４）はスキヤンイン端子（６）からのスキヤンインデ
ータがいづれのスキヤンパス（25,26,27,28）へスキヤ
ンインするかを選定するものであり、マルチプレクサ
（５）はいづれのシフトパス（25,26,27,28）からスキ
ヤンアウト端子（７）へスキヤンアウトするかを選定す
るものである。SRL（１）にシフト動作させるためのク
ロツク信号はクロツク端子（９）から入力され、AND回
路（８）を介してデコーダ（４）によつて選定されたシ
フトパスにのみクロツク信号が伝播される。SRL（１）
に通常動作をさせるノーマルモードか、あるいはSRL
（１）に論理値を設定するためシフトパスを動作させる
スキヤンモードかを指定するモード切換端子（10）を備
えている。
第２図はシフトパスを構成するSRL（１）の内部構造の
一例を示している。（101）はクロツク端子（15）から
のクロツク信号に同期して、データ取込み、保持、保持
データの出力を行う一般的なフリツプ・フロツプであ
る。（102,103）はN chトランスミツシヨンゲート（以
下N ch TGと称す）。（104）はモード切換端子（10）か
らの信号の論理的反転を得るためのインバータ回路であ
る。（105）はノーマルモード時のフリツブフロツプ（1
01）の入力端子（第５図中では図示せず）であり、各SR
L（１）に対して各々独立したものである。（13）はス
キヤンモード時のフリツプ・フロツプ（101）の入力端
子である。（14）は出力端子である。
一例を示している。（101）はクロツク端子（15）から
のクロツク信号に同期して、データ取込み、保持、保持
データの出力を行う一般的なフリツプ・フロツプであ
る。（102,103）はN chトランスミツシヨンゲート（以
下N ch TGと称す）。（104）はモード切換端子（10）か
らの信号の論理的反転を得るためのインバータ回路であ
る。（105）はノーマルモード時のフリツブフロツプ（1
01）の入力端子（第５図中では図示せず）であり、各SR
L（１）に対して各々独立したものである。（13）はス
キヤンモード時のフリツプ・フロツプ（101）の入力端
子である。（14）は出力端子である。
従来のスキヤン・インスキヤンアウトすることが可能で
ある論理回路試験装置は上述のように構成されている。
ある論理回路試験装置は上述のように構成されている。
スキヤンモードに設定しシフトパスを動作させる場合、
モード切換端子（10）に“H"を入力する。N ch TG（10
2）はゲート電極に“H"が入力するためONし、N ch TG
（103）はゲート電極にインバータ回路（104）を介して
“L"が入力するためOFFする。
モード切換端子（10）に“H"を入力する。N ch TG（10
2）はゲート電極に“H"が入力するためONし、N ch TG
（103）はゲート電極にインバータ回路（104）を介して
“L"が入力するためOFFする。
このため、フリツプ・フロツプ（101）の入力端子とし
て（13）が選択され、各SRL（１）がチエーン状に接続
しシフトパスを形成する。SRL（１）に論理値を設定す
るためスキヤンインする場合、まずシフトパス指定端子
（3a,3b）によつて論理値を設定すべきシフトパスを指
定する。シフトパス指定端子（3a,3b）からの入力信号
はデコーダ（４）に入力されデコードされる。デコーダ
（４）は所望のシフトパスの前段に位置するAND回路
（８）に対してのみ“H"を出力し、他のAND回路（８）
に対しては“L"を出力する。そのためクロツク端子
（９）からのクロツク信号はAND回路（８）を介して所
望のシフトパスだけに伝播される。シフトパスの最後段
に位置するSRL（１）から最前段に位置するSRL（１）ま
での順に、クロツク信号に同期して変化させスキヤンイ
ン端子（６）に入力する。クロツク信号の周期がこのシ
フトパス中にあるSRL（１）の段数回だけ変化した時点
でこのシフトパス中の全てのSRL（１）へ所望の論理値
の設定が終了する。他のシフトパスに論理値を設定する
にはシフトパス指定端子（3a,3b）でそのシフトパスを
指定した上記と同様に行なう。SRL（１）に保持されて
いる論理値を読出すためスキヤンアウトする場合、シフ
トパス指定端子（3a,3b）によつて読出すべきシフトパ
スを指定する。上述のようにデコーダ（４）およびAND
回路（８）によつて所望のシフトパスだけにクロツク信
号が伝播される。またシフトパス指定端子（3a,3b）か
らの入力信号はマルチプレクサ（５）に入力される。マ
ルチプレクサ（５）はいづれのシフトパスからスキヤン
アウト端子（６）へスキヤンアウトするかの指定をする
ものである。クロツク信号に同期してこの指定されたシ
フトパスの最後段に位置するSRL（１）から最前段に位
置するSRL（１）までの順にスキヤンアウト端子（７）
から出力する。クロツク信号の周期がこのシフトパス中
にあるSRL（１）の段数回だけ変化した時点でこのシフ
トパス中の全てのSRL（１）が保持していた論理値の読
出しが終了する。
て（13）が選択され、各SRL（１）がチエーン状に接続
しシフトパスを形成する。SRL（１）に論理値を設定す
るためスキヤンインする場合、まずシフトパス指定端子
（3a,3b）によつて論理値を設定すべきシフトパスを指
定する。シフトパス指定端子（3a,3b）からの入力信号
はデコーダ（４）に入力されデコードされる。デコーダ
（４）は所望のシフトパスの前段に位置するAND回路
（８）に対してのみ“H"を出力し、他のAND回路（８）
に対しては“L"を出力する。そのためクロツク端子
（９）からのクロツク信号はAND回路（８）を介して所
望のシフトパスだけに伝播される。シフトパスの最後段
に位置するSRL（１）から最前段に位置するSRL（１）ま
での順に、クロツク信号に同期して変化させスキヤンイ
ン端子（６）に入力する。クロツク信号の周期がこのシ
フトパス中にあるSRL（１）の段数回だけ変化した時点
でこのシフトパス中の全てのSRL（１）へ所望の論理値
の設定が終了する。他のシフトパスに論理値を設定する
にはシフトパス指定端子（3a,3b）でそのシフトパスを
指定した上記と同様に行なう。SRL（１）に保持されて
いる論理値を読出すためスキヤンアウトする場合、シフ
トパス指定端子（3a,3b）によつて読出すべきシフトパ
スを指定する。上述のようにデコーダ（４）およびAND
回路（８）によつて所望のシフトパスだけにクロツク信
号が伝播される。またシフトパス指定端子（3a,3b）か
らの入力信号はマルチプレクサ（５）に入力される。マ
ルチプレクサ（５）はいづれのシフトパスからスキヤン
アウト端子（６）へスキヤンアウトするかの指定をする
ものである。クロツク信号に同期してこの指定されたシ
フトパスの最後段に位置するSRL（１）から最前段に位
置するSRL（１）までの順にスキヤンアウト端子（７）
から出力する。クロツク信号の周期がこのシフトパス中
にあるSRL（１）の段数回だけ変化した時点でこのシフ
トパス中の全てのSRL（１）が保持していた論理値の読
出しが終了する。
次に、ノーマルモードに設定し各SRL（１）に通常動作
させる場合、モード切換端子（10）に“L"を入力する。
N ch TG（102）はゲート電極に“L"が入力するためOFF
し、N ch TG（103）はインバータ回路（104）を介して
“H"が入力するためONする。このためフリツプ・フロツ
プ（101）の入力端子として（105）が選択され、その接
続関係はシフトパスと全く無関係となり、通常動作をす
る。
させる場合、モード切換端子（10）に“L"を入力する。
N ch TG（102）はゲート電極に“L"が入力するためOFF
し、N ch TG（103）はインバータ回路（104）を介して
“H"が入力するためONする。このためフリツプ・フロツ
プ（101）の入力端子として（105）が選択され、その接
続関係はシフトパスと全く無関係となり、通常動作をす
る。
従来の論理回路試験装置は以上のように構成されている
ため、シフトパス中において任意のSRLに故障が存在す
る場合、各SRLの保持している論理値のシフトの方向が
一方向に固定されているため、該シフトパスの動作が全
く得ることができず、故障の存るSRLを特定することが
できない等の問題があつた。
ため、シフトパス中において任意のSRLに故障が存在す
る場合、各SRLの保持している論理値のシフトの方向が
一方向に固定されているため、該シフトパスの動作が全
く得ることができず、故障の存るSRLを特定することが
できない等の問題があつた。
この発明は上記に挙げたような問題点に鑑みてなされた
ものであり、従来の論理回路試験装置で可能であつたシ
フト方向（以下順シフト方向と称す）および順シフト方
向と逆のシフト方向（以下逆シフト方向と称す）の双方
向シフトを可能とし、それによつて故障SRLの位置を特
定することができる論理回路試験装置を得ることを目的
とする。
ものであり、従来の論理回路試験装置で可能であつたシ
フト方向（以下順シフト方向と称す）および順シフト方
向と逆のシフト方向（以下逆シフト方向と称す）の双方
向シフトを可能とし、それによつて故障SRLの位置を特
定することができる論理回路試験装置を得ることを目的
とする。
第１の発明に係る論理回路試験装置は、論理回路の試験
を行うために複数のテストデータを保持できる、スキャ
ンイン・スキャンアウトすることが可能なシフトパス手
段を備える論理回路試験装置であって前記シフトパス手
段は、複数のシフトレジスタと、該複数のシフトレジス
タに対応して設けられ、前記シフトパス手段のデータ移
動方向を制御するための複数のシフト方向制御手段とを
有し、前記複数のシフトレジスタは、それぞれ、データ
を一時的に記憶する一時記憶手段と、テストデータを入
力し、前記一時記憶手段に対して該テストデータを出力
する第１のゲートと、通常データを入力し、前記一時記
憶手段に対して該通常データを出力する第２のゲート
と、前記第１及び第２のゲートに接続され、モード切替
え信号に応じていずれか一方のゲートを能動状態とする
ために前記第１及び第２のゲートに対して第１及び第２
のゲート選択信号をそれぞれ出力する第１のゲート制御
手段とを備え、前記複数のシフト方向制御手段は、それ
ぞれ、対応する前記シフトレジスタの前記第１のゲート
の入力へその出力与える第３及び第４のゲートと、前記
第３及び第４のゲートに接続され、方向切替え信号に応
じていずれか一方のゲートを能動状態とするために前記
第３及び第４のゲートに対して第３及び第４のゲート選
択信号をそれぞれ出力する第２のゲート制御手段とを備
え、前記第３のゲートは、前記シフトパス手段がデータ
を第１の方向に移動する時に前記テストデータを入力
し、前記第４のゲートは、前記シフトパス手段がデータ
を第２の方向に移動する時に前記テストデータを入力す
ることを特徴とする。
を行うために複数のテストデータを保持できる、スキャ
ンイン・スキャンアウトすることが可能なシフトパス手
段を備える論理回路試験装置であって前記シフトパス手
段は、複数のシフトレジスタと、該複数のシフトレジス
タに対応して設けられ、前記シフトパス手段のデータ移
動方向を制御するための複数のシフト方向制御手段とを
有し、前記複数のシフトレジスタは、それぞれ、データ
を一時的に記憶する一時記憶手段と、テストデータを入
力し、前記一時記憶手段に対して該テストデータを出力
する第１のゲートと、通常データを入力し、前記一時記
憶手段に対して該通常データを出力する第２のゲート
と、前記第１及び第２のゲートに接続され、モード切替
え信号に応じていずれか一方のゲートを能動状態とする
ために前記第１及び第２のゲートに対して第１及び第２
のゲート選択信号をそれぞれ出力する第１のゲート制御
手段とを備え、前記複数のシフト方向制御手段は、それ
ぞれ、対応する前記シフトレジスタの前記第１のゲート
の入力へその出力与える第３及び第４のゲートと、前記
第３及び第４のゲートに接続され、方向切替え信号に応
じていずれか一方のゲートを能動状態とするために前記
第３及び第４のゲートに対して第３及び第４のゲート選
択信号をそれぞれ出力する第２のゲート制御手段とを備
え、前記第３のゲートは、前記シフトパス手段がデータ
を第１の方向に移動する時に前記テストデータを入力
し、前記第４のゲートは、前記シフトパス手段がデータ
を第２の方向に移動する時に前記テストデータを入力す
ることを特徴とする。
第２の発明に係る論理回路試験装置は、単一のスキャン
イン端子と単一のスキャンアウト端子との間に順番に並
べてチェーン状に接続され、クロックに応じてテストデ
ータを入力して記憶し、記憶しているデータを出力する
複数のシフトレジスタを有するシフトパス手段を備える
論理回路試験装置であって、前記シフトパス手段は、前
記スキャンイン端子から順に入力される一連で複数のテ
ストデータを、前記複数のシフトレジスタ内をその並び
の一方方向に移動して前記スキャンアウト端子から出力
させる第１の方向と、前記複数のシフトレジスタが記憶
しているデータを、前記複数のシフトレジスタ内を前記
一方方向とは逆の方向に移動して前記スキャンアウト端
子から出力させる第２の方向との切り換えを、前記シフ
トパス手段に入力されるシフト方向選択信号に応じて行
なうシフト方向制御手段と、前記シフト方向選択信号に
応じて前記シフトパス手段と前記単一のスキャンアウト
端子との接続とを切り換えることによって、シフト方向
によって変わるシフトパス手段の入力へ前記単一のスキ
ャンイン端子から前記テストデータを与えるとともに、
シフト方向によって変わるシフトパス手段の出力から前
記単一のスキャンアウト端子へ前記シフトレジスタが記
憶している前記データを出力させる切り換え手段とを有
する。
イン端子と単一のスキャンアウト端子との間に順番に並
べてチェーン状に接続され、クロックに応じてテストデ
ータを入力して記憶し、記憶しているデータを出力する
複数のシフトレジスタを有するシフトパス手段を備える
論理回路試験装置であって、前記シフトパス手段は、前
記スキャンイン端子から順に入力される一連で複数のテ
ストデータを、前記複数のシフトレジスタ内をその並び
の一方方向に移動して前記スキャンアウト端子から出力
させる第１の方向と、前記複数のシフトレジスタが記憶
しているデータを、前記複数のシフトレジスタ内を前記
一方方向とは逆の方向に移動して前記スキャンアウト端
子から出力させる第２の方向との切り換えを、前記シフ
トパス手段に入力されるシフト方向選択信号に応じて行
なうシフト方向制御手段と、前記シフト方向選択信号に
応じて前記シフトパス手段と前記単一のスキャンアウト
端子との接続とを切り換えることによって、シフト方向
によって変わるシフトパス手段の入力へ前記単一のスキ
ャンイン端子から前記テストデータを与えるとともに、
シフト方向によって変わるシフトパス手段の出力から前
記単一のスキャンアウト端子へ前記シフトレジスタが記
憶している前記データを出力させる切り換え手段とを有
する。
第１の発明における複数のシフト方向制御手段は、それ
ぞれ、双方向に移動可能なテストデータのうち一方向に
伝達するテストデータを、第３及び第４のゲートによっ
て選択し、対応するシフトレジスタの第１のゲートに伝
達する。そして、シフトレジスタは、第１及び第２のゲ
ートによって一時記憶手段に記憶されるデータを選択す
るそのため、第２のゲートが能動状態で、一時記憶手段
に通常データが記憶される状態の場合、負荷容量は従来
と変わらず、従来に比べて通常データの遅延時間を増加
させることなく、通常データを被試験回路に伝達するこ
とができる。
ぞれ、双方向に移動可能なテストデータのうち一方向に
伝達するテストデータを、第３及び第４のゲートによっ
て選択し、対応するシフトレジスタの第１のゲートに伝
達する。そして、シフトレジスタは、第１及び第２のゲ
ートによって一時記憶手段に記憶されるデータを選択す
るそのため、第２のゲートが能動状態で、一時記憶手段
に通常データが記憶される状態の場合、負荷容量は従来
と変わらず、従来に比べて通常データの遅延時間を増加
させることなく、通常データを被試験回路に伝達するこ
とができる。
第２の発明におけるシフト方向制御手段は、シフトパス
内の複数のシフトレジスタの故障を検出する際には、シ
フト方向選択信号によって、スキャンイン端子から順に
入力される複数のテストデータを、複数のシフトレジス
タを用いてスキャンイン端子側のシフトレジスタから順
にスキャンアウト端子側のシフトレジスタに移動して記
憶させ、その後直ぐに、複数のシフトレジスタが記憶し
ているデータをスキャンアウト端子側のシフトレジスタ
から順にスキャンイン端子側のシフトレジスタに移動し
て、入力とは逆の順序でスキャンアウト端子から出力さ
せることができます。
内の複数のシフトレジスタの故障を検出する際には、シ
フト方向選択信号によって、スキャンイン端子から順に
入力される複数のテストデータを、複数のシフトレジス
タを用いてスキャンイン端子側のシフトレジスタから順
にスキャンアウト端子側のシフトレジスタに移動して記
憶させ、その後直ぐに、複数のシフトレジスタが記憶し
ているデータをスキャンアウト端子側のシフトレジスタ
から順にスキャンイン端子側のシフトレジスタに移動し
て、入力とは逆の順序でスキャンアウト端子から出力さ
せることができます。
このとき、スキャンアウト端子から出力されたデータが
どの時点で変わるかを見ることによって、何番目のシフ
トレジスタが故障したかを知ることができる。
どの時点で変わるかを見ることによって、何番目のシフ
トレジスタが故障したかを知ることができる。
以下、この発明の一実施例を図示し、それに基づいて説
明を行う。
明を行う。
第１図はこの発明の論理回路試験装置の一例を示してい
る。SRL（１）の、シフトパス指定端子（3a,3b）、デコ
ーダ（４）、マルチプレクサ（５）、スキヤンイン端子
（６）、スキヤンアウト端子（７）、AND回路（８）、
クロツク端子（９）およびモード切換端子（10）は第５
図に示した同一符号のものと同一のものである。（11）
はシフト方向制御手段であり、シフト方向制御端子（1
2）からの入力信号によりシフト方向を切換る手段であ
る。第１図の系においては、第５図の系と同様に４本の
シフトパス（21,22,23,24）を有する構成をなしてい
る。シフトパス（22,23,24）の内部構成はシフトパス
（21）と同様なものである。図中の端子（13,14,15）は
第１図、第２図中の同一符号のものと同一のものであ
る。図中の端子（16,17,18）は第３図、第４図の説明に
て後述する。
る。SRL（１）の、シフトパス指定端子（3a,3b）、デコ
ーダ（４）、マルチプレクサ（５）、スキヤンイン端子
（６）、スキヤンアウト端子（７）、AND回路（８）、
クロツク端子（９）およびモード切換端子（10）は第５
図に示した同一符号のものと同一のものである。（11）
はシフト方向制御手段であり、シフト方向制御端子（1
2）からの入力信号によりシフト方向を切換る手段であ
る。第１図の系においては、第５図の系と同様に４本の
シフトパス（21,22,23,24）を有する構成をなしてい
る。シフトパス（22,23,24）の内部構成はシフトパス
（21）と同様なものである。図中の端子（13,14,15）は
第１図、第２図中の同一符号のものと同一のものであ
る。図中の端子（16,17,18）は第３図、第４図の説明に
て後述する。
第３図は、第１図におけるシフト方向制御手段（１）の
内部構造の一例を示している。この図はAND回路（112,1
13）およびＲ回路（111）によつて構成したものであ
る。インバータ回路（114）はシフト方向制御端子（1
2）から入力されるシフト方向制御信号の論理的反転を
得るためのものである。順シフト入力端子（17）は、順
シフト方向に対し前段のSRLから、あるいは順シフト方
向に対し最前段に位置するSRLの場合スキヤンイン端子
（６）からの信号の入力端子である。逆シフト入力端子
（18）は、順シフト方向に対し後段のSRLから、あるい
は順シフト方向に対し最後段の一つ手前に位置するSRL
の場合はスキヤンイン端子（６）から、あるいは順シフ
ト方向に対し最後段に位置するSRLの場合は最前段のSRL
からの信号の入力端子である。（16）はSRL（１）への
出力端子である。
内部構造の一例を示している。この図はAND回路（112,1
13）およびＲ回路（111）によつて構成したものであ
る。インバータ回路（114）はシフト方向制御端子（1
2）から入力されるシフト方向制御信号の論理的反転を
得るためのものである。順シフト入力端子（17）は、順
シフト方向に対し前段のSRLから、あるいは順シフト方
向に対し最前段に位置するSRLの場合スキヤンイン端子
（６）からの信号の入力端子である。逆シフト入力端子
（18）は、順シフト方向に対し後段のSRLから、あるい
は順シフト方向に対し最後段の一つ手前に位置するSRL
の場合はスキヤンイン端子（６）から、あるいは順シフ
ト方向に対し最後段に位置するSRLの場合は最前段のSRL
からの信号の入力端子である。（16）はSRL（１）への
出力端子である。
次に、この発明の一例として上記のとおりに構成した場
合について説明を行う。
合について説明を行う。
スキヤンモードに設定する場合はモード切換端子（10）
に“H"を入力し、ノーマルモードに設定する場合はモー
ド切換端子（10）に“L"を入力することによつてモード
切換を行うことに関して従来例の部で述べたとおりであ
る。またノーマルモード時は従来例で述べたように各SR
Lの接続関係はシフトパスとは全く無関係になるため、
本発明によつて変化する部分は無く、例えば通常のデー
タの遅延時間の増加を抑制することができるなど従来例
と同様の動作となる。
に“H"を入力し、ノーマルモードに設定する場合はモー
ド切換端子（10）に“L"を入力することによつてモード
切換を行うことに関して従来例の部で述べたとおりであ
る。またノーマルモード時は従来例で述べたように各SR
Lの接続関係はシフトパスとは全く無関係になるため、
本発明によつて変化する部分は無く、例えば通常のデー
タの遅延時間の増加を抑制することができるなど従来例
と同様の動作となる。
以上のようなことから、スキヤンモードに設定した場合
について従来例と対比しながら述べていく。従来例のシ
フトパス（25,26,27,28）はシフトパス（21,22,23,24）
に対応しているとする。これらシフトパスの中で特にシ
フトパス（21）と従来例のシフトパス（25）を取上げて
比較する。シフトパス（25）がＮ個のSRL（１）から構
成されているとすれば、シフトパス（21）はＮ＋１個の
SRL（１）とＮ＋１個のシフト方向制御手段（11）とか
ら構成される。つまり本願発明ではシフト方向制御手段
（11）をＮ＋１個設ける必要がある。該SRL（１）は他
のSRL（１）のように論理値を設定するためのものでは
なくスキヤンアウトすべき論理値を格納するものであ
り、該SRL（１）内のノーマルモード時の入力端子（10
5）は開放状態にしてある。また、SRL（１）は順シフト
方向に対して最前段から第１段目、第２段目、……と称
することにする。
について従来例と対比しながら述べていく。従来例のシ
フトパス（25,26,27,28）はシフトパス（21,22,23,24）
に対応しているとする。これらシフトパスの中で特にシ
フトパス（21）と従来例のシフトパス（25）を取上げて
比較する。シフトパス（25）がＮ個のSRL（１）から構
成されているとすれば、シフトパス（21）はＮ＋１個の
SRL（１）とＮ＋１個のシフト方向制御手段（11）とか
ら構成される。つまり本願発明ではシフト方向制御手段
（11）をＮ＋１個設ける必要がある。該SRL（１）は他
のSRL（１）のように論理値を設定するためのものでは
なくスキヤンアウトすべき論理値を格納するものであ
り、該SRL（１）内のノーマルモード時の入力端子（10
5）は開放状態にしてある。また、SRL（１）は順シフト
方向に対して最前段から第１段目、第２段目、……と称
することにする。
まず順シフト方向モードに設定する場合、シフト方向制
御端子（12）に“H"を入力する。これによつてAND回路
（112）に“H"が入力し、AND回路（113）にインバータ
回路（114）を介して“L"が入力する。したがつて、AND
回路（113）は逆シフト入力端子（18）の入力にかかわ
りなく“L"を出力し、AND回路（112）は、順シフト入力
端子（17）からの入力信号を出力し、Ｒ回路（111）
を介してシフト方向制御手段（11）の出力端子（16）か
らSRL（１）に順シフト入力端子（17）からの入力信号
をそのまま出力する。つまりシフトパス（21）における
SRL（１）の接続関係は、（６）→（11）→第１番目SRL
（１）→（11）→第２番目SRL（１）→（11）→……→
（11）→第Ｎ番目SRL（１）→（11）→第Ｎ＋１番目SRL
（１）→（５）→（７）となり、シフト方向制御手段
（11）を間に挾み、第Ｎ＋１番目のスキヤンアウト用SR
L（１）を備えたことを除いてシフトパス（25）と全く
同等になる。スキヤンインを行う場合、従来例で述べた
とおりに行えば良い。スキヤンアウトを行う場合、従来
例のシフトパス（25）ではクロツクをＮ周期入力させれ
ば良かつたが、シフトパス（21）はクロツクをＮ＋１周
期入力させる必要がある。スキヤンアウト端子（７）に
は、第Ｎ＋１番目SRL（１），第Ｎ番目SRL（１）、…
…、第１番目SRL（１）の順に出力される。したがつて
最初の値を読み跳ばせば従来例と全く同等である。
御端子（12）に“H"を入力する。これによつてAND回路
（112）に“H"が入力し、AND回路（113）にインバータ
回路（114）を介して“L"が入力する。したがつて、AND
回路（113）は逆シフト入力端子（18）の入力にかかわ
りなく“L"を出力し、AND回路（112）は、順シフト入力
端子（17）からの入力信号を出力し、Ｒ回路（111）
を介してシフト方向制御手段（11）の出力端子（16）か
らSRL（１）に順シフト入力端子（17）からの入力信号
をそのまま出力する。つまりシフトパス（21）における
SRL（１）の接続関係は、（６）→（11）→第１番目SRL
（１）→（11）→第２番目SRL（１）→（11）→……→
（11）→第Ｎ番目SRL（１）→（11）→第Ｎ＋１番目SRL
（１）→（５）→（７）となり、シフト方向制御手段
（11）を間に挾み、第Ｎ＋１番目のスキヤンアウト用SR
L（１）を備えたことを除いてシフトパス（25）と全く
同等になる。スキヤンインを行う場合、従来例で述べた
とおりに行えば良い。スキヤンアウトを行う場合、従来
例のシフトパス（25）ではクロツクをＮ周期入力させれ
ば良かつたが、シフトパス（21）はクロツクをＮ＋１周
期入力させる必要がある。スキヤンアウト端子（７）に
は、第Ｎ＋１番目SRL（１），第Ｎ番目SRL（１）、…
…、第１番目SRL（１）の順に出力される。したがつて
最初の値を読み跳ばせば従来例と全く同等である。
次に逆シフト方向モードに設定する場合、シフト方向制
御端子（12）に“L"を入力する。これによつてAND回路
（112）に“L"が入力し、AND回路（113）にインバータ
回路（114）を介して“H"が入力する。したがつてAND回
路（112）は順シフト入力端子（17）の入力にかかわり
なく“L"を入力し、AND回路（113）は逆シフト入力端子
（18）からの入力信号を出力し、Ｒ回路（111）を介
してシフト方向制御手段（11）の出力端子（16）からSR
L（１）に逆シフト入力端子（18）からの入力信号をそ
のまま出力する。つまりシフトパス（21）におけるSRL
（１）の接続関係は、（６）→（11）→第Ｎ番目SRL
（１）→（11）→第N-1番目SRL（１）→（11）→……→
（11）→第１番目SRL（１）→（11）→第Ｎ＋１番目SRL
（１）→（５）→（７）となり、第１番目から第Ｎ番目
までのSRL（１）の順が全く逆になつている。スキヤン
インを行う場合、スキヤンイン端子（６）に順シフト方
向の場合とは全く逆の順に設定すべき論理値をクロツク
に同期して入力すれば良い。スキヤンアウトを行う場
合、順シフト方向の場合と同様にクロツクをＮ＋１周期
入力させる必要がある。スキヤンアウト端子（７）に
は、第Ｎ＋１番目SRL（１）、第１番目SRL（１）、…
…、第Ｎ番目SRL（１）の順に出力される。したがつて
最初の値を読み跳ばすことによつて各SRL（１）の論理
値の組が得られる。
御端子（12）に“L"を入力する。これによつてAND回路
（112）に“L"が入力し、AND回路（113）にインバータ
回路（114）を介して“H"が入力する。したがつてAND回
路（112）は順シフト入力端子（17）の入力にかかわり
なく“L"を入力し、AND回路（113）は逆シフト入力端子
（18）からの入力信号を出力し、Ｒ回路（111）を介
してシフト方向制御手段（11）の出力端子（16）からSR
L（１）に逆シフト入力端子（18）からの入力信号をそ
のまま出力する。つまりシフトパス（21）におけるSRL
（１）の接続関係は、（６）→（11）→第Ｎ番目SRL
（１）→（11）→第N-1番目SRL（１）→（11）→……→
（11）→第１番目SRL（１）→（11）→第Ｎ＋１番目SRL
（１）→（５）→（７）となり、第１番目から第Ｎ番目
までのSRL（１）の順が全く逆になつている。スキヤン
インを行う場合、スキヤンイン端子（６）に順シフト方
向の場合とは全く逆の順に設定すべき論理値をクロツク
に同期して入力すれば良い。スキヤンアウトを行う場
合、順シフト方向の場合と同様にクロツクをＮ＋１周期
入力させる必要がある。スキヤンアウト端子（７）に
は、第Ｎ＋１番目SRL（１）、第１番目SRL（１）、…
…、第Ｎ番目SRL（１）の順に出力される。したがつて
最初の値を読み跳ばすことによつて各SRL（１）の論理
値の組が得られる。
仮に従来例のスキヤンパス（25）のＭ番目（１≦Ｍ≦
Ｎ）のSRL（１）に“H"のみを出力する故障が存在する
場合、Ｍ番目SRL（１）の影響によつてスキヤンアウト
される論理値は全て“H"となる。従来例では故障SRL
（１）の位置を特定することができない。
Ｎ）のSRL（１）に“H"のみを出力する故障が存在する
場合、Ｍ番目SRL（１）の影響によつてスキヤンアウト
される論理値は全て“H"となる。従来例では故障SRL
（１）の位置を特定することができない。
一方、本発明によるスキヤンパス（21）のＭ番目のSRL
（１）に“H"のみを出力する故障が存在する場合、まず
順シフト方向で、第１番目から第Ｎ番号までの全てのSR
L（１）に“L"をスキヤンインする。次に逆シフト方向
でスキヤンアウトする。得られる論理値は第Ｎ＋１番
目、……、第Ｎ番目のSRL（１）の順であり最初を読み
跳ばすと“Ｌ、Ｌ、……Ｌ、Ｈ……H"が得られる。つま
り第Ｍ番目から第Ｎ番目のSRL（１）の部分が“H"とな
つて出力される。したがつて第Ｍ番目を特定することが
できる。“L"のみを出力する故障が存在する場合も全て
のSRL（１）に“H"をスキヤンインし、上記の過程と同
様に行えば故障SRLを特定することができることはいう
までもない。
（１）に“H"のみを出力する故障が存在する場合、まず
順シフト方向で、第１番目から第Ｎ番号までの全てのSR
L（１）に“L"をスキヤンインする。次に逆シフト方向
でスキヤンアウトする。得られる論理値は第Ｎ＋１番
目、……、第Ｎ番目のSRL（１）の順であり最初を読み
跳ばすと“Ｌ、Ｌ、……Ｌ、Ｈ……H"が得られる。つま
り第Ｍ番目から第Ｎ番目のSRL（１）の部分が“H"とな
つて出力される。したがつて第Ｍ番目を特定することが
できる。“L"のみを出力する故障が存在する場合も全て
のSRL（１）に“H"をスキヤンインし、上記の過程と同
様に行えば故障SRLを特定することができることはいう
までもない。
また、上記実施例ではシフト方向制御手段（11）はAND
回路（112,113）、Ｒ回路（111）で構成されていた
が、第４図に示すようにN ch TG（115,116）で構成して
もよい。シフト方向制御端子（12）が“H"ならばN ch T
G（115）がONし、N ch TG（116）がOFFするため出力端
子（16）は順シフト入力端子（17）からの信号を出力す
る。一方シフト方向制御端子（12）が“L"ならばN ch T
G（115）がOFFし、N ch TG（116）がONするため出力端
子（16）は逆シフト入力端子（18）からの信号を出力す
る。したがつて第４図のシフト方向制御手段（11）は第
３図のそれと同様の効果を奏する。
回路（112,113）、Ｒ回路（111）で構成されていた
が、第４図に示すようにN ch TG（115,116）で構成して
もよい。シフト方向制御端子（12）が“H"ならばN ch T
G（115）がONし、N ch TG（116）がOFFするため出力端
子（16）は順シフト入力端子（17）からの信号を出力す
る。一方シフト方向制御端子（12）が“L"ならばN ch T
G（115）がOFFし、N ch TG（116）がONするため出力端
子（16）は逆シフト入力端子（18）からの信号を出力す
る。したがつて第４図のシフト方向制御手段（11）は第
３図のそれと同様の効果を奏する。
以上のように、第１の発明の論理回路試験装置によれ
ば、複数のシフト方向制御手段は、それぞれ対応するシ
フトジスタの第１のゲートの入力へその出力を与える第
３及び第４のゲートと、第３及び第４のゲートに接続さ
れ、方向切替え信号に応じていずれか一方のゲートを能
動状態とするために第３及び第４のゲートに対して第３
及び第４のゲート選択信号をそれぞれ出力する第２のゲ
ート制御手段とを備えて構成されているので、第３及び
第４のゲートを第２のゲート制御手段によって切り換え
ることでシフトレジスタの構成を変えることなくシフト
パス手段に双方向性をもたせることができ、ノーマルモ
ードでの通常データの伝達特性を維持したまま、故障し
たシフトレジスタを容易に特定することができるという
効果がある。
ば、複数のシフト方向制御手段は、それぞれ対応するシ
フトジスタの第１のゲートの入力へその出力を与える第
３及び第４のゲートと、第３及び第４のゲートに接続さ
れ、方向切替え信号に応じていずれか一方のゲートを能
動状態とするために第３及び第４のゲートに対して第３
及び第４のゲート選択信号をそれぞれ出力する第２のゲ
ート制御手段とを備えて構成されているので、第３及び
第４のゲートを第２のゲート制御手段によって切り換え
ることでシフトレジスタの構成を変えることなくシフト
パス手段に双方向性をもたせることができ、ノーマルモ
ードでの通常データの伝達特性を維持したまま、故障し
たシフトレジスタを容易に特定することができるという
効果がある。
第２の発明の論理回路試験装置によれば、シフト方向制
御手段を用いて、単一のスキャンイン端子から入力して
一方方向に移動することによって、シフトレジスタに記
憶したテストデータを、出力順序を変更して一方方向と
は逆の方向に移動することによって単一のスキャンアウ
ト端子から出力することができ、簡易な構成でスキャン
アウト端子から出力されるデータを用いて故障している
シフトレジスタを容易に特定できるという効果がある。
御手段を用いて、単一のスキャンイン端子から入力して
一方方向に移動することによって、シフトレジスタに記
憶したテストデータを、出力順序を変更して一方方向と
は逆の方向に移動することによって単一のスキャンアウ
ト端子から出力することができ、簡易な構成でスキャン
アウト端子から出力されるデータを用いて故障している
シフトレジスタを容易に特定できるという効果がある。
第１図はこの発明の一実施例による論理回路試験装置を
示す図、第２図は第１図および第５図中で使用されてい
るSRL（１）の内部構造の一例を示す図、第３図および
第４図は各々第１図におけるシフト方向制御手段の一例
を示す図、第５図は従来の論理回路試験装置の一例を示
す図である。 （11）はシフト方向制御手段、（12）はシフト方向制御
端子、（16）はシフト方向制御手段（11）の出力端子、
（17）は順シフト入力端子、そして（18）は逆シフト入
力端子を示している。 なお、各図中の同一符号は同一または相当部分を示す。
示す図、第２図は第１図および第５図中で使用されてい
るSRL（１）の内部構造の一例を示す図、第３図および
第４図は各々第１図におけるシフト方向制御手段の一例
を示す図、第５図は従来の論理回路試験装置の一例を示
す図である。 （11）はシフト方向制御手段、（12）はシフト方向制御
端子、（16）はシフト方向制御手段（11）の出力端子、
（17）は順シフト入力端子、そして（18）は逆シフト入
力端子を示している。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】論理回路の試験を行うために複数のテスト
データを保持できる、スキャンイン・スキャンアウトす
ることが可能なシフトパス手段を備える論理回路試験装
置において、 前記シフトパス手段は、複数のシフトレジスタと、該複
数のシフトレジスタに対応して設けられ、前記シフトパ
ス手段のデータ移動方向を制御するための複数のシフト
方向制御手段とを有し、 前記複数のシフトレジスタは、それぞれ、 データを一時的に記憶する一時記憶手段と、 テストデータを入力し、前記一時記憶手段に対して該テ
ストデータを出力する第１のゲートと、 通常データを入力し、前記一時記憶手段に対して該通常
データを出力する第２のゲートと、 前記第１及び第２のゲートに接続され、モード切り換え
信号に応じていずれか一方のゲートを能動状態とするた
めに前記第１及び第２のゲートに対して第１及び第２の
ゲート選択信号をそれぞれ出力する第１のゲート制御手
段とを備え、 前記複数のシフト方向制御手段は、それぞれ、 対応する前記シフトレジスタの前記第１のゲートの入力
へその出力を与える第３及び第４のゲートと、 前記第３及び第４のゲートに接続され、方向切り換え信
号に応じていずれか一方のゲートを能動状態とするため
に前記第３及び第４のゲートに対して第３及び第４のゲ
ート選択信号をそれぞれ出力する第２のゲート制御手段
とを備え、 前記第３のゲートは、前記シフトパス手段がデータを第
１の方向に移動する時に前記テストデータを入力し、前
記第４のゲートは、前記シフトパス手段がデータを第２
の方向に移動する時に前記テストデータを入力すること
を特徴とする、論理回路試験装置。 - 【請求項２】前記シフトパス手段は、一連のテストデー
タが順に入力するための単一のスキャンイン端子と、前
記シフトパス手段が記憶している一連のテストデータを
順に出力するための単一のスキャンアウト端子とを備
え、 前記複数のシフトレジスタは、前記スキャンイン端子と
前記スキャンアウト端子との間に順番に並べてチェーン
状に接続され、 前記複数のシフト方向制御手段は、 前記テストデータを前記第１の方向に移動することによ
って、前記スキャンイン端子から順に入力される複数の
前記テストデータを、前記複数のシフトレジスタ内をそ
の並びの一方方向に移動して前記スキャンアウト端子か
ら出力させるとともに、前記テストデータを前記第２の
方向に移動することによって、前記シフトレジスタが記
憶しているデータを、前記複数のシフトレジスタ内を前
記一方方向とは逆の方向に移動して前記スキャンアウト
端子から出力させることを特徴とする、特許請求の範囲
第１項記載の論理回路試験装置。 - 【請求項３】単一のスキャンイン端子と単一のスキャン
アウト端子との間に順番に並べてチェーン状に接続さ
れ、クロックに応じてテストデータを入力して記憶し、
記憶しているデータを出力する複数のシフトレジスタを
有するシフトパス手段を備える論理回路試験装置におい
て、 前記シフトパス手段は、 前記スキャンイン端子から順に入力される一連で複数の
テストデータを、前記複数のシフトレジスタ内をその並
びの一方方向に移動して前記スキャンアウト端子から出
力させる第１の方向と、前記複数のシフトレジスタが記
憶しているデータを、前記複数のシフトレジスタ内を前
記一方方向とは逆の方向に移動して前記スキャンアウト
端子から出力させる第２の方向との切り換えを、前記シ
フトパス手段に入力されるシフト方向選択信号に応じて
行なうシフト方向制御手段と、 前記シフト方向選択信号に応じて前記シフトパス手段と
前記単一のスキャンイン端子との接続及び前記シフトパ
ス手段と前記単一のスキャンアウト端子との接続とを切
り換えることによって、シフト方向によって変わるシフ
トパス手段の入力へ前記単一のスキャンイン端子から前
記テストデータを与えるとともに、シフト方向によって
変わるシフトパス手段の出力から前記単一のスキャンア
ウト端子へ前記シフトレジスタが記憶している前記デー
タを出力させる切り換え手段とを備える、論理回路試験
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126176A JPH0690260B2 (ja) | 1986-05-30 | 1986-05-30 | 論理回路試験装置 |
| US07/055,194 US5062110A (en) | 1986-05-30 | 1987-05-28 | Logic circuit testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126176A JPH0690260B2 (ja) | 1986-05-30 | 1986-05-30 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62282280A JPS62282280A (ja) | 1987-12-08 |
| JPH0690260B2 true JPH0690260B2 (ja) | 1994-11-14 |
Family
ID=14928561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126176A Expired - Lifetime JPH0690260B2 (ja) | 1986-05-30 | 1986-05-30 | 論理回路試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5062110A (ja) |
| JP (1) | JPH0690260B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2638281B2 (ja) * | 1990-10-08 | 1997-08-06 | 日本電気株式会社 | スキャンパス回路 |
| US5581564A (en) * | 1990-12-18 | 1996-12-03 | Integrated Device Technology, Inc. | Diagnostic circuit |
| US5260948A (en) * | 1991-03-13 | 1993-11-09 | Ncr Corporation | Bidirectional boundary-scan circuit |
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| WO1992016998A1 (en) | 1991-03-18 | 1992-10-01 | Quality Semiconductor, Inc. | Fast transmission gate switch |
| DE69406942T2 (de) * | 1993-09-16 | 1998-03-19 | Quality Semiconductor Inc | Abtastprüfungsschaltung mit schnellem übertragungsgateschalter |
| US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| WO1998055926A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scan element and communication device made by using the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761695A (en) * | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
| JPS5930073A (ja) * | 1982-08-12 | 1984-02-17 | Fujitsu Ltd | 双方向シフトレジスタ型論理回路診断方式 |
| EP0104293B1 (fr) * | 1982-09-28 | 1986-12-30 | International Business Machines Corporation | Dispositif pour le chargement et la lecture de différentes chaînes de bascules dans un système de traitement de données |
| JPS59180467A (ja) * | 1983-03-31 | 1984-10-13 | Toshiba Corp | 論理回路の試験方法 |
| JPS60262247A (ja) * | 1984-06-07 | 1985-12-25 | Fujitsu Ltd | 双方向シフト、スキヤン方式 |
| US4701917A (en) * | 1984-06-20 | 1987-10-20 | Jones Thomas M | Diagnostic circuit |
| US4602210A (en) * | 1984-12-28 | 1986-07-22 | General Electric Company | Multiplexed-access scan testable integrated circuit |
| US4683569A (en) * | 1985-10-21 | 1987-07-28 | The Singer Company | Diagnostic circuit utilizing bidirectional test data comparisons |
-
1986
- 1986-05-30 JP JP61126176A patent/JPH0690260B2/ja not_active Expired - Lifetime
-
1987
- 1987-05-28 US US07/055,194 patent/US5062110A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62282280A (ja) | 1987-12-08 |
| US5062110A (en) | 1991-10-29 |
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