JP2000509560A - マルチチップモジュール - Google Patents

マルチチップモジュール

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JP2000509560A
JP2000509560A JP10509266A JP50926698A JP2000509560A JP 2000509560 A JP2000509560 A JP 2000509560A JP 10509266 A JP10509266 A JP 10509266A JP 50926698 A JP50926698 A JP 50926698A JP 2000509560 A JP2000509560 A JP 2000509560A
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ナピエララ ディーター
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Abstract

(57)【要約】 本発明は、支持基板を有するマルチチップモジュールに関し、この支持基板の実装側にはＩＣ構成素子および別の電子構成部材が設けられている。これらＩＣ構成素子および別の電子構成部材は導電接続を介して相互に接続されている。電気スルー線路が支持基板の実装側から裏側へ導かれており、裏側でマルチチップモジュールの接続のために、構成群支持体に配置されたハンダ接点と接続されている。本発明では、マルチチップモジュール表側の導体路密度を低減し、支持基板の必要な層数を低減するために、それぞれＩＣ構成素子と支持基板との間に支持部材を配属することが提案される。この支持部材は導体路および構成素子を有し、これらの素子は第１の端子面を介してそれぞれのＩＣ構成素子と接続され、また第２の端子面を介して支持基板の端子と接続される。

Description

【発明の詳細な説明】 マルチチップモジュール 従来の技術 本発明は、請求項１の上位概念によるマルチチップモジュールから出発する。 マルチチップモジュールは支持基板からなり、この支持基板には複数のケーシ ング無しＩＣ構成素子および別の電子構成素子、例えばＳＭＤ構成素子が設けら れる。脆弱な構成素子を環境の影響から保護するためにカバーまたはキャップが 支持基板に設けられる。支持基板は通常、多層導体基板または多層セラミックと して構成されており、これによりＩＣ構成素子および別の電子構成素子を支持基 板の複数の層を介して相互に接続することができる。マルチチップモジュールの 電気端子はスルー接点を介して支持基板の裏側に設けられたハンダ接点と接続さ れている。ハンダ接点は有利にはハンダ***部の形態に構成されており、マルチ チップモジュールを機械的および電気的に、相応に配向された構成群支持体の接 触面に接続するため用いる。実装側として設けられたマルチチップモジュールの 表側に設けられたＩＣ構成素子は多数の端子を有し、この端子はマルチチップモ ジュールの表側で導体路と接続されている。この目的のために、ＩＣ構成素子は モジュールの表側に接着されるか、または他の適切な手段で被着され、ボンドワ イヤを介しておづたい炉に集積された端子と接続される。電気的ノイズ信号のク ロストークを抑圧するためにさらに、ボンドワイヤと接続されたＩＣ構成素子の 個々の接続導体路に離散抵抗を接続することが公知である。この抵抗はマルチチ ップモジュールに、それぞれのＩＣ構成素子を設けるために必要な面の外側で設 けなければならない。この従来技術の欠点は、ＩＣ構成素子を設けるために必要 なマルチチップモジュールの面積がＩＣ構成素子の基本面積よりも大きくなけれ ばならないことである。これは、モジュール表側の回路部分と個々の構成素子が ＩＣの取付中に損傷するのを回避するためである。この面には小さな導体路およ び構成素子、例えば抵抗しか設けられないので、マルチチップモジュールの表側 を相応に拡大し、所要のすべての構成素子および導体路を表側に設けることがで きるようにしなければならない。マルチチップモジュールが複数のＩＣを有し、 それらＩＣの各々が個別に多数の端子を有していて、これらの端子をノイズ除去 抵抗と接続しなければならない場合、マルチチップモジュール表側での必要面積 は非常に増大する。このことは欠点として製造コストおよびモジュールの大きさ に影響する。さらにノイズ信号を抑圧するために設けられた離散抵抗素子とその 電気接続部もマルチチップモジュールの実装側で比較 的大きな面積を必要とする。とりわけ欠点となるのは、ノイズ除去のために設け られた抵抗を備えたＩＣ構成素子の電気接続が多数あるため、支持基板の層数を 増やさなければならないことである。このことはまた導体路レイアウトの設計を 困難にし、製造コストに欠点として作用する。 発明の利点 これに対して請求項１の構成を有する本発明のマルチチップモジュールは、モ ジュールの各ＩＣ構成素子と支持基板との間に支持部材を設け、この支持部材に 構成素子および導体路ワイヤの一部を設けることができるという利点を有する。 支持部材は支持基板の製造方法に依存しないで製造することができるから、適切 な製造方法を選択することにより微細な導体路構造体およびサイズの小さな構成 素子を支持部材に設けることができる。このことによって支持基板表側のスペー スが節約され、さらに支持基板で必要な層数が低減される。これによりモジュー ルの製造コストを低減することができる。 本発明の別の構成および改善形態は従属請求項に記載されている。有利には支 持部材の基本面積を相応するＩＣ構成素子の基本面積よりも大きくする。このよ うにすればＩＣ構成素子によって覆われない支持部材の部分に、支持部材に設け られた構成素子および導体路に対する第１および第２の接続面をスペースを節約 して設け、ボンドワイヤを介してＩＣ構成素子および端子に支持基板の実装側で 接続することができる。支持部材はＩＣ構成素子と共に支持基板の実装側に、接 続導体路に小さな間隔で近接するように設けることができるから、従来技術で使 用されなかった、接続導体路とＩＣ構成素子との間の面を使用することができる 。 ノイズ信号を抑圧するために必要な離散抵抗を直接、支持部材の表側に設ける ことができるので非常に有利である。抵抗の電気接続が支持部材で行われるので 、モジュールの支持基板では抵抗およびその配線に対するスペースが必要なくな る。 さらに支持部材としてシリコン基板を設けると有利であり、これに導体路およ び抵抗を高精度で設けることができる。 とくに有利なのは、支持部材をセラミック基板、とりわけセラミック多層基板 として設ける。なぜならこれにより、導体路接続と個々の構成素子を比較的簡単 に支持部材の異なる層に配置することができるからである。これによって導体路 の密度と配線ワイヤ層の数が支持基板上で格段に低減される。 さらにとくに有利には、ノイズ除去のために設けられる抵抗を薄膜または硬膜 技術でセラミック支持部材に製造する。この種の構造体は非常に小さく製造する ことができるので、これによって抵抗に対するスペー ス需要が格段に低減される。 さらにセラミック多層基板では構成素子に容量性または誘導性機能を設けるこ とができ、この機能は公知のようにセラミック基板に集積することができる。 有利には支持部材をＩＣ構成素子と共にモジュールの支持基板に簡単に接着す ることができる。ＩＣ構成素子により形成された熱をさらに良好に熱放出するた めに熱伝導接着剤を使用することができる。 図面 本発明の実施例が図面に示されており、以下詳細に説明する。図は簡略的に縮 尺通りではなく、本発明のマルチチップモジュールの第１実施例の横断面を示す 。この実施例ではマルチチップモジュールは接着された支持部材と個々のＩＣ構 成素子を有する。 実施例の説明 図１には、本発明のマルチチップモジュールの第１実施例が示されている。こ こに示された実施例では、マルチチップモジュール１の支持基板２は多層導体板 からなる。実装側として設けられたモジュール１の表側３には、種々の構成素子 ７が配置されており、これらの構成素子は導体路９を介して表側および導体板２ の内側層で、またスルー接点を介して公知のように相互に接続されている。マル チチップモジュールに設けられた回路の電気端子はスルー接点６を介して導体板 ２の裏側４に導かれ、そこでハンダ***体の形態のハ ンダ接点５と接続されている。マルチチップモジュール１はハンダ***体５と共 に相応に配向された、図示しない構成分枝自体の接触面に載置され、***体とリ フローハンダ付け法でハンダ付けされる。 多層導体板２の表側３には、構成素子７の他に複数のＩＣ構成素子３０（集積 回路）が設けられており、これらのうち図１には簡単にするため１つだけが図示 されている。ＩＣ構成素子３０はプレート状の支持部材２０に、チップオンボー ド技術で取り付けられている。支持部材２０も導体板２の表側３に載置されてい る。プレート状の支持部材２０は図示の実施例では、セラミック多層基板（多層 セラミック）として構成されており、絶縁された複数のセラミック層からなる。 これら層の間には導体路が設けられており、この導体路はスルー接点（Ｖｉａｓ ）を介して相互に接続されている。導体路とスルー接点のセラミック多層基板に おける構造的大きさは典型的には、導体板２の相応する構造的大きさよりも小さ い。しかし他の支持基板を支持部材に対して使用することも考えられる。例えば 、シリコン基板または簡単なセラミック板を使用することも考えられる。 図１に示されたＩＣ構成素子３０は接着層３１を介して多層セラミック２０と 結合している。多層セラミック２０もまた接着層１１を介して導体板２と結合さ れている。この接着層は熱伝導性接着剤からなる多層 セラミック２０の基本面は片方の側でＩＣ構成素子の基本面よりも大きく構成さ れている。しかし他方の側では、多層セラミック２０を導体路９の端子間で、Ｉ Ｃ構成素子の取り付けのために設けられた領域で導体板２に接着することができ るように小さく構成されている。ＩＣ構成素子３０により覆われない、多層セラ ミック２０の表側２５の部分には、端子面２１と端子面２２がボンドパッドの形 態で設けられてる。端子面２１はボンドワイヤ２３を介してＩＣ構成素子３０の 端子と接続されている。端子面２２もまた別のボンドワイヤ１２を介して導体路 ９の端子１０と接続されている。さらに表側２５では第１の端子面２１と第２の 端子面２２との間に薄膜技術で製造された離散抵抗２４が電気ノイズ信号の抑圧 のために設けられている。抵抗２４は直接、または表側２５に設けられた別の導 体路を介して接触面２１および２２と接続することができる。導体路および抵抗 は択一的に、厚膜技術でも製造することができる。さらに導体路および抵抗を表 側２５かつＩＣ構成素子の下方に設けることもできる。このことは、支持部材２ ０としてただ１つの単層セラミック板を使用する場合に有利である。この場合Ｉ Ｃ構成素子は絶縁性の接着剤により分離され、表側２５に導体路および抵抗と共 に取り付けられる。支持部材２０が図１に示した実施例のように多層セラミック の場合は、導体路も多層セラミック２０の０内側層に 設けられ、これらの層はスルー接点（Ｖｉａｓ）を介して導体路および表側２５ の端子面２１，２２に接続される。従って表側２５および多層セラミック２０の 内側層に、ＩＣ構成素子３０と抵抗２４との間の電気線路接続の大部分が設けら れる。従って導体板２では導体路密度と層数を低減することができる。 導体路と離散抵抗２４の他に、ここに図示した実施例ではさらに容量性構成素 子２８と誘導性構成素子２７を集積構成素子として多層セラミック２０の表側２ ５または内側層の１つに設けることができる。その際容量性構成素子２８、例え ばコンデンサを、個々の層に設けられ、電極として用いる導体路（この導体路は 誘電性中間相によって分離されている）に平坦に公知のように形成することがで きる。誘導性構成素子、例えばコイルは適切な長さと形状を有する個々の導体路 によって形成することができる。 微細構造の導体路によって、抵抗２４と容量性および誘導性構成素子２７と２ ８は、多層セラミック２０の表側２５および内側層に設け、並びに端子面２０を 構成素子３０により覆われていない、図示しない部分に設けることによって、マ ルチチップモジュールをこれまでよりも小さくかつ安価に製造することができる 。

Claims (1)

  1. 【特許請求の範囲】 1. 支持基板（２）を有するマルチチップモジュール（１）であって、該支持 基板の実装側（３）には少なくとも１つのＩＣ構成素子（３０）および他の電子 構成部材（７）が設けられており、 当該ＩＣ構成素子および他の電子構成部材は導電接続（９，１２，２３）を介 して相互に接続されており、 電気スルー線路（６）が支持基板の実装側（３）から裏側（４）に導かされて おり、かつ裏側（４）でマルチチップモジュール（１）の電気接続のために、構 成群支持体に配置されたハンダ接点（５）と接続されている形式のマルチチップ モジュールにおいて、 それぞれのＩＣ構成素子（３０）と支持基板（２）との間に支持部材（２０） が配置されており、 該支持部材は導体路および／または構成素子（２４，２７，２８）を有し、 該導体路および／または構成素子は、支持部材に配置された端子面（２１）を 介してそれぞれのＩＣ構成素子（３０）と接続されており、かつ支持部材に配置 された第２の端子面（２２）を介して、支持基板（２）上の端子（１０）と接続 されている、 ことを特徴とするマルチチップモジュール。 2. 支持部材（２０）の基本面は、少なくとも１つ のＩＣ構成素子（３０）の基本面よりも大きく構成されており、 ＩＣ構成素子（３０）によって覆われていない支持部材（２０）の表側（２５ ）には第１および第２の端子面（２１，２２）が設けられており、 第１の端子面（２１）はボンドワイヤ（２３）を介してＩＣ構成素子（３０） と電気的に接続されており、 第２の端子面（２２）は別のボンドワイヤ（１２）を介して、支持基板（２） の実装側（３）の端子（１０）と接続されている、請求項１記載のマルチチップ モジュール。 3. 支持部材（２０）の表側（２５）には、電気構成素子（２４）として離散 抵抗が電気の伊豆信号の抑圧のために設けられており、 当該離散抵抗は第１および第２の端子面（２１，２２）と電気的に接続されて いる、請求項２記載のマルチチップモジュール。 4. 支持部材（２０）はシリコン基板である、請求項３記載のマルチチップモ ジュール。 5. 支持部材（２０）はセラミック基板である、請求項３記載のマルチチップ モジュール。 6. 支持部材（２０）はセラミック多層基板であり、該セラミック多層基板で は、導体路および構成素子（２４，２７，２８）が、絶縁セラミック層により相 互に分離された複数の層に設けられており、 当該複数の層はスルー接点（Ｖｉａｓ）を介して電気的に接続されている、請 求項５記載のマルチチップモジュール。 7. 抵抗（２４）および導体路は薄膜技術または厚膜技術で設けられている、 請求項５または６記載のマルチチップモジュール。 8. セラミック多層基板（２０）の表側（２５）または内側層の１つには、誘 導性構成素子（２７）および／または容量性構成素子（２８）が設けられている 、請求項６記載のマルチチップモジュール。 9. 支持部材（２０）は支持基板（２）に接着されている、請求項１から８ま でのいずれか１項記載のマルチチップモジュール。 10．支持部材（２０）は熱伝導接着剤（１１）によって支持基板（２）に接着 されている、請求項９記載のマルチチップモジュール。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081146A (ja) * 2005-09-14 2007-03-29 Fuji Electric Device Technology Co Ltd インダクタ付半導体装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19830158C2 (de) * 1997-09-30 2001-05-10 Tyco Electronics Logistics Ag Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente
DE69937936T2 (de) * 1998-03-27 2009-01-08 Nxp B.V. Datenträger mit einem auf leiterrahmen basierten modul mit doppelseitiger chip-abdeckung
JP2000068007A (ja) 1998-08-20 2000-03-03 Fujitsu Takamisawa Component Ltd ケーブル付き平衡伝送用コネクタ
US6268660B1 (en) * 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
US6137174A (en) * 1999-05-26 2000-10-24 Chipmos Technologies Inc. Hybrid ASIC/memory module package
US6297551B1 (en) * 1999-09-22 2001-10-02 Agere Systems Guardian Corp. Integrated circuit packages with improved EMI characteristics
US6380623B1 (en) * 1999-10-15 2002-04-30 Hughes Electronics Corporation Microcircuit assembly having dual-path grounding and negative self-bias
JP4224924B2 (ja) * 2000-03-30 2009-02-18 株式会社デンソー 指示計器の製造方法
JP3796099B2 (ja) * 2000-05-12 2006-07-12 新光電気工業株式会社 半導体装置用インターポーザー、その製造方法および半導体装置
US6448507B1 (en) * 2000-06-28 2002-09-10 Advanced Micro Devices, Inc. Solder mask for controlling resin bleed
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6787926B2 (en) * 2001-09-05 2004-09-07 Taiwan Semiconductor Manufacturing Co., Ltd Wire stitch bond on an integrated circuit bond pad and method of making the same
JP3888263B2 (ja) * 2001-10-05 2007-02-28 株式会社村田製作所 積層セラミック電子部品の製造方法
US6534844B1 (en) * 2001-10-30 2003-03-18 Agilent Technologies, Inc. Integrated decoupling networks fabricated on a substrate having shielded quasi-coaxial conductors
US6975035B2 (en) 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
TW577153B (en) * 2002-12-31 2004-02-21 Advanced Semiconductor Eng Cavity-down MCM package
JP4000160B2 (ja) * 2003-09-19 2007-10-31 富士通株式会社 プリント基板およびその製造方法
DE102004013733B4 (de) * 2004-03-18 2006-04-06 Infineon Technologies Ag Halbleiterbauteil in Stapelbauweise mit einem optisch aktiven Halbleiterchip und Verfahren zu seiner Herstellung
US7402442B2 (en) * 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
US7473102B2 (en) * 2006-03-31 2009-01-06 International Business Machines Corporation Space transforming land grid array interposers
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US9313874B2 (en) 2013-06-19 2016-04-12 SMART Storage Systems, Inc. Electronic system with heat extraction and method of manufacture thereof
FR3024506B1 (fr) * 2014-07-30 2016-07-29 Saint Gobain Vitrage comprenant un pion et procede de fabrication du vitrage.

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617730A (en) * 1984-08-13 1986-10-21 International Business Machines Corporation Method of fabricating a chip interposer
JPS62216259A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd 混成集積回路の製造方法および構造
FR2611986B1 (fr) * 1987-03-03 1989-12-08 Thomson Semiconducteurs Structure de circuit hybride complexe et procede de fabrication
KR930010076B1 (ko) * 1989-01-14 1993-10-14 티디케이 가부시키가이샤 다층혼성집적회로
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
DE4108154A1 (de) * 1991-03-14 1992-09-17 Telefunken Electronic Gmbh Elektronische baugruppe und verfahren zur herstellung von elektronischen baugruppen
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
US5490324A (en) * 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
FR2716037B1 (fr) * 1994-02-10 1996-06-07 Matra Marconi Space France Procédé pour connecter des circuits électoniques dans un module multi-puces à substrat co-cuit, et module multi-puces ainsi obtenu.
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
JPH0888474A (ja) * 1994-09-16 1996-04-02 Taiyo Yuden Co Ltd 積層混成集積回路素子
US5729438A (en) * 1996-06-07 1998-03-17 Motorola, Inc. Discrete component pad array carrier
US5751555A (en) * 1996-08-19 1998-05-12 Motorola, Inc. Electronic component having reduced capacitance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081146A (ja) * 2005-09-14 2007-03-29 Fuji Electric Device Technology Co Ltd インダクタ付半導体装置

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Publication number Publication date
EP0855090B1 (de) 2003-01-02
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HUP9901430A3 (en) 2002-03-28
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