JP4351786B2 - 集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、機能試験用の回路を内蔵した集積回路（以下、「ＩＣ」という）に関するものである。
【０００２】
【従来の技術】
図２は、従来のＩＣの一例を示す構成図である。
このＩＣは、入力信号ＩＮ１，ＩＮ２，…，ＩＮｍが与えられる入力端子１１，１２，…，１ｍと、これらの入力端子１１〜１ｍに接続されたロジック部２を有している。ロジック部２は、入力信号ＩＮ１〜ＩＮｍに基づいて所定の論理演算処理を行い、その処理結果の出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを生成するものである。ロジック部２の出力側は出力端子３１，３２，…，３ｎに接続され、これらの出力端子３１〜３ｎから出力信号ＯＵＴ１〜ＯＵＴｎが出力されるようになっている。
【０００３】
更に、このＩＣは、機能試験用の回路として読出し専用メモリ（以下、「ＲＯＭ」という）４と、比較器５を備えている。ＲＯＭ４のアドレス端子には、入力端子１１〜１ｍが接続され、入力信号ＩＮ１〜ＩＮｍがアドレス信号として与えられるようになっている。ＲＯＭ４のデータ端子は比較器５の第１の入力側に接続され、この比較器５の第２の入力側には、ロジック部２の出力側が接続されている。比較器５は、第１と第２の入力側に与えられる信号が一致したときに一致信号を出力するものであり、この比較器５の出力側が試験出力端子６に接続されている。
【０００４】
このＩＣでは、入力信号ＩＮ１〜ＩＮｍの組合わせ毎に、ロジック部２から出力されるべき出力信号ＯＵＴ１〜ＯＵＴｎの出力期待値が予め算出され、その出力期待値が、入力信号ＩＮ１〜ＩＮｍをアドレスとするＲＯＭ４の該当する記憶位置に格納されている。
このＩＣの機能を試験する場合、入力端子１１〜１ｍに試験装置を接続して試験用の入力信号ＩＮ１〜ＩＮｍを入力すると共に、試験出力端子６に出力される一致信号を監視する。
【０００５】
入力端子１１〜１ｍに与えられた入力信号ＩＮ１〜ＩＮｍは、ロジック部２で所定の論理演算処理が行われ、その処理結果の出力信号ＯＵＴ１〜ＯＵＴｎが出力端子３１〜３ｎに出力されると共に、比較器５の第２の入力側に与えられる。また、入力信号ＩＮ１〜ＩＮｍは、ＲＯＭ４に対するアドレス信号として与えられる。これにより、ＲＯＭ４に予め格納された入力信号ＩＮ１〜ＩＮｍに対応する出力期待値が、このＲＯＭ４のデータ端子から出力されて比較器５の第１の入力側に与えられる。
【０００６】
比較器５では、ロジック部２から与えられた処理結果の出力信号ＯＵＴ１〜ＯＵＴｎと、ＲＯＭ４から与えられた出力期待値とが比較され、両者が一致していれば試験出力端子６から一致信号が出力される。入力信号ＩＮ１〜ＩＮｍを順次切替え、すべての組合わせについて端子６の一致信号を監視し、ロジック部２の機能を試験する。
【０００７】
このように、このＩＣは、入力信号ＩＮ１〜ＩＮｍの組合わせ毎に、その出力期待値を格納したＲＯＭ４を有しているので、複雑な論理処理を行うＩＣでも、特殊な機能を有する試験装置を必要とせずに、簡単に機能試験を行うことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のＩＣでは、予めすべての入力信号ＩＮ１〜ＩＮｍの組合わせ毎にその出力期待値を格納したＲＯＭ４を内蔵しなければならないので、コスト高になると共に、チップサイズが大きくなるという課題があった。
【０００９】
本発明は、前記従来技術が持っていた課題を解決し、小さな回路規模で複雑な論理処理を試験することができる機能試験用の回路を内蔵したＩＣを提供するものである。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明のＩＣは、ｍ個（但し、ｍ；任意の正の整数）の入力端子と、ロジック部と、ｎ個（但し、ｎ；任意の正の整数）の出力端子と、第１の試験入力端子と、第２の試験入力端子と、直列並列変換器（以下、「Ｓ／Ｐ変換器」という）と、比較器と、前記一致信号を外部へ出力する試験出力端子とを有している。
【００１１】
ここで、前記ロジック部は、前記ｍ個の入力端子から並列に入力される試験用のｍビットの入力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるｎビットの出力信号を並列に出力するものである。前記ｎ個の出力端子は、前記ロジック部から出力された前記ｎビットの出力信号を外部へ並列に出力する端子である。第１の試験入力端子は、前記ｍビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のｎビットのパターンデータを直列に入力する端子である。前記第２の試験入力端子は、前記パターンデータの入力タイミングを示すクロック信号を入力する端子である。
【００１２】
前記Ｓ／Ｐ変換器は、前記第２の試験入力端子に入力された前記クロック信号に同期して、前記第１の試験入力端子に入力された前記直列のｎビットのパターンデータを並列のｎビットのパターンデータに変換するものである。前記比較器は、前記Ｓ／Ｐ変換器で変換された前記並列のｎビットのパターンデータと、前記ロジック部から出力された前記並列のｎビットの出力信号と、を比較して両者が一致したときに一致信号を出力するものである。更に、前記試験出力端子は、前記一致信号を外部へ出力する端子である。
【００１３】
第２の発明のＩＣは、ｍ個（但し、ｍ；任意の正の整数）の入力端子と、入力切替部と、ロジック部と、ｎ個（但し、ｎ；任意の正の整数）の出力端子と、第１の試験入力端子と、第２の試験入力端子と、Ｓ／Ｐ変換器と、比較器と、試験出力端子とを有している。
ここで、前記入力切替部は、非試験時に、前記ｍ個の入力端子に対して与えられる並列のｍビットの第１の入力信号を入力して出力し、試験時に、並列のｍビットの第２の入力信号が与えられると、前記ｍビットの第２の入力信号側に切り替えられ、前記ｍビットの第２の入力信号を入力して出力するものである。前記ロジック部は、前記入力切替部の出力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるｎビットの信号を並列に出力するものである。前記ｎ個の出力端子は、前記ロジック部から出力された前記並列のｎビットの信号を外部へ並列に出力する端子である。
【００１４】
前記第１の試験入力端子は、試験用のｍビットの入力信号と、前記試験用のｍビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のｎビットのパターンデータと、を直列に入力する端子である。前記第２の試験入力端子は、前記パターンデータの入力タイミングを示すクロック信号を入力する端子である。前記Ｓ／Ｐ変換器は、前記第２の試験入力端子に入力された前記クロック信号に同期して、前記第１の試験入力端子に入力された前記直列のｍビットの入力信号を前記並列のｍビットの第２の入力信号に変換して前記入力切替部に与えると共に、前記第１の試験入力端子に入力された前記直列のｎビットのパターンデータを並列のｎビットのパターンデータに変換するものである。前記比較器は、前記直列並列変換器で変換された前記並列のｎビットのパターンデータと、前記ロジック部から出力された前記並列のｎビットの信号と、を比較して両者が一致したときに一致信号を出力するものである。更に、前記試験出力端子は、前記一致信号を外部へ出力する端子である。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＩＣの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＩＣは、図２のＩＣと同様に、第１の入力信号ＩＮ１〜ＩＮｍが与えられる入力端子１１〜１ｍと、これらの入力端子１１〜１ｍに接続されたロジック部２を有している。ロジック部２は、入力信号ＩＮ１〜ＩＮｍに従って所定の論理演算処理を行い、その処理結果の出力信号ＯＵＴ１〜ＯＵＴｎを生成するものである。ロジック部２の出力側は出力端子３１〜３ｎに接続され、この出力端子３１〜３ｎから出力信号ＯＵＴ１〜ＯＵＴｎが出力されるようになっている。更に、このＩＣは、機能試験用の回路としてＳ／Ｐ変換器７と比較器５を備えると共に、試験入力端子８，９を有している。
【００１６】
試験入力端子８は、ロジック部２の出力期待値のパターンデータＰＮＴを直列に与えるための端子である。また、試験入力端子９は、パターンデータＰＮＴの入力タイミングを示すクロック信号ＣＬＫを与えるための端子である。試験入力端子８，９は、Ｓ／Ｐ変換器７の直列入力端子及びクロック端子にそれぞれ接続されている。
【００１７】
Ｓ／Ｐ変換器７は、クロック端子に与えられるクロック信号ＣＬＫに同期して、直列入力端子に与えられる直列データを順次シフトしながら取込んで保持し、並列出力端子から並列データとして出力するものである。Ｓ／Ｐ変換器７の並列出力端子は比較器５の第１の入力側に接続され、この比較器５の第２の入力側には、ロジック部２の出力側が接続されている。比較器５は、第１と第２の入力側に与えられる信号が一致したときに一致信号を出力するものであり、この比較器５の出力側が試験出力端子６に接続されている。
【００１８】
次にこのＩＣの機能試験時の動作を説明する。
まず、入力端子１１〜１ｍ、及び試験入力端子８，９に、ロジックテスタ等の試験装置を接続する。
【００１９】
次に、入力端子１１〜１ｍから、試験用の入力信号ＩＮ１〜ＩＮｍを並列に与える。また、入力信号ＩＮ１〜ＩＮｍに基づいてロジック部２から出力されるべき出力信号ＯＵＴ１〜ＯＵＴｎの出力期待値のパターンデータＰＴＮを、試験入力端子８から直列に与える。
入力端子１１〜１ｍに与えられた入力信号ＩＮ１〜ＩＮｍは、ロジック部２によって所定の論理演算処理が施され、その処理結果の出力信号ＯＵＴ１〜ＯＵＴｎが出力端子３１〜３ｎに出力されると共に、比較器５の第２の入力側に与えられる。
【００２０】
一方、試験入力端子８に与えられたパターンデータＰＮＴは、試験入力端子９に与えられたクロック信号ＣＬＫに従って、Ｓ／Ｐ変換器７で並列データに変換され、比較器５の第１の入力側に与えられる。
比較器５では、ロジック部２から与えられた処理結果の出力信号ＯＵＴ１〜ＯＵＴｎと、Ｓ／Ｐ変換器７から与えられたパターンデータＰＴＮとが比較され、両者が一致していれば試験出力端子６から一致信号が出力される。
このような試験を、試験すべきすべての組合わせの入力信号ＩＮ１〜ＩＮｍに対して行い、ロジック部２の機能を試験する。
【００２１】
以上のように、この第１の実施形態のＩＣは、次の（１）〜（３）のような利点を有する。
（１） 入力信号ＩＮ１〜ＩＮｍの組合わせに対応した出力期待値のパターンデータＰＴＮを直列に入力して並列に変換するＳ／Ｐ変換器７を有している。このため、多数の試験用入力端子を必要としない。
（２） Ｓ／Ｐ変換器７の出力信号とロジック部２の出力信号を比較してその比較結果の一致信号を出力する比較器５を有している。これにより、多数の試験用入力端子を持たない試験装置でも、複雑な論理処理を行うＩＣの機能試験の結果を判定することができる。
（３） 図２のＩＣのように、ＲＯＭ４に予め出力期待値を格納しておく必要がないので、機能試験の内容変更や追加が自由に行える。
【００２２】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すＩＣの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このＩＣでは、入力端子１１〜１ｍが、入力切替部（例えば、２入力の論理和ゲート、以下、「ＯＲ」という）１０１，１０２，…，１０ｍを介してロジック部２の入力側に接続されている。更に、図１中のｍビットのＳ／Ｐ変換器７に代えて、ｍ＋ｎビットの並列出力端子を有するＳ／Ｐ変換器７Ａを設けている。Ｓ／Ｐ変換器７Ａの前半のｍビットの並列出力端子は、ＯＲ１０１〜１０ｍの第２の入力側に接続され、後半のｎビットの並列出力端子が、比較器５の第１の入力側に接続されている。その他の構成は、図１と同様である。
【００２３】
次にこのＩＣの機能試験時の動作を説明する。
まず、入力端子１１〜１ｍをすべて論理値“０”に設定すると共に、試験入力端子８，９に試験装置を接続する。
【００２４】
次に、試験入力端子９にクロック信号ＣＬＫを与え、このクロック信号ＣＬＫのタイミングに従って試験入力端子８から、試験用の入力信号ＩＮ１〜ＩＮｍ、及びこの入力信号ＩＮ１〜ＩＮｍに対する出力期待値のパターンデータＰＴＮを直列に与える。
【００２５】
試験入力端子８に与えられた入力信号ＩＮ１〜ＩＮｍとパターンデータＰＴＮは、Ｓ／Ｐ変換器７Ａでｍビットの第２の入力信号ＩＮ１〜ＩＮｍと、ｎビットのパターンデータＰＴＮの並列データに変換され、並列出力端子に出力される。
Ｓ／Ｐ変換器７Ａで並列に変換されたｍビットの入力信号ＩＮ１〜ＩＮｍは、ＯＲ１０１〜１０ｍを介してロジック部２に与えられ、所定の論理演算処理が施される。ロジック部２の出力信号ＯＵＴ１〜ＯＵＴｎは、出力端子３１〜３ｎに出力されると共に、比較器５の第２の入力側に与えられる。
【００２６】
また、Ｓ／Ｐ変換器７Ａで並列データに変換されｎビットのパターンデータＰＮＴは、比較器５の第１の入力側に与えられる。
比較器５では、ロジック部２から与えられた出力信号ＯＵＴ１〜ＯＵＴｎと、Ｓ／Ｐ変換器７Ａから与えられたパターンデータＰＴＮとが比較され、両者が一致していれば試験出力端子６から一致信号が出力される。
このような試験を、試験すべきすべての組合わせの入力信号ＩＮ１〜ＩＮｍとこれに対応したパターンデータＰＴＮに対して行い、ロジック部２の機能を試験する。
【００２７】
以上のように、この第２の実施形態のＩＣは、前記（１）〜（３）の利点に加えて、次の（４）のような利点がある。
（４） パターンデータＰＴＮと共に、入力信号ＩＮ１〜ＩＮｍを直列に入力して並列に変換するＳ／Ｐ変換器７Ａを有している。このため、多数の試験用出力端子を持たない試験装置でも、複雑な論理処理を行うＩＣに入力信号ＩＮ１〜ＩＮｍを与えることができる。
【００２８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
（ａ） 図１及び図３のＩＣでは、出力端子３１〜３ｎに出力される出力信号ＯＵＴ１〜ＯＵＴｎを、パターンデータＰＴＮと比較しているが、ロジック部２中の内部信号をパターンデータＰＴＮと比較することも可能である。
（ｂ） 図３中のＯＲ１０１〜１０ｍに代えてセレクタ等を使用し、入力端子１１〜１ｍ側と、Ｓ／Ｐ変換部７Ａ側とを切替えるようにしても良い。
【００２９】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、論理演算処理の出力期待値が直列に与えられる試験入力端子と、この試験入力端子に与えられた出力期待値を並列データに変換する直列並列変換器とを有している。これにより、少数の試験入力端子で多数の試験用の信号を入力することができる。
【００３０】
更に、出力期待値とロジック部の処理結果とを比較する比較器と、その比較結果の信号を出力する試験出力端子とを有している。これにより、多数の試験用入力端子を持たない試験装置でも、複雑な論理処理を行うＩＣの機能試験の結果を判定することができる。
その上、従来のＩＣのように、ＲＯＭに予め出力期待値を格納しておく必要がないので、機能試験の内容変更や追加が自由に行える。
【００３１】
第２の発明によれば、出力期待値に加えて試験入力信号も直列に与えられる試験入力端子と、これらを並列データに変換するＳ／Ｐ変換器と、並列データに変換された試験入力信号をロジック部に与える入力切替部とを有している。これにより、第１の発明の効果に加えて、多数の試験用出力端子を持たない試験装置でも、複雑な論理処理を行うＩＣに入力信号を与えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＩＣの構成図である。
【図２】従来のＩＣの一例を示す構成図である。
【図３】本発明の第２の実施形態を示すＩＣの構成図である。
【符号の説明】
１１〜１ｍ 入力端子
２ ロジック部
３１〜３ｎ 出力端子
５ 比較器
６ 試験出力端子
７，７Ａ Ｓ／Ｐ変換器（直列並列変換器）
８，９ 試験入力端子
１０１〜１０ｍ ＯＲ（論理和ゲート）
【発明の属する技術分野】
本発明は、機能試験用の回路を内蔵した集積回路（以下、「ＩＣ」という）に関するものである。
【０００２】
【従来の技術】
図２は、従来のＩＣの一例を示す構成図である。
このＩＣは、入力信号ＩＮ１，ＩＮ２，…，ＩＮｍが与えられる入力端子１１，１２，…，１ｍと、これらの入力端子１１〜１ｍに接続されたロジック部２を有している。ロジック部２は、入力信号ＩＮ１〜ＩＮｍに基づいて所定の論理演算処理を行い、その処理結果の出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを生成するものである。ロジック部２の出力側は出力端子３１，３２，…，３ｎに接続され、これらの出力端子３１〜３ｎから出力信号ＯＵＴ１〜ＯＵＴｎが出力されるようになっている。
【０００３】
更に、このＩＣは、機能試験用の回路として読出し専用メモリ（以下、「ＲＯＭ」という）４と、比較器５を備えている。ＲＯＭ４のアドレス端子には、入力端子１１〜１ｍが接続され、入力信号ＩＮ１〜ＩＮｍがアドレス信号として与えられるようになっている。ＲＯＭ４のデータ端子は比較器５の第１の入力側に接続され、この比較器５の第２の入力側には、ロジック部２の出力側が接続されている。比較器５は、第１と第２の入力側に与えられる信号が一致したときに一致信号を出力するものであり、この比較器５の出力側が試験出力端子６に接続されている。
【０００４】
このＩＣでは、入力信号ＩＮ１〜ＩＮｍの組合わせ毎に、ロジック部２から出力されるべき出力信号ＯＵＴ１〜ＯＵＴｎの出力期待値が予め算出され、その出力期待値が、入力信号ＩＮ１〜ＩＮｍをアドレスとするＲＯＭ４の該当する記憶位置に格納されている。
このＩＣの機能を試験する場合、入力端子１１〜１ｍに試験装置を接続して試験用の入力信号ＩＮ１〜ＩＮｍを入力すると共に、試験出力端子６に出力される一致信号を監視する。
【０００５】
入力端子１１〜１ｍに与えられた入力信号ＩＮ１〜ＩＮｍは、ロジック部２で所定の論理演算処理が行われ、その処理結果の出力信号ＯＵＴ１〜ＯＵＴｎが出力端子３１〜３ｎに出力されると共に、比較器５の第２の入力側に与えられる。また、入力信号ＩＮ１〜ＩＮｍは、ＲＯＭ４に対するアドレス信号として与えられる。これにより、ＲＯＭ４に予め格納された入力信号ＩＮ１〜ＩＮｍに対応する出力期待値が、このＲＯＭ４のデータ端子から出力されて比較器５の第１の入力側に与えられる。
【０００６】
比較器５では、ロジック部２から与えられた処理結果の出力信号ＯＵＴ１〜ＯＵＴｎと、ＲＯＭ４から与えられた出力期待値とが比較され、両者が一致していれば試験出力端子６から一致信号が出力される。入力信号ＩＮ１〜ＩＮｍを順次切替え、すべての組合わせについて端子６の一致信号を監視し、ロジック部２の機能を試験する。
【０００７】
このように、このＩＣは、入力信号ＩＮ１〜ＩＮｍの組合わせ毎に、その出力期待値を格納したＲＯＭ４を有しているので、複雑な論理処理を行うＩＣでも、特殊な機能を有する試験装置を必要とせずに、簡単に機能試験を行うことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のＩＣでは、予めすべての入力信号ＩＮ１〜ＩＮｍの組合わせ毎にその出力期待値を格納したＲＯＭ４を内蔵しなければならないので、コスト高になると共に、チップサイズが大きくなるという課題があった。
【０００９】
本発明は、前記従来技術が持っていた課題を解決し、小さな回路規模で複雑な論理処理を試験することができる機能試験用の回路を内蔵したＩＣを提供するものである。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明のＩＣは、ｍ個（但し、ｍ；任意の正の整数）の入力端子と、ロジック部と、ｎ個（但し、ｎ；任意の正の整数）の出力端子と、第１の試験入力端子と、第２の試験入力端子と、直列並列変換器（以下、「Ｓ／Ｐ変換器」という）と、比較器と、前記一致信号を外部へ出力する試験出力端子とを有している。
【００１１】
ここで、前記ロジック部は、前記ｍ個の入力端子から並列に入力される試験用のｍビットの入力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるｎビットの出力信号を並列に出力するものである。前記ｎ個の出力端子は、前記ロジック部から出力された前記ｎビットの出力信号を外部へ並列に出力する端子である。第１の試験入力端子は、前記ｍビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のｎビットのパターンデータを直列に入力する端子である。前記第２の試験入力端子は、前記パターンデータの入力タイミングを示すクロック信号を入力する端子である。
【００１２】
前記Ｓ／Ｐ変換器は、前記第２の試験入力端子に入力された前記クロック信号に同期して、前記第１の試験入力端子に入力された前記直列のｎビットのパターンデータを並列のｎビットのパターンデータに変換するものである。前記比較器は、前記Ｓ／Ｐ変換器で変換された前記並列のｎビットのパターンデータと、前記ロジック部から出力された前記並列のｎビットの出力信号と、を比較して両者が一致したときに一致信号を出力するものである。更に、前記試験出力端子は、前記一致信号を外部へ出力する端子である。
【００１３】
第２の発明のＩＣは、ｍ個（但し、ｍ；任意の正の整数）の入力端子と、入力切替部と、ロジック部と、ｎ個（但し、ｎ；任意の正の整数）の出力端子と、第１の試験入力端子と、第２の試験入力端子と、Ｓ／Ｐ変換器と、比較器と、試験出力端子とを有している。
ここで、前記入力切替部は、非試験時に、前記ｍ個の入力端子に対して与えられる並列のｍビットの第１の入力信号を入力して出力し、試験時に、並列のｍビットの第２の入力信号が与えられると、前記ｍビットの第２の入力信号側に切り替えられ、前記ｍビットの第２の入力信号を入力して出力するものである。前記ロジック部は、前記入力切替部の出力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるｎビットの信号を並列に出力するものである。前記ｎ個の出力端子は、前記ロジック部から出力された前記並列のｎビットの信号を外部へ並列に出力する端子である。
【００１４】
前記第１の試験入力端子は、試験用のｍビットの入力信号と、前記試験用のｍビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のｎビットのパターンデータと、を直列に入力する端子である。前記第２の試験入力端子は、前記パターンデータの入力タイミングを示すクロック信号を入力する端子である。前記Ｓ／Ｐ変換器は、前記第２の試験入力端子に入力された前記クロック信号に同期して、前記第１の試験入力端子に入力された前記直列のｍビットの入力信号を前記並列のｍビットの第２の入力信号に変換して前記入力切替部に与えると共に、前記第１の試験入力端子に入力された前記直列のｎビットのパターンデータを並列のｎビットのパターンデータに変換するものである。前記比較器は、前記直列並列変換器で変換された前記並列のｎビットのパターンデータと、前記ロジック部から出力された前記並列のｎビットの信号と、を比較して両者が一致したときに一致信号を出力するものである。更に、前記試験出力端子は、前記一致信号を外部へ出力する端子である。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＩＣの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＩＣは、図２のＩＣと同様に、第１の入力信号ＩＮ１〜ＩＮｍが与えられる入力端子１１〜１ｍと、これらの入力端子１１〜１ｍに接続されたロジック部２を有している。ロジック部２は、入力信号ＩＮ１〜ＩＮｍに従って所定の論理演算処理を行い、その処理結果の出力信号ＯＵＴ１〜ＯＵＴｎを生成するものである。ロジック部２の出力側は出力端子３１〜３ｎに接続され、この出力端子３１〜３ｎから出力信号ＯＵＴ１〜ＯＵＴｎが出力されるようになっている。更に、このＩＣは、機能試験用の回路としてＳ／Ｐ変換器７と比較器５を備えると共に、試験入力端子８，９を有している。
【００１６】
試験入力端子８は、ロジック部２の出力期待値のパターンデータＰＮＴを直列に与えるための端子である。また、試験入力端子９は、パターンデータＰＮＴの入力タイミングを示すクロック信号ＣＬＫを与えるための端子である。試験入力端子８，９は、Ｓ／Ｐ変換器７の直列入力端子及びクロック端子にそれぞれ接続されている。
【００１７】
Ｓ／Ｐ変換器７は、クロック端子に与えられるクロック信号ＣＬＫに同期して、直列入力端子に与えられる直列データを順次シフトしながら取込んで保持し、並列出力端子から並列データとして出力するものである。Ｓ／Ｐ変換器７の並列出力端子は比較器５の第１の入力側に接続され、この比較器５の第２の入力側には、ロジック部２の出力側が接続されている。比較器５は、第１と第２の入力側に与えられる信号が一致したときに一致信号を出力するものであり、この比較器５の出力側が試験出力端子６に接続されている。
【００１８】
次にこのＩＣの機能試験時の動作を説明する。
まず、入力端子１１〜１ｍ、及び試験入力端子８，９に、ロジックテスタ等の試験装置を接続する。
【００１９】
次に、入力端子１１〜１ｍから、試験用の入力信号ＩＮ１〜ＩＮｍを並列に与える。また、入力信号ＩＮ１〜ＩＮｍに基づいてロジック部２から出力されるべき出力信号ＯＵＴ１〜ＯＵＴｎの出力期待値のパターンデータＰＴＮを、試験入力端子８から直列に与える。
入力端子１１〜１ｍに与えられた入力信号ＩＮ１〜ＩＮｍは、ロジック部２によって所定の論理演算処理が施され、その処理結果の出力信号ＯＵＴ１〜ＯＵＴｎが出力端子３１〜３ｎに出力されると共に、比較器５の第２の入力側に与えられる。
【００２０】
一方、試験入力端子８に与えられたパターンデータＰＮＴは、試験入力端子９に与えられたクロック信号ＣＬＫに従って、Ｓ／Ｐ変換器７で並列データに変換され、比較器５の第１の入力側に与えられる。
比較器５では、ロジック部２から与えられた処理結果の出力信号ＯＵＴ１〜ＯＵＴｎと、Ｓ／Ｐ変換器７から与えられたパターンデータＰＴＮとが比較され、両者が一致していれば試験出力端子６から一致信号が出力される。
このような試験を、試験すべきすべての組合わせの入力信号ＩＮ１〜ＩＮｍに対して行い、ロジック部２の機能を試験する。
【００２１】
以上のように、この第１の実施形態のＩＣは、次の（１）〜（３）のような利点を有する。
（１） 入力信号ＩＮ１〜ＩＮｍの組合わせに対応した出力期待値のパターンデータＰＴＮを直列に入力して並列に変換するＳ／Ｐ変換器７を有している。このため、多数の試験用入力端子を必要としない。
（２） Ｓ／Ｐ変換器７の出力信号とロジック部２の出力信号を比較してその比較結果の一致信号を出力する比較器５を有している。これにより、多数の試験用入力端子を持たない試験装置でも、複雑な論理処理を行うＩＣの機能試験の結果を判定することができる。
（３） 図２のＩＣのように、ＲＯＭ４に予め出力期待値を格納しておく必要がないので、機能試験の内容変更や追加が自由に行える。
【００２２】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すＩＣの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このＩＣでは、入力端子１１〜１ｍが、入力切替部（例えば、２入力の論理和ゲート、以下、「ＯＲ」という）１０１，１０２，…，１０ｍを介してロジック部２の入力側に接続されている。更に、図１中のｍビットのＳ／Ｐ変換器７に代えて、ｍ＋ｎビットの並列出力端子を有するＳ／Ｐ変換器７Ａを設けている。Ｓ／Ｐ変換器７Ａの前半のｍビットの並列出力端子は、ＯＲ１０１〜１０ｍの第２の入力側に接続され、後半のｎビットの並列出力端子が、比較器５の第１の入力側に接続されている。その他の構成は、図１と同様である。
【００２３】
次にこのＩＣの機能試験時の動作を説明する。
まず、入力端子１１〜１ｍをすべて論理値“０”に設定すると共に、試験入力端子８，９に試験装置を接続する。
【００２４】
次に、試験入力端子９にクロック信号ＣＬＫを与え、このクロック信号ＣＬＫのタイミングに従って試験入力端子８から、試験用の入力信号ＩＮ１〜ＩＮｍ、及びこの入力信号ＩＮ１〜ＩＮｍに対する出力期待値のパターンデータＰＴＮを直列に与える。
【００２５】
試験入力端子８に与えられた入力信号ＩＮ１〜ＩＮｍとパターンデータＰＴＮは、Ｓ／Ｐ変換器７Ａでｍビットの第２の入力信号ＩＮ１〜ＩＮｍと、ｎビットのパターンデータＰＴＮの並列データに変換され、並列出力端子に出力される。
Ｓ／Ｐ変換器７Ａで並列に変換されたｍビットの入力信号ＩＮ１〜ＩＮｍは、ＯＲ１０１〜１０ｍを介してロジック部２に与えられ、所定の論理演算処理が施される。ロジック部２の出力信号ＯＵＴ１〜ＯＵＴｎは、出力端子３１〜３ｎに出力されると共に、比較器５の第２の入力側に与えられる。
【００２６】
また、Ｓ／Ｐ変換器７Ａで並列データに変換されｎビットのパターンデータＰＮＴは、比較器５の第１の入力側に与えられる。
比較器５では、ロジック部２から与えられた出力信号ＯＵＴ１〜ＯＵＴｎと、Ｓ／Ｐ変換器７Ａから与えられたパターンデータＰＴＮとが比較され、両者が一致していれば試験出力端子６から一致信号が出力される。
このような試験を、試験すべきすべての組合わせの入力信号ＩＮ１〜ＩＮｍとこれに対応したパターンデータＰＴＮに対して行い、ロジック部２の機能を試験する。
【００２７】
以上のように、この第２の実施形態のＩＣは、前記（１）〜（３）の利点に加えて、次の（４）のような利点がある。
（４） パターンデータＰＴＮと共に、入力信号ＩＮ１〜ＩＮｍを直列に入力して並列に変換するＳ／Ｐ変換器７Ａを有している。このため、多数の試験用出力端子を持たない試験装置でも、複雑な論理処理を行うＩＣに入力信号ＩＮ１〜ＩＮｍを与えることができる。
【００２８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
（ａ） 図１及び図３のＩＣでは、出力端子３１〜３ｎに出力される出力信号ＯＵＴ１〜ＯＵＴｎを、パターンデータＰＴＮと比較しているが、ロジック部２中の内部信号をパターンデータＰＴＮと比較することも可能である。
（ｂ） 図３中のＯＲ１０１〜１０ｍに代えてセレクタ等を使用し、入力端子１１〜１ｍ側と、Ｓ／Ｐ変換部７Ａ側とを切替えるようにしても良い。
【００２９】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、論理演算処理の出力期待値が直列に与えられる試験入力端子と、この試験入力端子に与えられた出力期待値を並列データに変換する直列並列変換器とを有している。これにより、少数の試験入力端子で多数の試験用の信号を入力することができる。
【００３０】
更に、出力期待値とロジック部の処理結果とを比較する比較器と、その比較結果の信号を出力する試験出力端子とを有している。これにより、多数の試験用入力端子を持たない試験装置でも、複雑な論理処理を行うＩＣの機能試験の結果を判定することができる。
その上、従来のＩＣのように、ＲＯＭに予め出力期待値を格納しておく必要がないので、機能試験の内容変更や追加が自由に行える。
【００３１】
第２の発明によれば、出力期待値に加えて試験入力信号も直列に与えられる試験入力端子と、これらを並列データに変換するＳ／Ｐ変換器と、並列データに変換された試験入力信号をロジック部に与える入力切替部とを有している。これにより、第１の発明の効果に加えて、多数の試験用出力端子を持たない試験装置でも、複雑な論理処理を行うＩＣに入力信号を与えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＩＣの構成図である。
【図２】従来のＩＣの一例を示す構成図である。
【図３】本発明の第２の実施形態を示すＩＣの構成図である。
【符号の説明】
１１〜１ｍ 入力端子
２ ロジック部
３１〜３ｎ 出力端子
５ 比較器
６ 試験出力端子
７，７Ａ Ｓ／Ｐ変換器（直列並列変換器）
８，９ 試験入力端子
１０１〜１０ｍ ＯＲ（論理和ゲート）
Claims (2)
- ｍ個（但し、ｍ；任意の正の整数）の入力端子と、
前記ｍ個の入力端子から並列に入力される試験用のｍビットの入力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるｎビット（但し、ｎ；任意の正の整数）の出力信号を並列に出力するロジック部と、
前記ロジック部から出力された前記ｎビットの出力信号を外部へ並列に出力するｎ個の出力端子と、
前記ｍビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のｎビットのパターンデータを直列に入力する第１の試験入力端子と、
前記パターンデータの入力タイミングを示すクロック信号を入力する第２の試験入力端子と、
前記第２の試験入力端子に入力された前記クロック信号に同期して、前記第１の試験入力端子に入力された前記直列のｎビットのパターンデータを並列のｎビットのパターンデータに変換する直列並列変換器と、
前記直列並列変換器で変換された前記並列のｎビットのパターンデータと、前記ロジック部から出力された前記並列のｎビットの出力信号と、を比較して両者が一致したときに一致信号を出力する比較器と、
前記一致信号を外部へ出力する試験出力端子と、
を有することを特徴とする集積回路。 - ｍ個（但し、ｍ；任意の正の整数）の入力端子と、
非試験時に、前記ｍ個の入力端子に対して与えられる並列のｍビットの第１の入力信号を入力して出力し、試験時に、並列のｍビットの第２の入力信号が与えられると、前記ｍビットの第２の入力信号側に切り替えられ、前記ｍビットの第２の入力信号を入力して出力する入力切替部と、
前記入力切替部の出力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるｎビット（但し、ｎ；任意の正の整数）の信号を並列に出力するロジック部と、
前記ロジック部から出力された前記並列のｎビットの信号を外部へ並列に出力するｎ個の出力端子と、
試験用のｍビットの入力信号と、前記試験用のｍビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のｎビットのパターンデータと、を直列に入力する第１の試験入力端子と、
前記パターンデータの入力タイミングを示すクロック信号を入力する第２の試験入力端子と、
前記第２の試験入力端子に入力された前記クロック信号に同期して、前記第１の試験入力端子に入力された前記直列のｍビットの入力信号を前記並列のｍビットの第２の入力信号に変換して前記入力切替部に与えると共に、前記第１の試験入力端子に入力された前記直列のｎビットのパターンデータを並列のｎビットのパターンデータに変換する直列並列変換器と、
前記直列並列変換器で変換された前記並列のｎビットのパターンデータと、前記ロジック部から出力された前記並列のｎビットの信号と、を比較して両者が一致したときに一致信号を出力する比較器と、
前記一致信号を外部へ出力する試験出力端子と、
を有することを特徴とする集積回路。
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