JP2001110200A - Ｒａｍの診断方法及びｌｓｉ - Google Patents
Ｒａｍの診断方法及びｌｓｉInfo
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Abstract
(57)【要約】
【課題】 ＬＳＩの動作周波数よりも低速なテスタを用
いてテスタのコストを低減し、あるいは、ＢＩＳＴ回路
のチップ面積へのオーバヘッドを低減する。 【解決手段】 ＬＳＩ１２の動作周波数の１／２の速度
で動作するテスタ１０は、入力ピン２４、２５にデータ
１、２をテスタ１０のクロックに同期して入力する。Ｒ
ＡＭテスト論理回路１３内のパラレル−シリアル変換回
路２７は、入力されたデータを、ＬＳＩ１２のクロック
で切り替わるシリアルなデータに変換し、ＲＡＭ１４に
データ１、データ２の順でＬＳＩのクロックによって書
き込む。ＲＡＭテスト論理回路１５は、ＲＡＭ１４に書
き込まれたデータ１、データ２をＬＳＩ１２のクロック
に同期して読み出し、シリアル−パラレル変換回路３０
は、読み出されたデータ１、２を、テスタ１７のクロッ
クで切り替わるように、データ１、２を出力ピン３１、
３２に交互に出力してテスタ１７に読み込ませる。テス
タ１７は、読み出されたデータと期待値とを比較してＲ
ＡＭ１４の故障を摘出する。テスタ１０の動作速度をＬ
ＳＩ１２の１／ｔとすることもできる。
いてテスタのコストを低減し、あるいは、ＢＩＳＴ回路
のチップ面積へのオーバヘッドを低減する。 【解決手段】 ＬＳＩ１２の動作周波数の１／２の速度
で動作するテスタ１０は、入力ピン２４、２５にデータ
１、２をテスタ１０のクロックに同期して入力する。Ｒ
ＡＭテスト論理回路１３内のパラレル−シリアル変換回
路２７は、入力されたデータを、ＬＳＩ１２のクロック
で切り替わるシリアルなデータに変換し、ＲＡＭ１４に
データ１、データ２の順でＬＳＩのクロックによって書
き込む。ＲＡＭテスト論理回路１５は、ＲＡＭ１４に書
き込まれたデータ１、データ２をＬＳＩ１２のクロック
に同期して読み出し、シリアル−パラレル変換回路３０
は、読み出されたデータ１、２を、テスタ１７のクロッ
クで切り替わるように、データ１、２を出力ピン３１、
３２に交互に出力してテスタ１７に読み込ませる。テス
タ１７は、読み出されたデータと期待値とを比較してＲ
ＡＭ１４の故障を摘出する。テスタ１０の動作速度をＬ
ＳＩ１２の１／ｔとすることもできる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩに搭載され
たＲＡＭの診断方法及びＬＳＩに係り、特に、ＬＳＩ内
部のＲＡＭの動作周波数より遅い動作周波数のテスタに
より、高速にＲＡＭのテストを行うことを可能にしたＲ
ＡＭの診断方法及びＬＳＩに関する。
たＲＡＭの診断方法及びＬＳＩに係り、特に、ＬＳＩ内
部のＲＡＭの動作周波数より遅い動作周波数のテスタに
より、高速にＲＡＭのテストを行うことを可能にしたＲ
ＡＭの診断方法及びＬＳＩに関する。
【０００２】
【従来の技術】一般に、ＬＳＩに搭載されたＲＡＭの診
断は、ＬＳＩに搭載されたＲＡＭをテスタにより実動作
周波数で動作させ、ＲＡＭの故障を摘出するることによ
り行われる。このようなＬＳＩに搭載されたＲＡＭの診
断に関する従来技術として、ＬＳＩと同一の周波数のテ
スタをＬＳＩに接続してＲＡＭの診断を行う手法と、Ｌ
ＳＩ内部に設けられるランダムなテストデータを生成す
るＢＩＳＴ論理をＬＳＩの動作周波数で動作させてＲＡ
Ｍの診断を行う手法とが知られている。
断は、ＬＳＩに搭載されたＲＡＭをテスタにより実動作
周波数で動作させ、ＲＡＭの故障を摘出するることによ
り行われる。このようなＬＳＩに搭載されたＲＡＭの診
断に関する従来技術として、ＬＳＩと同一の周波数のテ
スタをＬＳＩに接続してＲＡＭの診断を行う手法と、Ｌ
ＳＩ内部に設けられるランダムなテストデータを生成す
るＢＩＳＴ論理をＬＳＩの動作周波数で動作させてＲＡ
Ｍの診断を行う手法とが知られている。
【０００３】図５はＬＳＩに搭載されているＲＡＭをＬ
ＳＩと同一の動作周波数のテスタを用いて診断テストを
行う従来技術の構成を説明する図であり、以下、この従
来技術について説明する。図５において、１０、１７は
テスタ、１１はＬＳＩ入力エッジピン、１２はＬＳＩ、
１３、１５はＲＡＭテスト論理回路、１４はＲＡＭ、１
６はＬＳＩ出力エッジピンである。なお、入力及び出力
のエッジピンは、１つだけ示しているが、実際には、デ
ータとして所定のビット幅を持つデータが使用されるた
め、そのビット数分のピンが設けられる。このことは、
以後に説明するもう１つの従来技術の場合も同様であ
る。
ＳＩと同一の動作周波数のテスタを用いて診断テストを
行う従来技術の構成を説明する図であり、以下、この従
来技術について説明する。図５において、１０、１７は
テスタ、１１はＬＳＩ入力エッジピン、１２はＬＳＩ、
１３、１５はＲＡＭテスト論理回路、１４はＲＡＭ、１
６はＬＳＩ出力エッジピンである。なお、入力及び出力
のエッジピンは、１つだけ示しているが、実際には、デ
ータとして所定のビット幅を持つデータが使用されるた
め、そのビット数分のピンが設けられる。このことは、
以後に説明するもう１つの従来技術の場合も同様であ
る。
【０００４】ＬＳＩ１２の内部には、ＬＳＩエッジピン
より直接ＲＡＭにデータを読み書きするための回路であ
るＲＡＭテスト論理回路１３、１５と、ＲＡＭ１４とが
搭載されていると共に、図示していないが、その他の多
くの論理回路が搭載されている。このような構成を持つ
ＬＳＩ１２内のＲＡＭ１４の診断のために、ＬＳＩ入力
エッジピン１１とＬＳＩ出力エッジピン１６とにテスタ
１０、１７が接続される。テスタ１０、１７は、説明を
容易にするためにＬＳＩ１２の入力側と出力側とに接続
するとして図示しているが、これらは一体のものであ
る。
より直接ＲＡＭにデータを読み書きするための回路であ
るＲＡＭテスト論理回路１３、１５と、ＲＡＭ１４とが
搭載されていると共に、図示していないが、その他の多
くの論理回路が搭載されている。このような構成を持つ
ＬＳＩ１２内のＲＡＭ１４の診断のために、ＬＳＩ入力
エッジピン１１とＬＳＩ出力エッジピン１６とにテスタ
１０、１７が接続される。テスタ１０、１７は、説明を
容易にするためにＬＳＩ１２の入力側と出力側とに接続
するとして図示しているが、これらは一体のものであ
る。
【０００５】テスタ１０は、ＬＳＩ１２と同一の周波数
で動作するものであり、テスタ１０より、ＬＳＩ入力エ
ッジピン１１に対し、テストデータが入力される。ＲＡ
Ｍテスト論理回路１３は、入力されたテストデータをＲ
ＡＭ１４に書き込む。データが書き込まれると、この書
き込まれたデータは、ＲＡＭテスト論理回路１５により
読み出されてＬＳＩ出力エッジピン１６からテスタ１７
に出力される。テスタ１７は、読み出されたデータと期
待値と比較することにより、ＲＡＭ１４の故障を摘出す
る。
で動作するものであり、テスタ１０より、ＬＳＩ入力エ
ッジピン１１に対し、テストデータが入力される。ＲＡ
Ｍテスト論理回路１３は、入力されたテストデータをＲ
ＡＭ１４に書き込む。データが書き込まれると、この書
き込まれたデータは、ＲＡＭテスト論理回路１５により
読み出されてＬＳＩ出力エッジピン１６からテスタ１７
に出力される。テスタ１７は、読み出されたデータと期
待値と比較することにより、ＲＡＭ１４の故障を摘出す
る。
【０００６】前述した従来技術によるテスト方法は、Ｌ
ＳＩの動作速度が速くなれば、それに従って高速に動作
可能なテスタを用意しなければならないものである。
ＳＩの動作速度が速くなれば、それに従って高速に動作
可能なテスタを用意しなければならないものである。
【０００７】図６はＬＳＩに搭載されているＲＡＭを、
ＬＳＩの内部に設けられているＢＩＳＴ（Ｂuilt Ｉn
Ｓelf Ｔest）回路を用いて診断テストを行う従来技術
の構成を説明する図であり、次に、この従来技術につい
て説明する。図６において、１９はランダムパターン発
生回路、２１は出力バッファであり、他の符号は図５の
場合と同一である。
ＬＳＩの内部に設けられているＢＩＳＴ（Ｂuilt Ｉn
Ｓelf Ｔest）回路を用いて診断テストを行う従来技術
の構成を説明する図であり、次に、この従来技術につい
て説明する。図６において、１９はランダムパターン発
生回路、２１は出力バッファであり、他の符号は図５の
場合と同一である。
【０００８】図６に示す例は、テストすべきＲＡＭ１４
を備えるＬＳＩ１２の内部に、ランダムなテストデータ
を発生させる回路であるランダムパターン発生器１９
と、ＲＡＭ１４より読み出されたデータを回収し、圧
縮、または期待値との比較を行う回路である出力バッフ
ァ２１とにより構成されるＢＩＳＴ回路が設けられた場
合の例である。
を備えるＬＳＩ１２の内部に、ランダムなテストデータ
を発生させる回路であるランダムパターン発生器１９
と、ＲＡＭ１４より読み出されたデータを回収し、圧
縮、または期待値との比較を行う回路である出力バッフ
ァ２１とにより構成されるＢＩＳＴ回路が設けられた場
合の例である。
【０００９】図６において、ランダムパターン発生回路
１９は、ＬＳＩ１２の動作周波数を持つテストデータを
生成してＲＡＭ１４に書き込む。出バッファ２１は、Ｒ
ＡＭ１４書き込まれたデータを回収し、期待値と比較す
ることによってＲＡＭ１４の故障の摘出を行う。
１９は、ＬＳＩ１２の動作周波数を持つテストデータを
生成してＲＡＭ１４に書き込む。出バッファ２１は、Ｒ
ＡＭ１４書き込まれたデータを回収し、期待値と比較す
ることによってＲＡＭ１４の故障の摘出を行う。
【００１０】前述したように、ＬＳＩに含まれるＲＡＭ
の高速診断テストを行う従来技術は、いずれの場合に
も、ＬＳＩの動作周波数と同一の周波数で動作するテス
タ、あるいは、ＬＳＩの動作周波数と同一の周波数で動
作できる高速ＢＩＳＴ回路が必要となってくる。
の高速診断テストを行う従来技術は、いずれの場合に
も、ＬＳＩの動作周波数と同一の周波数で動作するテス
タ、あるいは、ＬＳＩの動作周波数と同一の周波数で動
作できる高速ＢＩＳＴ回路が必要となってくる。
【００１１】
【発明が解決しようとする課題】前述したテスタを接続
して行う従来技術によるテスト方法は、ＬＳＩが高速化
するに従って、ＬＳＩの内部に設けられる高速なＲＡＭ
の診断を行うために必要なテスタにも高速化が求めら
れ、この結果、テスタが高価になり、コストがかかって
しまうという問題点を有している。
して行う従来技術によるテスト方法は、ＬＳＩが高速化
するに従って、ＬＳＩの内部に設けられる高速なＲＡＭ
の診断を行うために必要なテスタにも高速化が求めら
れ、この結果、テスタが高価になり、コストがかかって
しまうという問題点を有している。
【００１２】また、ＬＳＩの内部にＢＩＳＴ回路を設け
てテストを行う従来技術によるテスト方法は、ＬＳＩの
内部に設けられるテスト用の回路であるＢＩＳＴ回路を
使用するものであり、そのＬＳＩ本来の仕様には寄与し
ないＢＩＳＴ回路をＬＳＩの内部に備えなければなら
ず、しかも、高速で動作するＢＩＳＴ回路を構築しよう
とするほど、ＢＩＳＴ回路がチップ内の大きな面積を占
め、いわゆるオーバヘッドが大きくなり、そのため、本
来の動作仕様の実現に使えるＬＳＩの部分が圧迫されて
しまい、あるいは、チップの面積が大きくなってしまう
という問題点を有している。
てテストを行う従来技術によるテスト方法は、ＬＳＩの
内部に設けられるテスト用の回路であるＢＩＳＴ回路を
使用するものであり、そのＬＳＩ本来の仕様には寄与し
ないＢＩＳＴ回路をＬＳＩの内部に備えなければなら
ず、しかも、高速で動作するＢＩＳＴ回路を構築しよう
とするほど、ＢＩＳＴ回路がチップ内の大きな面積を占
め、いわゆるオーバヘッドが大きくなり、そのため、本
来の動作仕様の実現に使えるＬＳＩの部分が圧迫されて
しまい、あるいは、チップの面積が大きくなってしまう
という問題点を有している。
【００１３】本発明の目的は、前述した従来技術の問題
点を解決し、低速なテスタを用いて、あるいは、低速な
ＢＩＳＴ回路を用いて、高速にＬＳＩ内のＲＡＭの診断
を行うことを可能にしたＲＡＭの診断方法及びＬＳＩを
提供することにある。
点を解決し、低速なテスタを用いて、あるいは、低速な
ＢＩＳＴ回路を用いて、高速にＬＳＩ内のＲＡＭの診断
を行うことを可能にしたＲＡＭの診断方法及びＬＳＩを
提供することにある。
【００１４】
【課題を解決するための手段】本発明によれば前記目的
は、ＬＳＩに搭載されているＲＡＭをＬＳＩの動作クロ
ック周波数で読み書きしてＲＡＭの故障を摘出するＲＡ
Ｍの診断方法において、ＬＳＩの動作クロック周波数の
１／ｔ（ｔは２以上の整数）の周波数で動作するテスタ
より、ＲＡＭの診断に使用する値を設定するデータのｔ
ビットを並列にＬＳＩに入力し、ＬＳＩに搭載されてい
るＲＡＭテスト回路に組み込んだあるいはＲＡＭテスト
回路に接続されたパラレル―シリアル変換回路よって、
ＬＳＩ動作クロック周波数で切り替わるテストデータに
変換してＲＡＭへの書き込みを行い、また、ＲＡＭより
読み出されたテストデータをＲＡＭテスト回路に組み込
まれたあるいはＲＡＭテスト回路に接続されたシリアル
―パラレル変換回路によってテスタの動作クロック周波
数であるＬＳＩの動作クロック周波数の１／ｔの周波数
に変換したｔ個の並列テストデータとしてテスタに読み
出してＲＡＭの故障を摘出することにより達成される。
は、ＬＳＩに搭載されているＲＡＭをＬＳＩの動作クロ
ック周波数で読み書きしてＲＡＭの故障を摘出するＲＡ
Ｍの診断方法において、ＬＳＩの動作クロック周波数の
１／ｔ（ｔは２以上の整数）の周波数で動作するテスタ
より、ＲＡＭの診断に使用する値を設定するデータのｔ
ビットを並列にＬＳＩに入力し、ＬＳＩに搭載されてい
るＲＡＭテスト回路に組み込んだあるいはＲＡＭテスト
回路に接続されたパラレル―シリアル変換回路よって、
ＬＳＩ動作クロック周波数で切り替わるテストデータに
変換してＲＡＭへの書き込みを行い、また、ＲＡＭより
読み出されたテストデータをＲＡＭテスト回路に組み込
まれたあるいはＲＡＭテスト回路に接続されたシリアル
―パラレル変換回路によってテスタの動作クロック周波
数であるＬＳＩの動作クロック周波数の１／ｔの周波数
に変換したｔ個の並列テストデータとしてテスタに読み
出してＲＡＭの故障を摘出することにより達成される。
【００１５】また、前記目的は、ＬＳＩに搭載されてい
るＲＡＭをＬＳＩの動作クロック周波数で読み書きして
ＲＡＭの故障を摘出するＲＡＭの診断方法において、Ｌ
ＳＩの動作クロック周波数の１／ｔ（ｔは２以上の整
数）の周波数で動作するＬＳＩに組み込まれているＢＩ
ＳＴ回路に、ＲＡＭの診断に使用する値を設定するデー
タのｔビットを並列に生成させ、生成されたｔビットの
データをパラレル―シリアル変換回路よって、ＬＳＩの
動作クロック周波数で切り替わるテストデータに変換し
てＲＡＭへの書き込みを行い、また、ＲＡＭより読み出
されたテストデータをシリアル―パラレル変換回路によ
ってＢＩＳＴの動作クロック周波数であるＬＳＩの動作
クロック周波数の１／ｔの周波数に変換したｔ個の並列
テストデータとしてＢＩＳＴ回路に読み出してＲＡＭの
故障を摘出することにより達成される。
るＲＡＭをＬＳＩの動作クロック周波数で読み書きして
ＲＡＭの故障を摘出するＲＡＭの診断方法において、Ｌ
ＳＩの動作クロック周波数の１／ｔ（ｔは２以上の整
数）の周波数で動作するＬＳＩに組み込まれているＢＩ
ＳＴ回路に、ＲＡＭの診断に使用する値を設定するデー
タのｔビットを並列に生成させ、生成されたｔビットの
データをパラレル―シリアル変換回路よって、ＬＳＩの
動作クロック周波数で切り替わるテストデータに変換し
てＲＡＭへの書き込みを行い、また、ＲＡＭより読み出
されたテストデータをシリアル―パラレル変換回路によ
ってＢＩＳＴの動作クロック周波数であるＬＳＩの動作
クロック周波数の１／ｔの周波数に変換したｔ個の並列
テストデータとしてＢＩＳＴ回路に読み出してＲＡＭの
故障を摘出することにより達成される。
【００１６】さらに、前記目的は、前述のＬＳＩの動作
クロックが、外部から入力されるＬＳＩの動作クロック
よりも低い周波数のクロックに基づいてＰＬＬ回路によ
って生成されることにより達成される。
クロックが、外部から入力されるＬＳＩの動作クロック
よりも低い周波数のクロックに基づいてＰＬＬ回路によ
って生成されることにより達成される。
【００１７】前述によりＲＡＭの診断が行われる内部に
ＲＡＭを備えて構成されるＬＳＩは、前記ＲＡＭのテス
トのために与えられるＬＳＩの動作クロック周波数の１
／ｔの動作速度のｔビットの並列データをＬＳＩの動作
クロック周波数のＲＡＭへの書き込みデータに変換する
パラレル−シリアル変換回路と、ＬＳＩの動作クロック
周波数でＲＡＭから読み出されたｔビットのデータをＬ
ＳＩの動作クロック周波数の１／ｔの動作速度のｔビッ
トの並列データに変換するシリアル−パラレル変換回路
とを備えて構成される。
ＲＡＭを備えて構成されるＬＳＩは、前記ＲＡＭのテス
トのために与えられるＬＳＩの動作クロック周波数の１
／ｔの動作速度のｔビットの並列データをＬＳＩの動作
クロック周波数のＲＡＭへの書き込みデータに変換する
パラレル−シリアル変換回路と、ＬＳＩの動作クロック
周波数でＲＡＭから読み出されたｔビットのデータをＬ
ＳＩの動作クロック周波数の１／ｔの動作速度のｔビッ
トの並列データに変換するシリアル−パラレル変換回路
とを備えて構成される。
【００１８】
【発明の実施の形態】以下、本発明によるＲＡＭの診断
方法の実施形態を図面により詳細に説明する。
方法の実施形態を図面により詳細に説明する。
【００１９】図１は本発明の第１の実施形態によるＲＡ
Ｍの診断方法を説明する図である。図１において、２
４、２５はＬＳＩ入力ピン。２７はパラレル−シリアル
変換回路、３０はシリアル−パラレル変換回路、３１、
３２はＬＳＩ出力ピン、３４はクロックピン、３５はＰ
ＬＬ回路であり、他の符号は図５の場合と同一である。
図１に示す本発明の第１の実施形態は、ＬＳＩの動作周
波数の１／２の低速な動作周波数のテスタを使用してＲ
ＡＭの診断を行う場合の例である。
Ｍの診断方法を説明する図である。図１において、２
４、２５はＬＳＩ入力ピン。２７はパラレル−シリアル
変換回路、３０はシリアル−パラレル変換回路、３１、
３２はＬＳＩ出力ピン、３４はクロックピン、３５はＰ
ＬＬ回路であり、他の符号は図５の場合と同一である。
図１に示す本発明の第１の実施形態は、ＬＳＩの動作周
波数の１／２の低速な動作周波数のテスタを使用してＲ
ＡＭの診断を行う場合の例である。
【００２０】図示本発明の第１の実施形態は、図５によ
り説明した従来技術の例におけるＬＳＩ１２内のＲＡＭ
テスト論理回路１３、１５の内部に本発明のために、周
波数変換を行うパラレル−シリアル変換回路２７、シリ
アル−パラレル変換回路３０を設け、さらに、テスタ１
０、１７の動作速度（動作周波数）とＬＳＩ１２の動作
速度（動作周波数）との変換のためのＰＬＬ回路３５を
設け、テスタ１０、１７を接続してＲＡＭ１４の診断を
行うものである。
り説明した従来技術の例におけるＬＳＩ１２内のＲＡＭ
テスト論理回路１３、１５の内部に本発明のために、周
波数変換を行うパラレル−シリアル変換回路２７、シリ
アル−パラレル変換回路３０を設け、さらに、テスタ１
０、１７の動作速度（動作周波数）とＬＳＩ１２の動作
速度（動作周波数）との変換のためのＰＬＬ回路３５を
設け、テスタ１０、１７を接続してＲＡＭ１４の診断を
行うものである。
【００２１】図１において、テスタ１０、１７は、ＬＳ
Ｉ１２の動作速度の１／２の動作速度のものでよい。そ
して、ＬＳＩ１２の動作周波数の１／２の速度で動作す
るテスタ１０は、ＬＳＩ入力ピン２４にデータ１を、Ｌ
ＳＩ入力ピン２５にデータ２をテスタ１０のクロックに
同期して入力する。なお、データ１、２は、それぞれ１
ビットである。
Ｉ１２の動作速度の１／２の動作速度のものでよい。そ
して、ＬＳＩ１２の動作周波数の１／２の速度で動作す
るテスタ１０は、ＬＳＩ入力ピン２４にデータ１を、Ｌ
ＳＩ入力ピン２５にデータ２をテスタ１０のクロックに
同期して入力する。なお、データ１、２は、それぞれ１
ビットである。
【００２２】ＬＳＩ１２内のＲＡＭテスト論理回路１３
内に組み込んだパラレル−シリアル変換回路２７は、入
力ピン２４、２５から入力されたデータを、ＬＳＩ１２
のクロックで切り替わるシリアルなデータに変換し、Ｒ
ＡＭ１４にデータ１、データ２の順でサイクリックにＬ
ＳＩ１２のクロックによって書き込む。ＲＡＭテスト論
理回路１５は、ＲＡＭ１４に書き込まれたデータ１、デ
ータ２をＬＳＩ１２のクロックに同期して読み出し、Ｒ
ＡＭテスト論理回路１５内のシリアル−パラレル変換回
路３０は、読み出されたデータ１、２を、テスタ１７の
クロックで切り替わるように、データ１をＬＳＩ出力ピ
ン３１に、データ２をＬＳＩ出力ピン３２に交互に出力
して、テスタ１７に読み込ませる。テスタ１７は、読み
出されたデータと期待値と比較することにより、ＲＡＭ
１４の故障を摘出する。
内に組み込んだパラレル−シリアル変換回路２７は、入
力ピン２４、２５から入力されたデータを、ＬＳＩ１２
のクロックで切り替わるシリアルなデータに変換し、Ｒ
ＡＭ１４にデータ１、データ２の順でサイクリックにＬ
ＳＩ１２のクロックによって書き込む。ＲＡＭテスト論
理回路１５は、ＲＡＭ１４に書き込まれたデータ１、デ
ータ２をＬＳＩ１２のクロックに同期して読み出し、Ｒ
ＡＭテスト論理回路１５内のシリアル−パラレル変換回
路３０は、読み出されたデータ１、２を、テスタ１７の
クロックで切り替わるように、データ１をＬＳＩ出力ピ
ン３１に、データ２をＬＳＩ出力ピン３２に交互に出力
して、テスタ１７に読み込ませる。テスタ１７は、読み
出されたデータと期待値と比較することにより、ＲＡＭ
１４の故障を摘出する。
【００２３】前述した図１に示す本発明の実施形態によ
れば、ＲＡＭ１４は、ＬＳＩ１２の動作速度でデータの
読み書きが行われてテストされるが、テスタ１０、１７
の動作速度は、ＬＳＩ１２内のＲＡＭテスト論理回路１
３、１５にパラレル−シリアル変換回路２７、シリアル
−パラレル変換回路３０を設けたことにより、ＬＳＩ１
２の動作速度の半分でよいことになる。
れば、ＲＡＭ１４は、ＬＳＩ１２の動作速度でデータの
読み書きが行われてテストされるが、テスタ１０、１７
の動作速度は、ＬＳＩ１２内のＲＡＭテスト論理回路１
３、１５にパラレル−シリアル変換回路２７、シリアル
−パラレル変換回路３０を設けたことにより、ＬＳＩ１
２の動作速度の半分でよいことになる。
【００２４】なお、前述の動作において、ＬＳＩ１２の
クロックは、テスタによりクロックピン３４から与えら
れるテスタのクロックを、ＰＬＬ回路３５により２倍の
周波数のクロックを生成させて使用することができる。
また、前述した本発明の実施形態は、テスタの動作速度
をＬＳＩの動作速度の１／２の動作速度としてＲＡＭの
診断を行うとして説明したが、本発明は、テスタの動作
速度をＬＳＩの動作速度の１／ｔ（ｔは２以上の任意の
整数）の動作速度としてＲＡＭの診断を行うようにする
ことができる。この場合、テスタ１０、１７を、ｔ個の
データをＬＳＩ１２に与え、また、ｔ個のデータをＬＳ
Ｉ１２からを受け取ることができるように構成し、ＲＡ
Ｍテスト論理回路１３内のパラレル−シリアル変換回路
２７がｔ個のデータをサイクリックにシリアル化したＬ
ＳＩ１２の動作速度のデータをＲＡＭ１４に書き込み、
ＲＡＭテスト論理回路１５内のシリアル−パラレル変換
回路３０が、ＲＡＭ１４から読み出されたデータを、ｔ
個のデータに並列化して出力するようにすればよい。ま
た、この場合、ＰＬＬ回路３５は、テスタからのクロッ
クをｔ倍の周波数のクロックを生成し、このクロックを
ＬＳＩクロックとしてＬＳＩ内の構成回路に出力するよ
うにすればよい。
クロックは、テスタによりクロックピン３４から与えら
れるテスタのクロックを、ＰＬＬ回路３５により２倍の
周波数のクロックを生成させて使用することができる。
また、前述した本発明の実施形態は、テスタの動作速度
をＬＳＩの動作速度の１／２の動作速度としてＲＡＭの
診断を行うとして説明したが、本発明は、テスタの動作
速度をＬＳＩの動作速度の１／ｔ（ｔは２以上の任意の
整数）の動作速度としてＲＡＭの診断を行うようにする
ことができる。この場合、テスタ１０、１７を、ｔ個の
データをＬＳＩ１２に与え、また、ｔ個のデータをＬＳ
Ｉ１２からを受け取ることができるように構成し、ＲＡ
Ｍテスト論理回路１３内のパラレル−シリアル変換回路
２７がｔ個のデータをサイクリックにシリアル化したＬ
ＳＩ１２の動作速度のデータをＲＡＭ１４に書き込み、
ＲＡＭテスト論理回路１５内のシリアル−パラレル変換
回路３０が、ＲＡＭ１４から読み出されたデータを、ｔ
個のデータに並列化して出力するようにすればよい。ま
た、この場合、ＰＬＬ回路３５は、テスタからのクロッ
クをｔ倍の周波数のクロックを生成し、このクロックを
ＬＳＩクロックとしてＬＳＩ内の構成回路に出力するよ
うにすればよい。
【００２５】前述した本発明の実施形態は、パラレル−
シリアル変換回路及びシリアル−パラレル変換回路をＲ
ＡＭテスト論理回路内に設けたとして説明したが、本発
明は、パラレル−シリアル変換回路及びシリアル−パラ
レル変換回路をＬＳＩ内のＲＡＭテスト論理回路と入力
ピン及び出力ピンとの間に設けてもよい。
シリアル変換回路及びシリアル−パラレル変換回路をＲ
ＡＭテスト論理回路内に設けたとして説明したが、本発
明は、パラレル−シリアル変換回路及びシリアル−パラ
レル変換回路をＬＳＩ内のＲＡＭテスト論理回路と入力
ピン及び出力ピンとの間に設けてもよい。
【００２６】図２は本発明の第２の実施形態によるＲＡ
Ｍの診断方法を説明する図である。図２における図の符
号は、図１、図６の場合と同一である。図２に示す本発
明の第２の実施形態は、ＬＳＩの動作周波数の１／２の
低速な動作周波数で動作するＢＩＳＴ回路を使用してＲ
ＡＭの診断を行う場合の例である。
Ｍの診断方法を説明する図である。図２における図の符
号は、図１、図６の場合と同一である。図２に示す本発
明の第２の実施形態は、ＬＳＩの動作周波数の１／２の
低速な動作周波数で動作するＢＩＳＴ回路を使用してＲ
ＡＭの診断を行う場合の例である。
【００２７】図示本発明の第２の実施形態は、図６によ
り説明した従来技術の例におけるＬＳＩ１２内のランダ
ムパターン発生器１９とＲＡＭ１４との間、及び、ＲＡ
Ｍ１４と出力バッファ２１との間に、本発明のために周
波数変換を行うパラレル−シリアル変換回路２７、及
び、シリアル−パラレル変換回路３０を設け、さらに、
ランダムパターン発生器１９の動作速度（動作周波数）
とＬＳＩ１２の動作速度（動作周波数）との変換のため
のＰＬＬ回路３５を設けてＲＡＭ１４の診断を行うもの
である。
り説明した従来技術の例におけるＬＳＩ１２内のランダ
ムパターン発生器１９とＲＡＭ１４との間、及び、ＲＡ
Ｍ１４と出力バッファ２１との間に、本発明のために周
波数変換を行うパラレル−シリアル変換回路２７、及
び、シリアル−パラレル変換回路３０を設け、さらに、
ランダムパターン発生器１９の動作速度（動作周波数）
とＬＳＩ１２の動作速度（動作周波数）との変換のため
のＰＬＬ回路３５を設けてＲＡＭ１４の診断を行うもの
である。
【００２８】図２において、ランダムパターン発生回路
１９は、ＬＳＩ１２の動作周波数の１／２の低速なクロ
ック（以下、ＢＩＳＴクロックという）で動作してテス
トデータ１、２を生成し、生成したデータ１を信号線３
８に、データ２を信号線３９ＢＩＳＴクロックに同期し
たタイミングで出力する。パラレル−シリアル変換回路
２７は、前述りデータ１、２を受け取ると、ＬＳＩ１２
のクロックで切り替わるシリアルなデータに変換し、Ｒ
ＡＭ１４にデータ１、データ２の順でサイクリックにＬ
ＳＩ１２のクロックによって書き込む。また、シリアル
−パラレル変換回路３０は、ＲＡＭ１４に書き込まれた
データ１、データ２をＬＳＩ１２のクロックに同期して
読み出し、読み出したデータ１、２を、出力バッファ２
１のクロックで切り替わるように、データ１を信号線４
４に、データ２を信号線４５に交互に出力して、出力バ
ッファ２１に読み込ませる。出力バッファ２１は、読み
込んだデータを圧縮、または、期待値との比較を行うこ
とにより、ＲＡＭ１４の故障を摘出する。
１９は、ＬＳＩ１２の動作周波数の１／２の低速なクロ
ック（以下、ＢＩＳＴクロックという）で動作してテス
トデータ１、２を生成し、生成したデータ１を信号線３
８に、データ２を信号線３９ＢＩＳＴクロックに同期し
たタイミングで出力する。パラレル−シリアル変換回路
２７は、前述りデータ１、２を受け取ると、ＬＳＩ１２
のクロックで切り替わるシリアルなデータに変換し、Ｒ
ＡＭ１４にデータ１、データ２の順でサイクリックにＬ
ＳＩ１２のクロックによって書き込む。また、シリアル
−パラレル変換回路３０は、ＲＡＭ１４に書き込まれた
データ１、データ２をＬＳＩ１２のクロックに同期して
読み出し、読み出したデータ１、２を、出力バッファ２
１のクロックで切り替わるように、データ１を信号線４
４に、データ２を信号線４５に交互に出力して、出力バ
ッファ２１に読み込ませる。出力バッファ２１は、読み
込んだデータを圧縮、または、期待値との比較を行うこ
とにより、ＲＡＭ１４の故障を摘出する。
【００２９】なお、この実施形態においても、第１の実
施形態の場合と同様に、ランダムパターン発生器１９及
び出力バッファ２１の動作速度をＬＳＩの動作速度の１
／ｔの動作速度としてＲＡＭの診断を行うようにするこ
とができる。
施形態の場合と同様に、ランダムパターン発生器１９及
び出力バッファ２１の動作速度をＬＳＩの動作速度の１
／ｔの動作速度としてＲＡＭの診断を行うようにするこ
とができる。
【００３０】図３は図１及び図２により説明した本発明
の実施形態に用いるパラレル−シリアル変換回路の構成
を示すブロック図とその動作を説明するタイムチャート
であり、以下、これについて説明する。図３において、
４８〜５１は入力信号線、５２はクロック入力線、５３
はセレクタであり、他の符号は図１、図２の場合と同一
である。
の実施形態に用いるパラレル−シリアル変換回路の構成
を示すブロック図とその動作を説明するタイムチャート
であり、以下、これについて説明する。図３において、
４８〜５１は入力信号線、５２はクロック入力線、５３
はセレクタであり、他の符号は図１、図２の場合と同一
である。
【００３１】パラレル−シリアル変換回路２７は、図３
（ａ）に示すように、セレクタ５３を主な構成要素とし
て備えて構成されており、セレクタ５３には、ｔ本の入
力信号線４８〜５１が接続されると共に、セレクタ５３
を制御するＬＳＩの動作周波数のクロック信号が入力さ
れるクロック入力線が接続されている。ｔ本の入力信号
線４８〜５１には、図３（ｂ）に示すように、テスタ１
０またはランダムパターン発生器１９からのテストデー
タ１〜ｔが、テスタ１０またはランダムパターン発生器
１９の動作クロックに同期して並列に入力される。並列
に入力されるデータ１〜ｔは、テスタ１０またはランダ
ムパターン発生器１９の動作クロック毎に更新される。
（ａ）に示すように、セレクタ５３を主な構成要素とし
て備えて構成されており、セレクタ５３には、ｔ本の入
力信号線４８〜５１が接続されると共に、セレクタ５３
を制御するＬＳＩの動作周波数のクロック信号が入力さ
れるクロック入力線が接続されている。ｔ本の入力信号
線４８〜５１には、図３（ｂ）に示すように、テスタ１
０またはランダムパターン発生器１９からのテストデー
タ１〜ｔが、テスタ１０またはランダムパターン発生器
１９の動作クロックに同期して並列に入力される。並列
に入力されるデータ１〜ｔは、テスタ１０またはランダ
ムパターン発生器１９の動作クロック毎に更新される。
【００３２】セレクタ５３は、クロック入力線５２から
入力されるＬＳＩの動作周波数のクロック信号により制
御され、図３（ｂ）に示すように、入力信号線４８〜５
１から入力されるデータ１〜ｔを、ＬＳＩの動作周波数
のクロック信号により順次、サイクリックに取り込んで
ＲＡＭ１４に出力して、ＲＡＭ１４に書き込む。前述で
すでに説明したように、テスタ１０またはランダムパタ
ーン発生器１９の動作クロックは、ＬＳＩの動作周波数
のクロックの１／ｔの周波数であるため、データ１〜ｔ
は、テスタ１０またはランダムパターン発生器１９の動
作クロックによりセレクタに入力されている間に、ＬＳ
Ｉのクロックによりシリアルにセレクタ５３から出力さ
れることになる。データｔが出力された後には、テスタ
１０またはランダムパターン発生器１９からのデータ１
〜ｔが更新されるので、再びデータ１〜ｔがシリアルに
セレクタ５３から出力される。この結果、ＲＡＭ１４に
は、ＬＳＩの動作速度でデータ１〜ｔが書き込まれるこ
とになる。
入力されるＬＳＩの動作周波数のクロック信号により制
御され、図３（ｂ）に示すように、入力信号線４８〜５
１から入力されるデータ１〜ｔを、ＬＳＩの動作周波数
のクロック信号により順次、サイクリックに取り込んで
ＲＡＭ１４に出力して、ＲＡＭ１４に書き込む。前述で
すでに説明したように、テスタ１０またはランダムパタ
ーン発生器１９の動作クロックは、ＬＳＩの動作周波数
のクロックの１／ｔの周波数であるため、データ１〜ｔ
は、テスタ１０またはランダムパターン発生器１９の動
作クロックによりセレクタに入力されている間に、ＬＳ
Ｉのクロックによりシリアルにセレクタ５３から出力さ
れることになる。データｔが出力された後には、テスタ
１０またはランダムパターン発生器１９からのデータ１
〜ｔが更新されるので、再びデータ１〜ｔがシリアルに
セレクタ５３から出力される。この結果、ＲＡＭ１４に
は、ＬＳＩの動作速度でデータ１〜ｔが書き込まれるこ
とになる。
【００３３】本発明の第１、第２の実施形態は、前述で
説明したようなパラレル−シリアル変換回路２７を使用
することにより、ＬＳＩの動作周波数のクロックの１／
ｔの周波数のクロックに同期して入力されたデータをＬ
ＳＩクロックにより切り替わるデータに変換してＲＡＭ
１４に書き込むことができる。
説明したようなパラレル−シリアル変換回路２７を使用
することにより、ＬＳＩの動作周波数のクロックの１／
ｔの周波数のクロックに同期して入力されたデータをＬ
ＳＩクロックにより切り替わるデータに変換してＲＡＭ
１４に書き込むことができる。
【００３４】図４は図１及び図２により説明した本発明
の実施形態に用いるシリアル−パラレル変換回路の構成
を示すブロック図とその動作を説明するタイムチャート
であり、以下、これについて説明する。図４において、
５７、５９〜６２はフリップフロップ（ＦＦ）、５８は
イネーブル信号線であり、他の符号は図１、図２の場合
と同一である。
の実施形態に用いるシリアル−パラレル変換回路の構成
を示すブロック図とその動作を説明するタイムチャート
であり、以下、これについて説明する。図４において、
５７、５９〜６２はフリップフロップ（ＦＦ）、５８は
イネーブル信号線であり、他の符号は図１、図２の場合
と同一である。
【００３５】シリアル−パラレル変換回路３０は、図４
（ａ）に示すように複数のＦＦを備えて構成されてお
り、ＦＦ５７とＦＦ６０とにはＲＡＭ１４からの読み出
しデータが入力される。ＦＦ５７とＦＦ５９との間に
は、ＦＦ５７とＦＦ５９とを含めてｔ−１個のＦＦがシ
フトレジスタを構成するようにシリアルに接続されてい
ると共に、その出力がＦＦ６１〜６２に接続されてい
る。ＦＦ６０〜ＦＦ６２は、イネーブル信号線が接続さ
れたｔ個のＦＦである。
（ａ）に示すように複数のＦＦを備えて構成されてお
り、ＦＦ５７とＦＦ６０とにはＲＡＭ１４からの読み出
しデータが入力される。ＦＦ５７とＦＦ５９との間に
は、ＦＦ５７とＦＦ５９とを含めてｔ−１個のＦＦがシ
フトレジスタを構成するようにシリアルに接続されてい
ると共に、その出力がＦＦ６１〜６２に接続されてい
る。ＦＦ６０〜ＦＦ６２は、イネーブル信号線が接続さ
れたｔ個のＦＦである。
【００３６】ＲＡＭ１４は、ＬＳＩクロックにより順次
読み出され、図４（ｂ）に示すように、データ１〜デー
タｔがＬＳＩクロックに従ってシリアル−パラレル変換
回路３０に入力される。データ１〜データｔ−１が順に
読み出されてくると、これらのデータは、ＬＳＩクロッ
クに従ってＦＦ５７、５９を含むシフトレジスタ内に順
にシフトされ、データｔ−１が読み出されたとき、デー
タｔ１がＦＦ５９に、データ１がＦＦ５７に取り込まれ
た状態となる。そして、データｔが読み出されるタイミ
ングでイネーブル信号線５８上のイネーブル信号をハイ
レベルにすることにより、データ１〜データｔは、ＦＦ
６２〜ＦＦ６０に取り込まれることになる。ＦＦ６２〜
ＦＦ６０に取り込まれたデータは、テスタ１７あるいは
出力バッファ２１に、ＬＳＩクロックの１／ｔの速度の
クロックにより並列に読み出されることになる。
読み出され、図４（ｂ）に示すように、データ１〜デー
タｔがＬＳＩクロックに従ってシリアル−パラレル変換
回路３０に入力される。データ１〜データｔ−１が順に
読み出されてくると、これらのデータは、ＬＳＩクロッ
クに従ってＦＦ５７、５９を含むシフトレジスタ内に順
にシフトされ、データｔ−１が読み出されたとき、デー
タｔ１がＦＦ５９に、データ１がＦＦ５７に取り込まれ
た状態となる。そして、データｔが読み出されるタイミ
ングでイネーブル信号線５８上のイネーブル信号をハイ
レベルにすることにより、データ１〜データｔは、ＦＦ
６２〜ＦＦ６０に取り込まれることになる。ＦＦ６２〜
ＦＦ６０に取り込まれたデータは、テスタ１７あるいは
出力バッファ２１に、ＬＳＩクロックの１／ｔの速度の
クロックにより並列に読み出されることになる。
【００３７】本発明の第１、第２の実施形態は、前述で
説明したようなシリアル−パラレル変換回路３０を使用
することにより、ＬＳＩの動作周波数のクロックにより
ＲＡＭに書き込まれたｔ個のデータをＬＳＩクロックの
１／ｔの周波数のクロックに同期して出力することがで
きる。
説明したようなシリアル−パラレル変換回路３０を使用
することにより、ＬＳＩの動作周波数のクロックにより
ＲＡＭに書き込まれたｔ個のデータをＬＳＩクロックの
１／ｔの周波数のクロックに同期して出力することがで
きる。
【００３８】前述した本発明の２つの実施形態によれ
ば、ＲＡＭの入力側、出力側にパラレル−シリアル変換
回路、シリアル−パラレル変換回路を設けたことによ
り、テスタあるいはＢＩＳＴ回路の動作速度をＬＳＩク
ロックの１／ｔとして、ＲＡＭに対してはＬＳＩの動作
速度でデータの読み書きを行ってテストを行うことがで
きる。
ば、ＲＡＭの入力側、出力側にパラレル−シリアル変換
回路、シリアル−パラレル変換回路を設けたことによ
り、テスタあるいはＢＩＳＴ回路の動作速度をＬＳＩク
ロックの１／ｔとして、ＲＡＭに対してはＬＳＩの動作
速度でデータの読み書きを行ってテストを行うことがで
きる。
【００３９】これにより、前述した本発明の２つの実施
形態によれば、テスタの回路構成を簡易化してコストの
低減を図ることができ、あるいは、ＢＩＳＴ回路が占め
るチップ内の面積を小さくすることができ、ＬＳＩチッ
プをＬＳＩ本来の動作仕様の実現に効率的に使用するこ
とができ、ＬＳＩ全体のチップの面積を小さくすること
が可能となる。
形態によれば、テスタの回路構成を簡易化してコストの
低減を図ることができ、あるいは、ＢＩＳＴ回路が占め
るチップ内の面積を小さくすることができ、ＬＳＩチッ
プをＬＳＩ本来の動作仕様の実現に効率的に使用するこ
とができ、ＬＳＩ全体のチップの面積を小さくすること
が可能となる。
【００４０】
【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩの動作周波数の１／ｔの動作周波数のテスタで高速
にＬＳＩ内のＲＡＭのテストを行うことができ、高速且
つ高価なテスタを求める必要がなくなり、コストの低減
を図ることができ、また、ＢＩＳＴ論理回路の動作周波
数をＬＳＩの動作周波数の１／ｔの周波数とすることが
できるので、ＬＳＩのチップ面積への配線及びゲート量
のオーバヘッドの削減を図ることができる。
ＳＩの動作周波数の１／ｔの動作周波数のテスタで高速
にＬＳＩ内のＲＡＭのテストを行うことができ、高速且
つ高価なテスタを求める必要がなくなり、コストの低減
を図ることができ、また、ＢＩＳＴ論理回路の動作周波
数をＬＳＩの動作周波数の１／ｔの周波数とすることが
できるので、ＬＳＩのチップ面積への配線及びゲート量
のオーバヘッドの削減を図ることができる。
【図１】本発明の第１の実施形態によるＲＡＭの診断方
法を説明する図である。
法を説明する図である。
【図２】本発明の第２の実施形態によるＲＡＭの診断方
法を説明する図である。
法を説明する図である。
【図３】本発明の実施形態に用いるパラレル−シリアル
変換回路の構成を示すブロック図とその動作を説明する
タイムチャートである。
変換回路の構成を示すブロック図とその動作を説明する
タイムチャートである。
【図４】本発明の実施形態に用いるシリアル−パラレル
変換回路の構成を示すブロック図とその動作を説明する
タイムチャートである。
変換回路の構成を示すブロック図とその動作を説明する
タイムチャートである。
【図５】ＬＳＩに搭載されているＲＡＭをＬＳＩと同一
の動作周波数のテスタを用いて診断テストを行う従来技
術の構成を説明する図である。
の動作周波数のテスタを用いて診断テストを行う従来技
術の構成を説明する図である。
【図６】ＬＳＩに搭載されているＲＡＭをＬＳＩの内部
に設けられているＢＩＳＴ回路を用いて診断テストを行
う従来技術の構成を説明する図である。
に設けられているＢＩＳＴ回路を用いて診断テストを行
う従来技術の構成を説明する図である。
１０、１７ テスタ １１ ＬＳＩ入力エッジピン １２ ＬＳＩ １３、１５ ＲＡＭテスト論理回路 １４ ＲＡＭ １６ ＬＳＩ出力エッジピン １９ ランダムパターン発生回路 ２１ 出力バッファ ２４、２５ ＬＳＩ入力ピン ２７ パラレル−シリアル変換回路 ３０ シリアル−パラレル変換回路 ３１、３２ ＬＳＩ出力ピン ３４ クロックピン ３５ ＰＬＬ回路 ４８〜５１ 入力信号線 ５２ クロック入力線 ５３ セレクタ ５７、５９〜６２ フリップフロップ（ＦＦ） ５８ イネーブル信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 徹也 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 山縣 良 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 Ｆターム(参考） 2G032 AA07 AB02 AC03 AD05 AE08 AG07 AL16 5L106 AA01 AA02 AA15 DD00 DD04 FF01 GG00
Claims (4)
- 【請求項１】 ＬＳＩに搭載されているＲＡＭをＬＳＩ
の動作クロック周波数で読み書きしてＲＡＭの故障を摘
出するＲＡＭの診断方法において、ＬＳＩの動作クロッ
ク周波数の１／ｔ（ｔは２以上の整数）の周波数で動作
するテスタより、ＲＡＭの診断に使用する値を設定する
データのｔビットを並列にＬＳＩに入力し、ＬＳＩに搭
載されているＲＡＭテスト回路に組み込んだあるいはＲ
ＡＭテスト回路に接続されたパラレル―シリアル変換回
路よって、ＬＳＩ動作クロック周波数で切り替わるテス
トデータに変換してＲＡＭへの書き込みを行い、また、
ＲＡＭより読み出されたテストデータをＲＡＭテスト回
路に組み込まれたあるいはＲＡＭテスト回路に接続され
たシリアル―パラレル変換回路によってテスタの動作ク
ロック周波数であるＬＳＩの動作クロック周波数の１／
ｔの周波数に変換したｔ個の並列テストデータとしてテ
スタに読み出してＲＡＭの故障を摘出することを特徴と
するＲＡＭの診断方法。 - 【請求項２】 ＬＳＩに搭載されているＲＡＭをＬＳＩ
の動作クロック周波数で読み書きしてＲＡＭの故障を摘
出するＲＡＭの診断方法において、ＬＳＩの動作クロッ
ク周波数の１／ｔ（ｔは２以上の整数）の周波数で動作
するＬＳＩに組み込まれているＢＩＳＴ回路に、ＲＡＭ
の診断に使用する値を設定するデータのｔビットを並列
に生成させ、生成されたｔビットのデータをパラレル―
シリアル変換回路よって、ＬＳＩの動作クロック周波数
で切り替わるテストデータに変換してＲＡＭへの書き込
みを行い、また、ＲＡＭより読み出されたテストデータ
をシリアル―パラレル変換回路によってＢＩＳＴの動作
クロック周波数であるＬＳＩの動作クロック周波数の１
／ｔの周波数に変換したｔ個の並列テストデータとして
ＢＩＳＴ回路に読み出してＲＡＭの故障を摘出すること
を特徴とするＲＡＭの診断方法。 - 【請求項３】 前記ＬＳＩの動作クロックは、外部から
入力されるＬＳＩの動作クロックよりも低い周波数のク
ロックに基づいてＰＬＬ回路によって生成されることを
特徴とする請求項１または２記載のＲＡＭの診断方法。 - 【請求項４】 内部にＲＡＭを備えて構成されるＬＳＩ
において、前記ＲＡＭのテストのために与えられるＬＳ
Ｉの動作クロック周波数の１／ｔの動作速度のｔビット
の並列データをＬＳＩの動作クロック周波数のＲＡＭへ
の書き込みデータに変換するパラレル−シリアル変換回
路と、ＬＳＩの動作クロック周波数でＲＡＭから読み出
されたｔビットのデータをＬＳＩの動作クロック周波数
の１／ｔの動作速度のｔビットの並列データに変換する
シリアル−パラレル変換回路とを備えたことを特徴とす
るＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28828299A JP2001110200A (ja) | 1999-10-08 | 1999-10-08 | Ｒａｍの診断方法及びｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28828299A JP2001110200A (ja) | 1999-10-08 | 1999-10-08 | Ｒａｍの診断方法及びｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110200A true JP2001110200A (ja) | 2001-04-20 |
Family
ID=17728156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28828299A Pending JP2001110200A (ja) | 1999-10-08 | 1999-10-08 | Ｒａｍの診断方法及びｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110200A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111029A (ja) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびメモリのテスト方法 |
| US7428662B2 (en) | 2001-05-21 | 2008-09-23 | Infineon Technologies Ag | Testing a data store using an external test unit for generating test sequence and receiving compressed test results |
| US11501846B2 (en) | 2020-09-09 | 2022-11-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of testing the same and test system |
-
1999
- 1999-10-08 JP JP28828299A patent/JP2001110200A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7428662B2 (en) | 2001-05-21 | 2008-09-23 | Infineon Technologies Ag | Testing a data store using an external test unit for generating test sequence and receiving compressed test results |
| JP2004111029A (ja) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびメモリのテスト方法 |
| US11501846B2 (en) | 2020-09-09 | 2022-11-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of testing the same and test system |
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