JP2001110200A - Ramの診断方法及びlsi - Google Patents
Ramの診断方法及びlsiInfo
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Abstract
(57)【要約】
【課題】 LSIの動作周波数よりも低速なテスタを用
いてテスタのコストを低減し、あるいは、BIST回路
のチップ面積へのオーバヘッドを低減する。 【解決手段】 LSI12の動作周波数の1/2の速度
で動作するテスタ10は、入力ピン24、25にデータ
1、2をテスタ10のクロックに同期して入力する。R
AMテスト論理回路13内のパラレル−シリアル変換回
路27は、入力されたデータを、LSI12のクロック
で切り替わるシリアルなデータに変換し、RAM14に
データ1、データ2の順でLSIのクロックによって書
き込む。RAMテスト論理回路15は、RAM14に書
き込まれたデータ1、データ2をLSI12のクロック
に同期して読み出し、シリアル−パラレル変換回路30
は、読み出されたデータ1、2を、テスタ17のクロッ
クで切り替わるように、データ1、2を出力ピン31、
32に交互に出力してテスタ17に読み込ませる。テス
タ17は、読み出されたデータと期待値とを比較してR
AM14の故障を摘出する。テスタ10の動作速度をL
SI12の1/tとすることもできる。
いてテスタのコストを低減し、あるいは、BIST回路
のチップ面積へのオーバヘッドを低減する。 【解決手段】 LSI12の動作周波数の1/2の速度
で動作するテスタ10は、入力ピン24、25にデータ
1、2をテスタ10のクロックに同期して入力する。R
AMテスト論理回路13内のパラレル−シリアル変換回
路27は、入力されたデータを、LSI12のクロック
で切り替わるシリアルなデータに変換し、RAM14に
データ1、データ2の順でLSIのクロックによって書
き込む。RAMテスト論理回路15は、RAM14に書
き込まれたデータ1、データ2をLSI12のクロック
に同期して読み出し、シリアル−パラレル変換回路30
は、読み出されたデータ1、2を、テスタ17のクロッ
クで切り替わるように、データ1、2を出力ピン31、
32に交互に出力してテスタ17に読み込ませる。テス
タ17は、読み出されたデータと期待値とを比較してR
AM14の故障を摘出する。テスタ10の動作速度をL
SI12の1/tとすることもできる。
Description
【0001】
【発明の属する技術分野】本発明は、LSIに搭載され
たRAMの診断方法及びLSIに係り、特に、LSI内
部のRAMの動作周波数より遅い動作周波数のテスタに
より、高速にRAMのテストを行うことを可能にしたR
AMの診断方法及びLSIに関する。
たRAMの診断方法及びLSIに係り、特に、LSI内
部のRAMの動作周波数より遅い動作周波数のテスタに
より、高速にRAMのテストを行うことを可能にしたR
AMの診断方法及びLSIに関する。
【0002】
【従来の技術】一般に、LSIに搭載されたRAMの診
断は、LSIに搭載されたRAMをテスタにより実動作
周波数で動作させ、RAMの故障を摘出するることによ
り行われる。このようなLSIに搭載されたRAMの診
断に関する従来技術として、LSIと同一の周波数のテ
スタをLSIに接続してRAMの診断を行う手法と、L
SI内部に設けられるランダムなテストデータを生成す
るBIST論理をLSIの動作周波数で動作させてRA
Mの診断を行う手法とが知られている。
断は、LSIに搭載されたRAMをテスタにより実動作
周波数で動作させ、RAMの故障を摘出するることによ
り行われる。このようなLSIに搭載されたRAMの診
断に関する従来技術として、LSIと同一の周波数のテ
スタをLSIに接続してRAMの診断を行う手法と、L
SI内部に設けられるランダムなテストデータを生成す
るBIST論理をLSIの動作周波数で動作させてRA
Mの診断を行う手法とが知られている。
【0003】図5はLSIに搭載されているRAMをL
SIと同一の動作周波数のテスタを用いて診断テストを
行う従来技術の構成を説明する図であり、以下、この従
来技術について説明する。図5において、10、17は
テスタ、11はLSI入力エッジピン、12はLSI、
13、15はRAMテスト論理回路、14はRAM、1
6はLSI出力エッジピンである。なお、入力及び出力
のエッジピンは、1つだけ示しているが、実際には、デ
ータとして所定のビット幅を持つデータが使用されるた
め、そのビット数分のピンが設けられる。このことは、
以後に説明するもう1つの従来技術の場合も同様であ
る。
SIと同一の動作周波数のテスタを用いて診断テストを
行う従来技術の構成を説明する図であり、以下、この従
来技術について説明する。図5において、10、17は
テスタ、11はLSI入力エッジピン、12はLSI、
13、15はRAMテスト論理回路、14はRAM、1
6はLSI出力エッジピンである。なお、入力及び出力
のエッジピンは、1つだけ示しているが、実際には、デ
ータとして所定のビット幅を持つデータが使用されるた
め、そのビット数分のピンが設けられる。このことは、
以後に説明するもう1つの従来技術の場合も同様であ
る。
【0004】LSI12の内部には、LSIエッジピン
より直接RAMにデータを読み書きするための回路であ
るRAMテスト論理回路13、15と、RAM14とが
搭載されていると共に、図示していないが、その他の多
くの論理回路が搭載されている。このような構成を持つ
LSI12内のRAM14の診断のために、LSI入力
エッジピン11とLSI出力エッジピン16とにテスタ
10、17が接続される。テスタ10、17は、説明を
容易にするためにLSI12の入力側と出力側とに接続
するとして図示しているが、これらは一体のものであ
る。
より直接RAMにデータを読み書きするための回路であ
るRAMテスト論理回路13、15と、RAM14とが
搭載されていると共に、図示していないが、その他の多
くの論理回路が搭載されている。このような構成を持つ
LSI12内のRAM14の診断のために、LSI入力
エッジピン11とLSI出力エッジピン16とにテスタ
10、17が接続される。テスタ10、17は、説明を
容易にするためにLSI12の入力側と出力側とに接続
するとして図示しているが、これらは一体のものであ
る。
【0005】テスタ10は、LSI12と同一の周波数
で動作するものであり、テスタ10より、LSI入力エ
ッジピン11に対し、テストデータが入力される。RA
Mテスト論理回路13は、入力されたテストデータをR
AM14に書き込む。データが書き込まれると、この書
き込まれたデータは、RAMテスト論理回路15により
読み出されてLSI出力エッジピン16からテスタ17
に出力される。テスタ17は、読み出されたデータと期
待値と比較することにより、RAM14の故障を摘出す
る。
で動作するものであり、テスタ10より、LSI入力エ
ッジピン11に対し、テストデータが入力される。RA
Mテスト論理回路13は、入力されたテストデータをR
AM14に書き込む。データが書き込まれると、この書
き込まれたデータは、RAMテスト論理回路15により
読み出されてLSI出力エッジピン16からテスタ17
に出力される。テスタ17は、読み出されたデータと期
待値と比較することにより、RAM14の故障を摘出す
る。
【0006】前述した従来技術によるテスト方法は、L
SIの動作速度が速くなれば、それに従って高速に動作
可能なテスタを用意しなければならないものである。
SIの動作速度が速くなれば、それに従って高速に動作
可能なテスタを用意しなければならないものである。
【0007】図6はLSIに搭載されているRAMを、
LSIの内部に設けられているBIST(Built In
Self Test)回路を用いて診断テストを行う従来技術
の構成を説明する図であり、次に、この従来技術につい
て説明する。図6において、19はランダムパターン発
生回路、21は出力バッファであり、他の符号は図5の
場合と同一である。
LSIの内部に設けられているBIST(Built In
Self Test)回路を用いて診断テストを行う従来技術
の構成を説明する図であり、次に、この従来技術につい
て説明する。図6において、19はランダムパターン発
生回路、21は出力バッファであり、他の符号は図5の
場合と同一である。
【0008】図6に示す例は、テストすべきRAM14
を備えるLSI12の内部に、ランダムなテストデータ
を発生させる回路であるランダムパターン発生器19
と、RAM14より読み出されたデータを回収し、圧
縮、または期待値との比較を行う回路である出力バッフ
ァ21とにより構成されるBIST回路が設けられた場
合の例である。
を備えるLSI12の内部に、ランダムなテストデータ
を発生させる回路であるランダムパターン発生器19
と、RAM14より読み出されたデータを回収し、圧
縮、または期待値との比較を行う回路である出力バッフ
ァ21とにより構成されるBIST回路が設けられた場
合の例である。
【0009】図6において、ランダムパターン発生回路
19は、LSI12の動作周波数を持つテストデータを
生成してRAM14に書き込む。出バッファ21は、R
AM14書き込まれたデータを回収し、期待値と比較す
ることによってRAM14の故障の摘出を行う。
19は、LSI12の動作周波数を持つテストデータを
生成してRAM14に書き込む。出バッファ21は、R
AM14書き込まれたデータを回収し、期待値と比較す
ることによってRAM14の故障の摘出を行う。
【0010】前述したように、LSIに含まれるRAM
の高速診断テストを行う従来技術は、いずれの場合に
も、LSIの動作周波数と同一の周波数で動作するテス
タ、あるいは、LSIの動作周波数と同一の周波数で動
作できる高速BIST回路が必要となってくる。
の高速診断テストを行う従来技術は、いずれの場合に
も、LSIの動作周波数と同一の周波数で動作するテス
タ、あるいは、LSIの動作周波数と同一の周波数で動
作できる高速BIST回路が必要となってくる。
【0011】
【発明が解決しようとする課題】前述したテスタを接続
して行う従来技術によるテスト方法は、LSIが高速化
するに従って、LSIの内部に設けられる高速なRAM
の診断を行うために必要なテスタにも高速化が求めら
れ、この結果、テスタが高価になり、コストがかかって
しまうという問題点を有している。
して行う従来技術によるテスト方法は、LSIが高速化
するに従って、LSIの内部に設けられる高速なRAM
の診断を行うために必要なテスタにも高速化が求めら
れ、この結果、テスタが高価になり、コストがかかって
しまうという問題点を有している。
【0012】また、LSIの内部にBIST回路を設け
てテストを行う従来技術によるテスト方法は、LSIの
内部に設けられるテスト用の回路であるBIST回路を
使用するものであり、そのLSI本来の仕様には寄与し
ないBIST回路をLSIの内部に備えなければなら
ず、しかも、高速で動作するBIST回路を構築しよう
とするほど、BIST回路がチップ内の大きな面積を占
め、いわゆるオーバヘッドが大きくなり、そのため、本
来の動作仕様の実現に使えるLSIの部分が圧迫されて
しまい、あるいは、チップの面積が大きくなってしまう
という問題点を有している。
てテストを行う従来技術によるテスト方法は、LSIの
内部に設けられるテスト用の回路であるBIST回路を
使用するものであり、そのLSI本来の仕様には寄与し
ないBIST回路をLSIの内部に備えなければなら
ず、しかも、高速で動作するBIST回路を構築しよう
とするほど、BIST回路がチップ内の大きな面積を占
め、いわゆるオーバヘッドが大きくなり、そのため、本
来の動作仕様の実現に使えるLSIの部分が圧迫されて
しまい、あるいは、チップの面積が大きくなってしまう
という問題点を有している。
【0013】本発明の目的は、前述した従来技術の問題
点を解決し、低速なテスタを用いて、あるいは、低速な
BIST回路を用いて、高速にLSI内のRAMの診断
を行うことを可能にしたRAMの診断方法及びLSIを
提供することにある。
点を解決し、低速なテスタを用いて、あるいは、低速な
BIST回路を用いて、高速にLSI内のRAMの診断
を行うことを可能にしたRAMの診断方法及びLSIを
提供することにある。
【0014】
【課題を解決するための手段】本発明によれば前記目的
は、LSIに搭載されているRAMをLSIの動作クロ
ック周波数で読み書きしてRAMの故障を摘出するRA
Mの診断方法において、LSIの動作クロック周波数の
1/t(tは2以上の整数)の周波数で動作するテスタ
より、RAMの診断に使用する値を設定するデータのt
ビットを並列にLSIに入力し、LSIに搭載されてい
るRAMテスト回路に組み込んだあるいはRAMテスト
回路に接続されたパラレル―シリアル変換回路よって、
LSI動作クロック周波数で切り替わるテストデータに
変換してRAMへの書き込みを行い、また、RAMより
読み出されたテストデータをRAMテスト回路に組み込
まれたあるいはRAMテスト回路に接続されたシリアル
―パラレル変換回路によってテスタの動作クロック周波
数であるLSIの動作クロック周波数の1/tの周波数
に変換したt個の並列テストデータとしてテスタに読み
出してRAMの故障を摘出することにより達成される。
は、LSIに搭載されているRAMをLSIの動作クロ
ック周波数で読み書きしてRAMの故障を摘出するRA
Mの診断方法において、LSIの動作クロック周波数の
1/t(tは2以上の整数)の周波数で動作するテスタ
より、RAMの診断に使用する値を設定するデータのt
ビットを並列にLSIに入力し、LSIに搭載されてい
るRAMテスト回路に組み込んだあるいはRAMテスト
回路に接続されたパラレル―シリアル変換回路よって、
LSI動作クロック周波数で切り替わるテストデータに
変換してRAMへの書き込みを行い、また、RAMより
読み出されたテストデータをRAMテスト回路に組み込
まれたあるいはRAMテスト回路に接続されたシリアル
―パラレル変換回路によってテスタの動作クロック周波
数であるLSIの動作クロック周波数の1/tの周波数
に変換したt個の並列テストデータとしてテスタに読み
出してRAMの故障を摘出することにより達成される。
【0015】また、前記目的は、LSIに搭載されてい
るRAMをLSIの動作クロック周波数で読み書きして
RAMの故障を摘出するRAMの診断方法において、L
SIの動作クロック周波数の1/t(tは2以上の整
数)の周波数で動作するLSIに組み込まれているBI
ST回路に、RAMの診断に使用する値を設定するデー
タのtビットを並列に生成させ、生成されたtビットの
データをパラレル―シリアル変換回路よって、LSIの
動作クロック周波数で切り替わるテストデータに変換し
てRAMへの書き込みを行い、また、RAMより読み出
されたテストデータをシリアル―パラレル変換回路によ
ってBISTの動作クロック周波数であるLSIの動作
クロック周波数の1/tの周波数に変換したt個の並列
テストデータとしてBIST回路に読み出してRAMの
故障を摘出することにより達成される。
るRAMをLSIの動作クロック周波数で読み書きして
RAMの故障を摘出するRAMの診断方法において、L
SIの動作クロック周波数の1/t(tは2以上の整
数)の周波数で動作するLSIに組み込まれているBI
ST回路に、RAMの診断に使用する値を設定するデー
タのtビットを並列に生成させ、生成されたtビットの
データをパラレル―シリアル変換回路よって、LSIの
動作クロック周波数で切り替わるテストデータに変換し
てRAMへの書き込みを行い、また、RAMより読み出
されたテストデータをシリアル―パラレル変換回路によ
ってBISTの動作クロック周波数であるLSIの動作
クロック周波数の1/tの周波数に変換したt個の並列
テストデータとしてBIST回路に読み出してRAMの
故障を摘出することにより達成される。
【0016】さらに、前記目的は、前述のLSIの動作
クロックが、外部から入力されるLSIの動作クロック
よりも低い周波数のクロックに基づいてPLL回路によ
って生成されることにより達成される。
クロックが、外部から入力されるLSIの動作クロック
よりも低い周波数のクロックに基づいてPLL回路によ
って生成されることにより達成される。
【0017】前述によりRAMの診断が行われる内部に
RAMを備えて構成されるLSIは、前記RAMのテス
トのために与えられるLSIの動作クロック周波数の1
/tの動作速度のtビットの並列データをLSIの動作
クロック周波数のRAMへの書き込みデータに変換する
パラレル−シリアル変換回路と、LSIの動作クロック
周波数でRAMから読み出されたtビットのデータをL
SIの動作クロック周波数の1/tの動作速度のtビッ
トの並列データに変換するシリアル−パラレル変換回路
とを備えて構成される。
RAMを備えて構成されるLSIは、前記RAMのテス
トのために与えられるLSIの動作クロック周波数の1
/tの動作速度のtビットの並列データをLSIの動作
クロック周波数のRAMへの書き込みデータに変換する
パラレル−シリアル変換回路と、LSIの動作クロック
周波数でRAMから読み出されたtビットのデータをL
SIの動作クロック周波数の1/tの動作速度のtビッ
トの並列データに変換するシリアル−パラレル変換回路
とを備えて構成される。
【0018】
【発明の実施の形態】以下、本発明によるRAMの診断
方法の実施形態を図面により詳細に説明する。
方法の実施形態を図面により詳細に説明する。
【0019】図1は本発明の第1の実施形態によるRA
Mの診断方法を説明する図である。図1において、2
4、25はLSI入力ピン。27はパラレル−シリアル
変換回路、30はシリアル−パラレル変換回路、31、
32はLSI出力ピン、34はクロックピン、35はP
LL回路であり、他の符号は図5の場合と同一である。
図1に示す本発明の第1の実施形態は、LSIの動作周
波数の1/2の低速な動作周波数のテスタを使用してR
AMの診断を行う場合の例である。
Mの診断方法を説明する図である。図1において、2
4、25はLSI入力ピン。27はパラレル−シリアル
変換回路、30はシリアル−パラレル変換回路、31、
32はLSI出力ピン、34はクロックピン、35はP
LL回路であり、他の符号は図5の場合と同一である。
図1に示す本発明の第1の実施形態は、LSIの動作周
波数の1/2の低速な動作周波数のテスタを使用してR
AMの診断を行う場合の例である。
【0020】図示本発明の第1の実施形態は、図5によ
り説明した従来技術の例におけるLSI12内のRAM
テスト論理回路13、15の内部に本発明のために、周
波数変換を行うパラレル−シリアル変換回路27、シリ
アル−パラレル変換回路30を設け、さらに、テスタ1
0、17の動作速度(動作周波数)とLSI12の動作
速度(動作周波数)との変換のためのPLL回路35を
設け、テスタ10、17を接続してRAM14の診断を
行うものである。
り説明した従来技術の例におけるLSI12内のRAM
テスト論理回路13、15の内部に本発明のために、周
波数変換を行うパラレル−シリアル変換回路27、シリ
アル−パラレル変換回路30を設け、さらに、テスタ1
0、17の動作速度(動作周波数)とLSI12の動作
速度(動作周波数)との変換のためのPLL回路35を
設け、テスタ10、17を接続してRAM14の診断を
行うものである。
【0021】図1において、テスタ10、17は、LS
I12の動作速度の1/2の動作速度のものでよい。そ
して、LSI12の動作周波数の1/2の速度で動作す
るテスタ10は、LSI入力ピン24にデータ1を、L
SI入力ピン25にデータ2をテスタ10のクロックに
同期して入力する。なお、データ1、2は、それぞれ1
ビットである。
I12の動作速度の1/2の動作速度のものでよい。そ
して、LSI12の動作周波数の1/2の速度で動作す
るテスタ10は、LSI入力ピン24にデータ1を、L
SI入力ピン25にデータ2をテスタ10のクロックに
同期して入力する。なお、データ1、2は、それぞれ1
ビットである。
【0022】LSI12内のRAMテスト論理回路13
内に組み込んだパラレル−シリアル変換回路27は、入
力ピン24、25から入力されたデータを、LSI12
のクロックで切り替わるシリアルなデータに変換し、R
AM14にデータ1、データ2の順でサイクリックにL
SI12のクロックによって書き込む。RAMテスト論
理回路15は、RAM14に書き込まれたデータ1、デ
ータ2をLSI12のクロックに同期して読み出し、R
AMテスト論理回路15内のシリアル−パラレル変換回
路30は、読み出されたデータ1、2を、テスタ17の
クロックで切り替わるように、データ1をLSI出力ピ
ン31に、データ2をLSI出力ピン32に交互に出力
して、テスタ17に読み込ませる。テスタ17は、読み
出されたデータと期待値と比較することにより、RAM
14の故障を摘出する。
内に組み込んだパラレル−シリアル変換回路27は、入
力ピン24、25から入力されたデータを、LSI12
のクロックで切り替わるシリアルなデータに変換し、R
AM14にデータ1、データ2の順でサイクリックにL
SI12のクロックによって書き込む。RAMテスト論
理回路15は、RAM14に書き込まれたデータ1、デ
ータ2をLSI12のクロックに同期して読み出し、R
AMテスト論理回路15内のシリアル−パラレル変換回
路30は、読み出されたデータ1、2を、テスタ17の
クロックで切り替わるように、データ1をLSI出力ピ
ン31に、データ2をLSI出力ピン32に交互に出力
して、テスタ17に読み込ませる。テスタ17は、読み
出されたデータと期待値と比較することにより、RAM
14の故障を摘出する。
【0023】前述した図1に示す本発明の実施形態によ
れば、RAM14は、LSI12の動作速度でデータの
読み書きが行われてテストされるが、テスタ10、17
の動作速度は、LSI12内のRAMテスト論理回路1
3、15にパラレル−シリアル変換回路27、シリアル
−パラレル変換回路30を設けたことにより、LSI1
2の動作速度の半分でよいことになる。
れば、RAM14は、LSI12の動作速度でデータの
読み書きが行われてテストされるが、テスタ10、17
の動作速度は、LSI12内のRAMテスト論理回路1
3、15にパラレル−シリアル変換回路27、シリアル
−パラレル変換回路30を設けたことにより、LSI1
2の動作速度の半分でよいことになる。
【0024】なお、前述の動作において、LSI12の
クロックは、テスタによりクロックピン34から与えら
れるテスタのクロックを、PLL回路35により2倍の
周波数のクロックを生成させて使用することができる。
また、前述した本発明の実施形態は、テスタの動作速度
をLSIの動作速度の1/2の動作速度としてRAMの
診断を行うとして説明したが、本発明は、テスタの動作
速度をLSIの動作速度の1/t(tは2以上の任意の
整数)の動作速度としてRAMの診断を行うようにする
ことができる。この場合、テスタ10、17を、t個の
データをLSI12に与え、また、t個のデータをLS
I12からを受け取ることができるように構成し、RA
Mテスト論理回路13内のパラレル−シリアル変換回路
27がt個のデータをサイクリックにシリアル化したL
SI12の動作速度のデータをRAM14に書き込み、
RAMテスト論理回路15内のシリアル−パラレル変換
回路30が、RAM14から読み出されたデータを、t
個のデータに並列化して出力するようにすればよい。ま
た、この場合、PLL回路35は、テスタからのクロッ
クをt倍の周波数のクロックを生成し、このクロックを
LSIクロックとしてLSI内の構成回路に出力するよ
うにすればよい。
クロックは、テスタによりクロックピン34から与えら
れるテスタのクロックを、PLL回路35により2倍の
周波数のクロックを生成させて使用することができる。
また、前述した本発明の実施形態は、テスタの動作速度
をLSIの動作速度の1/2の動作速度としてRAMの
診断を行うとして説明したが、本発明は、テスタの動作
速度をLSIの動作速度の1/t(tは2以上の任意の
整数)の動作速度としてRAMの診断を行うようにする
ことができる。この場合、テスタ10、17を、t個の
データをLSI12に与え、また、t個のデータをLS
I12からを受け取ることができるように構成し、RA
Mテスト論理回路13内のパラレル−シリアル変換回路
27がt個のデータをサイクリックにシリアル化したL
SI12の動作速度のデータをRAM14に書き込み、
RAMテスト論理回路15内のシリアル−パラレル変換
回路30が、RAM14から読み出されたデータを、t
個のデータに並列化して出力するようにすればよい。ま
た、この場合、PLL回路35は、テスタからのクロッ
クをt倍の周波数のクロックを生成し、このクロックを
LSIクロックとしてLSI内の構成回路に出力するよ
うにすればよい。
【0025】前述した本発明の実施形態は、パラレル−
シリアル変換回路及びシリアル−パラレル変換回路をR
AMテスト論理回路内に設けたとして説明したが、本発
明は、パラレル−シリアル変換回路及びシリアル−パラ
レル変換回路をLSI内のRAMテスト論理回路と入力
ピン及び出力ピンとの間に設けてもよい。
シリアル変換回路及びシリアル−パラレル変換回路をR
AMテスト論理回路内に設けたとして説明したが、本発
明は、パラレル−シリアル変換回路及びシリアル−パラ
レル変換回路をLSI内のRAMテスト論理回路と入力
ピン及び出力ピンとの間に設けてもよい。
【0026】図2は本発明の第2の実施形態によるRA
Mの診断方法を説明する図である。図2における図の符
号は、図1、図6の場合と同一である。図2に示す本発
明の第2の実施形態は、LSIの動作周波数の1/2の
低速な動作周波数で動作するBIST回路を使用してR
AMの診断を行う場合の例である。
Mの診断方法を説明する図である。図2における図の符
号は、図1、図6の場合と同一である。図2に示す本発
明の第2の実施形態は、LSIの動作周波数の1/2の
低速な動作周波数で動作するBIST回路を使用してR
AMの診断を行う場合の例である。
【0027】図示本発明の第2の実施形態は、図6によ
り説明した従来技術の例におけるLSI12内のランダ
ムパターン発生器19とRAM14との間、及び、RA
M14と出力バッファ21との間に、本発明のために周
波数変換を行うパラレル−シリアル変換回路27、及
び、シリアル−パラレル変換回路30を設け、さらに、
ランダムパターン発生器19の動作速度(動作周波数)
とLSI12の動作速度(動作周波数)との変換のため
のPLL回路35を設けてRAM14の診断を行うもの
である。
り説明した従来技術の例におけるLSI12内のランダ
ムパターン発生器19とRAM14との間、及び、RA
M14と出力バッファ21との間に、本発明のために周
波数変換を行うパラレル−シリアル変換回路27、及
び、シリアル−パラレル変換回路30を設け、さらに、
ランダムパターン発生器19の動作速度(動作周波数)
とLSI12の動作速度(動作周波数)との変換のため
のPLL回路35を設けてRAM14の診断を行うもの
である。
【0028】図2において、ランダムパターン発生回路
19は、LSI12の動作周波数の1/2の低速なクロ
ック(以下、BISTクロックという)で動作してテス
トデータ1、2を生成し、生成したデータ1を信号線3
8に、データ2を信号線39BISTクロックに同期し
たタイミングで出力する。パラレル−シリアル変換回路
27は、前述りデータ1、2を受け取ると、LSI12
のクロックで切り替わるシリアルなデータに変換し、R
AM14にデータ1、データ2の順でサイクリックにL
SI12のクロックによって書き込む。また、シリアル
−パラレル変換回路30は、RAM14に書き込まれた
データ1、データ2をLSI12のクロックに同期して
読み出し、読み出したデータ1、2を、出力バッファ2
1のクロックで切り替わるように、データ1を信号線4
4に、データ2を信号線45に交互に出力して、出力バ
ッファ21に読み込ませる。出力バッファ21は、読み
込んだデータを圧縮、または、期待値との比較を行うこ
とにより、RAM14の故障を摘出する。
19は、LSI12の動作周波数の1/2の低速なクロ
ック(以下、BISTクロックという)で動作してテス
トデータ1、2を生成し、生成したデータ1を信号線3
8に、データ2を信号線39BISTクロックに同期し
たタイミングで出力する。パラレル−シリアル変換回路
27は、前述りデータ1、2を受け取ると、LSI12
のクロックで切り替わるシリアルなデータに変換し、R
AM14にデータ1、データ2の順でサイクリックにL
SI12のクロックによって書き込む。また、シリアル
−パラレル変換回路30は、RAM14に書き込まれた
データ1、データ2をLSI12のクロックに同期して
読み出し、読み出したデータ1、2を、出力バッファ2
1のクロックで切り替わるように、データ1を信号線4
4に、データ2を信号線45に交互に出力して、出力バ
ッファ21に読み込ませる。出力バッファ21は、読み
込んだデータを圧縮、または、期待値との比較を行うこ
とにより、RAM14の故障を摘出する。
【0029】なお、この実施形態においても、第1の実
施形態の場合と同様に、ランダムパターン発生器19及
び出力バッファ21の動作速度をLSIの動作速度の1
/tの動作速度としてRAMの診断を行うようにするこ
とができる。
施形態の場合と同様に、ランダムパターン発生器19及
び出力バッファ21の動作速度をLSIの動作速度の1
/tの動作速度としてRAMの診断を行うようにするこ
とができる。
【0030】図3は図1及び図2により説明した本発明
の実施形態に用いるパラレル−シリアル変換回路の構成
を示すブロック図とその動作を説明するタイムチャート
であり、以下、これについて説明する。図3において、
48〜51は入力信号線、52はクロック入力線、53
はセレクタであり、他の符号は図1、図2の場合と同一
である。
の実施形態に用いるパラレル−シリアル変換回路の構成
を示すブロック図とその動作を説明するタイムチャート
であり、以下、これについて説明する。図3において、
48〜51は入力信号線、52はクロック入力線、53
はセレクタであり、他の符号は図1、図2の場合と同一
である。
【0031】パラレル−シリアル変換回路27は、図3
(a)に示すように、セレクタ53を主な構成要素とし
て備えて構成されており、セレクタ53には、t本の入
力信号線48〜51が接続されると共に、セレクタ53
を制御するLSIの動作周波数のクロック信号が入力さ
れるクロック入力線が接続されている。t本の入力信号
線48〜51には、図3(b)に示すように、テスタ1
0またはランダムパターン発生器19からのテストデー
タ1〜tが、テスタ10またはランダムパターン発生器
19の動作クロックに同期して並列に入力される。並列
に入力されるデータ1〜tは、テスタ10またはランダ
ムパターン発生器19の動作クロック毎に更新される。
(a)に示すように、セレクタ53を主な構成要素とし
て備えて構成されており、セレクタ53には、t本の入
力信号線48〜51が接続されると共に、セレクタ53
を制御するLSIの動作周波数のクロック信号が入力さ
れるクロック入力線が接続されている。t本の入力信号
線48〜51には、図3(b)に示すように、テスタ1
0またはランダムパターン発生器19からのテストデー
タ1〜tが、テスタ10またはランダムパターン発生器
19の動作クロックに同期して並列に入力される。並列
に入力されるデータ1〜tは、テスタ10またはランダ
ムパターン発生器19の動作クロック毎に更新される。
【0032】セレクタ53は、クロック入力線52から
入力されるLSIの動作周波数のクロック信号により制
御され、図3(b)に示すように、入力信号線48〜5
1から入力されるデータ1〜tを、LSIの動作周波数
のクロック信号により順次、サイクリックに取り込んで
RAM14に出力して、RAM14に書き込む。前述で
すでに説明したように、テスタ10またはランダムパタ
ーン発生器19の動作クロックは、LSIの動作周波数
のクロックの1/tの周波数であるため、データ1〜t
は、テスタ10またはランダムパターン発生器19の動
作クロックによりセレクタに入力されている間に、LS
Iのクロックによりシリアルにセレクタ53から出力さ
れることになる。データtが出力された後には、テスタ
10またはランダムパターン発生器19からのデータ1
〜tが更新されるので、再びデータ1〜tがシリアルに
セレクタ53から出力される。この結果、RAM14に
は、LSIの動作速度でデータ1〜tが書き込まれるこ
とになる。
入力されるLSIの動作周波数のクロック信号により制
御され、図3(b)に示すように、入力信号線48〜5
1から入力されるデータ1〜tを、LSIの動作周波数
のクロック信号により順次、サイクリックに取り込んで
RAM14に出力して、RAM14に書き込む。前述で
すでに説明したように、テスタ10またはランダムパタ
ーン発生器19の動作クロックは、LSIの動作周波数
のクロックの1/tの周波数であるため、データ1〜t
は、テスタ10またはランダムパターン発生器19の動
作クロックによりセレクタに入力されている間に、LS
Iのクロックによりシリアルにセレクタ53から出力さ
れることになる。データtが出力された後には、テスタ
10またはランダムパターン発生器19からのデータ1
〜tが更新されるので、再びデータ1〜tがシリアルに
セレクタ53から出力される。この結果、RAM14に
は、LSIの動作速度でデータ1〜tが書き込まれるこ
とになる。
【0033】本発明の第1、第2の実施形態は、前述で
説明したようなパラレル−シリアル変換回路27を使用
することにより、LSIの動作周波数のクロックの1/
tの周波数のクロックに同期して入力されたデータをL
SIクロックにより切り替わるデータに変換してRAM
14に書き込むことができる。
説明したようなパラレル−シリアル変換回路27を使用
することにより、LSIの動作周波数のクロックの1/
tの周波数のクロックに同期して入力されたデータをL
SIクロックにより切り替わるデータに変換してRAM
14に書き込むことができる。
【0034】図4は図1及び図2により説明した本発明
の実施形態に用いるシリアル−パラレル変換回路の構成
を示すブロック図とその動作を説明するタイムチャート
であり、以下、これについて説明する。図4において、
57、59〜62はフリップフロップ(FF)、58は
イネーブル信号線であり、他の符号は図1、図2の場合
と同一である。
の実施形態に用いるシリアル−パラレル変換回路の構成
を示すブロック図とその動作を説明するタイムチャート
であり、以下、これについて説明する。図4において、
57、59〜62はフリップフロップ(FF)、58は
イネーブル信号線であり、他の符号は図1、図2の場合
と同一である。
【0035】シリアル−パラレル変換回路30は、図4
(a)に示すように複数のFFを備えて構成されてお
り、FF57とFF60とにはRAM14からの読み出
しデータが入力される。FF57とFF59との間に
は、FF57とFF59とを含めてt−1個のFFがシ
フトレジスタを構成するようにシリアルに接続されてい
ると共に、その出力がFF61〜62に接続されてい
る。FF60〜FF62は、イネーブル信号線が接続さ
れたt個のFFである。
(a)に示すように複数のFFを備えて構成されてお
り、FF57とFF60とにはRAM14からの読み出
しデータが入力される。FF57とFF59との間に
は、FF57とFF59とを含めてt−1個のFFがシ
フトレジスタを構成するようにシリアルに接続されてい
ると共に、その出力がFF61〜62に接続されてい
る。FF60〜FF62は、イネーブル信号線が接続さ
れたt個のFFである。
【0036】RAM14は、LSIクロックにより順次
読み出され、図4(b)に示すように、データ1〜デー
タtがLSIクロックに従ってシリアル−パラレル変換
回路30に入力される。データ1〜データt−1が順に
読み出されてくると、これらのデータは、LSIクロッ
クに従ってFF57、59を含むシフトレジスタ内に順
にシフトされ、データt−1が読み出されたとき、デー
タt1がFF59に、データ1がFF57に取り込まれ
た状態となる。そして、データtが読み出されるタイミ
ングでイネーブル信号線58上のイネーブル信号をハイ
レベルにすることにより、データ1〜データtは、FF
62〜FF60に取り込まれることになる。FF62〜
FF60に取り込まれたデータは、テスタ17あるいは
出力バッファ21に、LSIクロックの1/tの速度の
クロックにより並列に読み出されることになる。
読み出され、図4(b)に示すように、データ1〜デー
タtがLSIクロックに従ってシリアル−パラレル変換
回路30に入力される。データ1〜データt−1が順に
読み出されてくると、これらのデータは、LSIクロッ
クに従ってFF57、59を含むシフトレジスタ内に順
にシフトされ、データt−1が読み出されたとき、デー
タt1がFF59に、データ1がFF57に取り込まれ
た状態となる。そして、データtが読み出されるタイミ
ングでイネーブル信号線58上のイネーブル信号をハイ
レベルにすることにより、データ1〜データtは、FF
62〜FF60に取り込まれることになる。FF62〜
FF60に取り込まれたデータは、テスタ17あるいは
出力バッファ21に、LSIクロックの1/tの速度の
クロックにより並列に読み出されることになる。
【0037】本発明の第1、第2の実施形態は、前述で
説明したようなシリアル−パラレル変換回路30を使用
することにより、LSIの動作周波数のクロックにより
RAMに書き込まれたt個のデータをLSIクロックの
1/tの周波数のクロックに同期して出力することがで
きる。
説明したようなシリアル−パラレル変換回路30を使用
することにより、LSIの動作周波数のクロックにより
RAMに書き込まれたt個のデータをLSIクロックの
1/tの周波数のクロックに同期して出力することがで
きる。
【0038】前述した本発明の2つの実施形態によれ
ば、RAMの入力側、出力側にパラレル−シリアル変換
回路、シリアル−パラレル変換回路を設けたことによ
り、テスタあるいはBIST回路の動作速度をLSIク
ロックの1/tとして、RAMに対してはLSIの動作
速度でデータの読み書きを行ってテストを行うことがで
きる。
ば、RAMの入力側、出力側にパラレル−シリアル変換
回路、シリアル−パラレル変換回路を設けたことによ
り、テスタあるいはBIST回路の動作速度をLSIク
ロックの1/tとして、RAMに対してはLSIの動作
速度でデータの読み書きを行ってテストを行うことがで
きる。
【0039】これにより、前述した本発明の2つの実施
形態によれば、テスタの回路構成を簡易化してコストの
低減を図ることができ、あるいは、BIST回路が占め
るチップ内の面積を小さくすることができ、LSIチッ
プをLSI本来の動作仕様の実現に効率的に使用するこ
とができ、LSI全体のチップの面積を小さくすること
が可能となる。
形態によれば、テスタの回路構成を簡易化してコストの
低減を図ることができ、あるいは、BIST回路が占め
るチップ内の面積を小さくすることができ、LSIチッ
プをLSI本来の動作仕様の実現に効率的に使用するこ
とができ、LSI全体のチップの面積を小さくすること
が可能となる。
【0040】
【発明の効果】以上説明したように本発明によれば、L
SIの動作周波数の1/tの動作周波数のテスタで高速
にLSI内のRAMのテストを行うことができ、高速且
つ高価なテスタを求める必要がなくなり、コストの低減
を図ることができ、また、BIST論理回路の動作周波
数をLSIの動作周波数の1/tの周波数とすることが
できるので、LSIのチップ面積への配線及びゲート量
のオーバヘッドの削減を図ることができる。
SIの動作周波数の1/tの動作周波数のテスタで高速
にLSI内のRAMのテストを行うことができ、高速且
つ高価なテスタを求める必要がなくなり、コストの低減
を図ることができ、また、BIST論理回路の動作周波
数をLSIの動作周波数の1/tの周波数とすることが
できるので、LSIのチップ面積への配線及びゲート量
のオーバヘッドの削減を図ることができる。
【図1】本発明の第1の実施形態によるRAMの診断方
法を説明する図である。
法を説明する図である。
【図2】本発明の第2の実施形態によるRAMの診断方
法を説明する図である。
法を説明する図である。
【図3】本発明の実施形態に用いるパラレル−シリアル
変換回路の構成を示すブロック図とその動作を説明する
タイムチャートである。
変換回路の構成を示すブロック図とその動作を説明する
タイムチャートである。
【図4】本発明の実施形態に用いるシリアル−パラレル
変換回路の構成を示すブロック図とその動作を説明する
タイムチャートである。
変換回路の構成を示すブロック図とその動作を説明する
タイムチャートである。
【図5】LSIに搭載されているRAMをLSIと同一
の動作周波数のテスタを用いて診断テストを行う従来技
術の構成を説明する図である。
の動作周波数のテスタを用いて診断テストを行う従来技
術の構成を説明する図である。
【図6】LSIに搭載されているRAMをLSIの内部
に設けられているBIST回路を用いて診断テストを行
う従来技術の構成を説明する図である。
に設けられているBIST回路を用いて診断テストを行
う従来技術の構成を説明する図である。
10、17 テスタ 11 LSI入力エッジピン 12 LSI 13、15 RAMテスト論理回路 14 RAM 16 LSI出力エッジピン 19 ランダムパターン発生回路 21 出力バッファ 24、25 LSI入力ピン 27 パラレル−シリアル変換回路 30 シリアル−パラレル変換回路 31、32 LSI出力ピン 34 クロックピン 35 PLL回路 48〜51 入力信号線 52 クロック入力線 53 セレクタ 57、59〜62 フリップフロップ(FF) 58 イネーブル信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 徹也 神奈川県秦野市堀山下1番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 山縣 良 神奈川県秦野市堀山下1番地 株式会社日 立製作所エンタープライズサーバ事業部内 Fターム(参考) 2G032 AA07 AB02 AC03 AD05 AE08 AG07 AL16 5L106 AA01 AA02 AA15 DD00 DD04 FF01 GG00
Claims (4)
- 【請求項1】 LSIに搭載されているRAMをLSI
の動作クロック周波数で読み書きしてRAMの故障を摘
出するRAMの診断方法において、LSIの動作クロッ
ク周波数の1/t(tは2以上の整数)の周波数で動作
するテスタより、RAMの診断に使用する値を設定する
データのtビットを並列にLSIに入力し、LSIに搭
載されているRAMテスト回路に組み込んだあるいはR
AMテスト回路に接続されたパラレル―シリアル変換回
路よって、LSI動作クロック周波数で切り替わるテス
トデータに変換してRAMへの書き込みを行い、また、
RAMより読み出されたテストデータをRAMテスト回
路に組み込まれたあるいはRAMテスト回路に接続され
たシリアル―パラレル変換回路によってテスタの動作ク
ロック周波数であるLSIの動作クロック周波数の1/
tの周波数に変換したt個の並列テストデータとしてテ
スタに読み出してRAMの故障を摘出することを特徴と
するRAMの診断方法。 - 【請求項2】 LSIに搭載されているRAMをLSI
の動作クロック周波数で読み書きしてRAMの故障を摘
出するRAMの診断方法において、LSIの動作クロッ
ク周波数の1/t(tは2以上の整数)の周波数で動作
するLSIに組み込まれているBIST回路に、RAM
の診断に使用する値を設定するデータのtビットを並列
に生成させ、生成されたtビットのデータをパラレル―
シリアル変換回路よって、LSIの動作クロック周波数
で切り替わるテストデータに変換してRAMへの書き込
みを行い、また、RAMより読み出されたテストデータ
をシリアル―パラレル変換回路によってBISTの動作
クロック周波数であるLSIの動作クロック周波数の1
/tの周波数に変換したt個の並列テストデータとして
BIST回路に読み出してRAMの故障を摘出すること
を特徴とするRAMの診断方法。 - 【請求項3】 前記LSIの動作クロックは、外部から
入力されるLSIの動作クロックよりも低い周波数のク
ロックに基づいてPLL回路によって生成されることを
特徴とする請求項1または2記載のRAMの診断方法。 - 【請求項4】 内部にRAMを備えて構成されるLSI
において、前記RAMのテストのために与えられるLS
Iの動作クロック周波数の1/tの動作速度のtビット
の並列データをLSIの動作クロック周波数のRAMへ
の書き込みデータに変換するパラレル−シリアル変換回
路と、LSIの動作クロック周波数でRAMから読み出
されたtビットのデータをLSIの動作クロック周波数
の1/tの動作速度のtビットの並列データに変換する
シリアル−パラレル変換回路とを備えたことを特徴とす
るLSI。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28828299A JP2001110200A (ja) | 1999-10-08 | 1999-10-08 | Ramの診断方法及びlsi |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28828299A JP2001110200A (ja) | 1999-10-08 | 1999-10-08 | Ramの診断方法及びlsi |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001110200A true JP2001110200A (ja) | 2001-04-20 |
Family
ID=17728156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28828299A Pending JP2001110200A (ja) | 1999-10-08 | 1999-10-08 | Ramの診断方法及びlsi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001110200A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004111029A (ja) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびメモリのテスト方法 |
US7428662B2 (en) | 2001-05-21 | 2008-09-23 | Infineon Technologies Ag | Testing a data store using an external test unit for generating test sequence and receiving compressed test results |
US11501846B2 (en) | 2020-09-09 | 2022-11-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of testing the same and test system |
-
1999
- 1999-10-08 JP JP28828299A patent/JP2001110200A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7428662B2 (en) | 2001-05-21 | 2008-09-23 | Infineon Technologies Ag | Testing a data store using an external test unit for generating test sequence and receiving compressed test results |
JP2004111029A (ja) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびメモリのテスト方法 |
US11501846B2 (en) | 2020-09-09 | 2022-11-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of testing the same and test system |
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