JP2006139485A - コンピュータ制御装置 - Google Patents

Abstract

【課題】コンピュータ部と周辺回路を１乃至数チップに集積化したコンピュータ制御装置の回路間の干渉不良の発見を容易にする。
【解決手段】コンピュータ部と周辺回路とが通常動作を行なう通常モードと、コンピュータ部と周辺回路とが通常動作を停止してテスト回路の制御の下で動作するテストモードの２つの動作モードを設ける。周辺回路は１乃至複数のレジスタ（１６、１７）を備え、該レジスタにはテストモード時にチェックするデータが通常モード期間中に格納され、テストモードに該レジスタに保持されているデータがテスト回路の制御の下にテスト用の出力ポート（３６）から外部出力されるように構成する。
【選択図】図１

Description

本発明は、コンピュータ制御装置の検査技術に関し、特にコンピュータ部と複数の周辺回路（機能ブロック）を１乃至数チップに集積化して構成した装置における回路間の干渉による誤動作の検査を容易にする技術に関する。

ＬＳＩ製造技術の進展により近年の半導体集積回路装置（以下、ＩＣという。）の回路規模は著しく増大してきている。こうした背景からコンピュータ部と複数の周辺回路（機能ブロック）を備えるコンピュータ制御装置においてはコンピュータ部と周辺回路とを１乃至数チップのＩＣに集積化して構成することが多くなっている。

このような多機能のコンピュータ制御装置、特にコンピュータ制御装置全体を１チップＩＣ上に集積化して構成した装置ではその動作テスト方法が重要であり、この動作テストを容易するための回路設計技術に関する提案が従来より種々なされている。例えば特許文献１には、マイクロコンピュータのデータバス、アドレスバス、コントロールバスをすべてＩＣチップの端子上に現れるようにしてＣＰＵ単体とバスにつながる周辺回路単体を別々に動作させてテストできるようにする技術が開示されている。

また、特許文献２には、マイクロコンピュータコアとランダムロジック回路（機能ブロック）に対して信号を入出力する共用周辺回路と、マイクロコンピュータコアとランダムロジック回路を選択的に共用周辺回路に結合させる制御手段とを設ける。そして、マイクロコンピュータコアのテスト時にはマイクロコンピュータコアのみを共用周辺回路に結合して共用周辺回路を介してテスト信号を入出力してテストを行なう。一方、ランダムロジック回路のテスト時にはランダムロジック回路のみを共用周辺回路に結合して周辺回路を介してテスト信号を入出力してテストを行なうとする技術が開示されている。

また、特許文献３には、各機能ブロックにテスト入力バスとテスト出力バスをバス接続し、各機能ブロックの入出力端子がテスト制御ブロックを通じて指定される通常動作モード、テスト対象モード、テスト非対象モードに応じて個別に通常信号回路とテスト信号回路に切り換える。そして、テスト時には、非テスト対象の機能ブロックは電気的に遮断し、非テスト対象の機能ブロックの動作によるノイズの発生や消費電力の増加を抑制してテスト対象の機能ブロックのテストを行なうとする技術が開示されている。

しかし、これらの従来のテスト方法、テスト回路技術は、何れも内蔵されるコンピュータ部と機能ブロックを個別、単体で別々に動作させてテストを行なうものである。即ち、テスト対象でない機能ブロックやコンピュータ部は動作停止させ、テスト対象の機能ブロックのみを動作させた状態でテストが行なわれる。コンピュータ制御装置が実際に使用される状態ではコンピュータ部と各機能ブロックとは同時に動作を行なう。ところがＩＣチップ上あるいはＩＣチップ間には多数の配線が多層構造で張りめぐらされており配線の交差部分には配線間にコンデンサ結合が存在する。そのため同時動作する場合には、相手の配線中を流れる信号をノイズとして拾って誤動作を起こす場合がある。また、他の機能ブロックが発するスイッチングノイズの影響を受けて誤動作を起こす場合もある。

コンピュータ制御装置は、それを構成する全ての回路を同時動作させた状態で使用される。機能ブロックの単体動作では誤動作しなくても、同時動作させた場合に誤動作を起こす不良品は出荷前に発見して排除する必要がある。前述したような機能ブロックを切り分けて別々にテストする方法では、コンピュータ制御装置の全ての回路が動作する状態で生ずることのある不良（干渉不良）は見つけることができないという問題がある。
特開平１−１１６７３６号報 特開平３−２３６５８号報 特開平７−４４４１５号報

本発明はこのような従来技術の問題点を解決するためになされたもので、その課題は、構成する全ての回路を動作させた場合に生ずることのある回路間の干渉による動作不良の発見を容易にしたコンピュータ制御装置を提供することにある。

前記課題を解決するための請求項１に記載の発明は、コンピュータ部（２）と１乃至複数の周辺回路（１２、１３）とテスト回路（４）とを備えたコンピュータ制御装置（１）であって、コンピュータ部と周辺回路とが共に通常動作を行なう通常モードと、コンピュータ部と周辺回路とが通常動作を停止してテスト回路の制御の下で動作するテストモードの２つの動作モードを備え、前記各周辺回路は１乃至複数のレジスタ（１６、１７）を備え、該レジスタにはテストモード時にチェックするデータが通常モード期間中に格納され、テストモードにおいては該レジスタに保持されているデータがテスト回路の制御の下でテスト用の出力ポート（３６）から外部出力されるように構成されていることを特徴とするコンピュータ制御装置である。

このような構成のコンピュータ制御装置によれば、コンピュータ部と周辺回路とが通常動作を行なっている時に動作モードがテストモードに切り換えられるとその時点に周辺回路内のレジスタに格納されていたデータがそのまま保持される。通常モード時に回路間の干渉による誤動作、干渉によらない誤動作の発生があればレジスタには誤ったデータが保持される。従って、テストモードに切り換えた後にテスト回路の制御の下でそのデータを外部に出力させて調べれば誤動作の発生を知ることができる。本構成ではこのようにして回路間の干渉に起因する誤動作の発生を検知できる効果を奏する。

また、請求項２に記載の発明は、請求項１に記載のコンピュータ制御装置において、前記テスト回路はテストモードに切り換わる直前の前記コンピュータ部（２）内の各バス上のデータを保持するレジスタを更に備え、テストモードにおいては該レジスタの保持するデータも前記テスト回路の制御の下で前記出力ポートから外部出力されるように構成されていることを特徴とする。

このような構成によれば、テストモードに切り換わる直前のコンピュータ部内の各バス上のデータを確認することができる。こうしたデータも把握することができれば回路間の干渉に起因する誤動作の発生確認が一層容易となる効果を奏する。

また、請求項３に記載の発明は、コンピュータ部（２）と１乃至複数の周辺回路（１２、１３）とテスト回路（４）とを備え、動作モード選択信号（４０）により通常モードとテストモードとが切り換わるコンピュータ制御装置（１）であって、前記コンピュータ部は、通常モード時には予め記憶されたプログラムに従って通常動作を行い、テストモード時には前記テスト回路からの通常モード用クロック信号（１１）が停止されて動作停止するように構成されており、前記の各周辺回路は、Ｎビットの１乃至複数のシフトレジスタ（１６、１７）を備え、通常モード時には前記通常モード用クロック信号の供給を受けて通常動作を行なうと共に前記シフトレジスタにはチェック対象データが格納され、テストモード時には前記通常モード用クロック信号が停止されて通常動作を停止すると共に、代わりに前記テスト回路からのシフト用クロック信号（２９）に同期して前記シフトレジスタに格納されたデータの循環シフト動作を行なうように構成されており、前記テスト回路は、動作モード制御回路（２４）と出力選択回路（３２）と並列直列変換回路（３３）を備えて構成され、該並列直列変換回路は通常モード時には前記コンピュータ部内の各バス上の最新のデータを記憶する複数のＮビットシフトレジスタを備えてテストモード時には前記シフト用クロック信号に同期して各レジスタが保持するデータの循環シフト動作を行なうように構成され、前記出力選択回路は前記並列直列変換回路又は前記周辺回路内の前記シフトレジスタを循環するシリアル信号の中から外部からの出力選択信号（３５）に従い一つのシリアル信号を選択して共通の出力ポート（３６）に出力するように構成され、前記動作モード制御回路は外部から前記通常モードとテストモードを選択する動作モード選択信号（４０）とクロック信号（４１）を入力信号として受け、前記動作モード信号（２７）と、通常モード時のみ出力する前記通常モード用クロック信号と、テストモード時のみ出力する前記シフト用クロック信号を生成して出力するように構成されていることを特徴とするコンピュータ制御装置である。

このような構成のコンピュータ制御装置は、請求項１に記載の発明と同様の効果を奏する。

また、請求項４に記載の発明は、請求項３に記載のコンピュータ制御装置において、前記動作モード制御回路（２４）は、前記シフト用クロック信号をＮ個出力する毎に同期信号（ＳＹＮＣ）を更に外部出力させるように構成されていることを特徴とする。

このような同期パルスが出力されればシリアルに出力されるデータの切れ目が明らかになる。従って、出力されるシリアル信号をデータ確認の容易なパラレル信号に変換することが容易になる効果を奏する。

また、請求項５に記載の発明は、請求項３又は４に記載のコンピュータ制御装置において、外部からの前記動作モード選択信号（４０）による選択が通常モードに切り換わった場合には、前記動作モード制御回路（２４）は、前記各Ｎビットシフトレジスタのデータがテストモードに移行する直前のデータに戻った時点で前記動作モード信号（２７）を通常モードを指定する信号に切り換えることを特徴とする。

同期信号が出力された直後に各Ｎビットシフトレジスタが保持するデータは、循環シフト動作によりＮ回シフトする毎にテストモード移行直前のデータに戻っている。従って、移行直前のデータに戻ったタイミングに合わせて動作モードを通常モードに戻せば、テストモードに移る直前の状態からの継続動作が可能となる。

以下、本発明の一実施形態を図１に示す全体構成図を参照して詳しく説明する。図１に示すコンピュータ制御装置１はコンピュータ部２と周辺回路部３とテスト回路４とを備えて構成される。

コンピュータ部２は、ＣＰＵ５、ＲＯＭ６、ＲＡＭ７を備えて構成される周知のマイクロコンピュータである。それらはデータバスＤＢＵＳ（８）、アドレスバスＡＢＵＳ（９）、コントロールバスＣＢＵＳ（１０）により相互に接続されている。また、コンピュータ部２内の各回路にはテスト回路４が出力する後述の通常モード用クロック信号Ｎ-ＣＬＫ（１１）が供給されている。

この通常モード用クロック信号Ｎ-ＣＬＫ（１１）は後述するようにコンピュータ部２と周辺回路部３とが本来の機能を発揮して同時動作する通常モードの期間のみ供給され、テストモードになると供給が停止される。コンピュータ部２と周辺回路部３とは、この通常モード用クロック信号Ｎ-ＣＬＫ（１１）に同期して動作する同期型順序回路として構成されているのでテストモードになるとコンピュータ部２は動作停止状態となる。

周辺回路部３は機能ブロックとも呼ばれる回路部分で、本実施形態では例として周辺回路Ａ（１２）、周辺回路Ｂ（１３）の２つの周辺回路で構成されている場合を取り上げている。周辺回路Ａ（１２）、Ｂ（１３）は、コンピュータ部２とデータ交換をしながら独自のロジックに従って所定の機能を果たす回路である。その機能としては、例えば、通信機能、ＡＤ変換機能、ＤＡ変換機能、浮動小数点演算機能、タイマー機能、ＰＷＭ制御機能、ＤＭＡ機能、フィードバック制御機能等が挙げられる。

周辺回路は図１中の周辺回路Ａ（１２）に例示するように、ロジック回路１５、Ｎビットシフトレジスタ１６、１７、選択回路Ａ（１８）、選択回路Ｂ（１９）を備えて構成される。Ｎビットシフトレジスタと選択回路は対の構成になっており必要な数だけ設けられる。Ｎビットシフトレジスタと選択回路との対の回路構成は全て同一で同じ動作をする。また、周辺回路Ｂ（１３）も周辺回路Ａ（１２）と同一構成で同じ動作をする。従って、以下の構成説明及び動作説明では特別に断らない限り周辺回路Ａ（１２）、及びその中の選択回路Ｂ（１９）とＮビットシフトレジスタ１７を取り上げて説明する。

ロジック回路１５は、周辺回路Ａ（１２）が前述したような機能を果たすためのロジックを実行する回路部分であり、その果たす機能により組み合わせ回路又は順序回路で構成される。

Ｎビットシフトレジスタ１７のビット数はＮである。このＮビットシフトレジスタ１７は、テストモードへの切り換え後に内容をチェックするデータを格納しておくレジスタである。但し、通常モードで動作中においては通常のレジスタとして兼用使用してもよい。Ｎビットシフトレジスタ１７へのチェック用のデータの格納は通常モード期間中に行なわれる。

選択回路Ｂ（１９）は、Ｎビットシフトレジスタ１７にシリアル入力するデータを選択する回路である。選択回路Ｂ（１９）は２つのマルチプレクサＭＵＸ１、ＭＵＸ２により構成される。マルチプレクサＭＵＸ１には、選択回路Ｂ（１９）の出力側に接続されたＮビットシフトレジスタ１７のシフト動作により出力されるシリアル信号と、前段のＮビットシフトレジスタ１６から出力されるシリアル信号とが入力される。この２つの入力信号の選択は外部から入力されるシフトレジスタ入力選択信号ＳＥＬ-Ｉ（２５）により行なわれる。この信号が高レベルの場合にはＮビットシフトレジスタ１７の出力信号が選択されてマルチプレクサＭＵＸ１の出力に現れる。

マルチプレクサＭＵＸ２には、マルチプレクサＭＵＸ１の出力するシリアル信号とロジック回路１５からのシリアル信号とが入力される。信号の選択は動作モード制御回路２４が出力する動作モード信号Ｔ-ＭＯＤＥ（２７）により行なわれる。動作モード信号Ｔ-ＭＯＤＥ（２７）が高レベルの場合にはマルチプレクサＭＵＸ１の出力する信号が選択され、低レベルの場合にはロジック回路１５からの信号が選択されてマルチプレクサＭＵＸ２の出力に現れる。

この動作モード信号Ｔ-ＭＯＤＥ（２７）は後で説明するようにコンピュータ部２と周辺回路部３の動作モードを指令する信号で、その信号が高レベルの場合をテストモードに、低レベルの場合を通常モードに対応させてある。

周辺回路Ａ（１２）には、コンピュータ部２に供給される前述の通常モード用クロック信号Ｎ-ＣＬＫ（１１）も同じように供給されている。通常モード中におけるロジック回路１５及びＮビットシフトレジスタ１７の動作は、この通常モード用クロック信号Ｎ-ＣＬＫ（１１）を利用して行なわれる。テストモードに移ると通常モード用クロック信号Ｎ-ＣＬＫ（１１）の供給は停止され、ロジック回路１５及びＮビットシフトレジスタ１７は通常動作を停止する。

テストモードに移ると周辺回路Ａ（１２）内のＮビットシフトレジスタ１６、１７には、代わってシフト用クロック信号Ｓ-ＣＬＫ（２９）が動作モード制御回路２４より供給される。テストモード期間中においては、Ｎビットシフトレジスタ１６、１７はこのシフト用クロック信号Ｓ-ＣＬＫ（２９）を用いてシフト動作を行なう。テストモード時にマルチプレクサＭＵＸ１がＮビットシフトレジスタ１７の出力信号を選択している状態では、シフト動作によりＮビットシフトレジスタ１７から出力された信号（例えば、最下位ビットの信号）が再びＮビットシフトレジスタ１７に（最上位ビットの信号として）戻ることになる。即ち、循環シフト動作が行なわれ、Ｎビットシフトレジスタ１７の保持するデータはＮ回シフトする度にシフト動作を開始する前の元のデータに戻る。

Ｎビットシフトレジスタ１７は、前述したようにテストモードで動作する時にチェックするデータを格納しておくことを目的とするレジスタである。この他に周辺回路Ａ（１２）内には他の目的のレジスタ、例えばコンピュータ部２と情報交換するためのレジスタも設けられる。それらはロジック回路１５内に設けられる。図１の構成ではＮビットシフトレジスタ１７へのチェック対象データの転送は、選択回路Ｂ（１９）を介してシリアルに行なうようにしているが、Ｎビットシフトレジスタ１７にパラレル入力端子を設けてパラレル入力で行なうようにしてもよい。そうした上で更に、通常モードにおいてはＮビットシフトレジスタ１７に対してコンピュータ部２から直接にデータの書き込み／読み出しを行なえるように構成してもよい。

周辺回路Ａ（１２）のＮビットシフトレジスタ１７の出力信号は、周辺回路Ｂ（１３）内の選択回路（周辺回路Ａ（１２）の選択回路Ａ（１８）に相当する選択回路）に入力されている。このような接続により周辺回路部３内の全てのＮビットシフトレジスタはシリーズに、即ち、チェーン状に接続されている。先頭に当たる周辺回路Ａ（１２）の選択回路Ａ（１８）には、外部よりスキャンデータＳＣＡＮ-ＩＮ（３１）が入力される。これは、テストモード時にスキャンデータＳＣＡＮ-ＩＮ（３１）としてシリアルデータを入力して各Ｎビットシフトレジスタに希望する値をセットし、その状態から通常モードに切り換えて続きの動作をさせることを意図したものである。そのようなテストを意図しない場合には各選択回路内のマルチプレクサＭＵＸ１は省くことができる。その場合にはＮビットシフトレジスタ１７の出力をマルチプレクサＭＵＸ２の一方の入力に直接接続する。

周辺回路Ａ（１２）、Ｂ（１３）等はコンピュータ制御装置１の外部回路と信号の交換を行なうことが多く、そのための専用の入出力ポート（図示せず。）も設けられている。

テスト回路４は、動作モード制御回路２４、出力選択回路３２、並列直列変換回路３３により構成される。並列直列変換回路３３は、データバスＤＢＵＳ（８）とアドレスバスＡＢＵＳ（９）上のデータをテストモード時に外部に出力させるために設けられたものである。内部にはＮビットシフトレジスタが２式設けられており、通常モードにおいてはデータバスＤＢＵＳ（８）とアドレスバスＡＢＵＳ（９）上のデータを通常モード用クロック信号Ｎ-ＣＬＫ（１１）を利用して絶えずラッチするように構成されている。即ち、並列直列変換回路３３内の２つのＮビットシフトレジスタは、通常モード期間中はデータバスＤＢＵＳ（８）とアドレスバスＡＢＵＳ（９）に現れた最新のデータを別々に保持している。

並列直列変換回路３３内のＮビットシフトレジスタは、パラレルバスであるデータバスＤＢＵＳ（８）上のデータを瞬時にラッチするのでそのビット数はデータバスＤＢＵＳ（８）のビット数以上である必要がある。従って、Ｎの値はデータバスＤＢＵＳ（８）のビット数以上にしておく必要がある。なお、アドレスバスＡＢＵＳ（９）のビット数がＮビット以上である場合には、アドレスバスＡＢＵＳ（９）のデータをラッチするためにＮビットシフトレジスタを必要な数だけ設ける。

並列直列変換回路３３内のＮビットシフトレジスタも、テストモード時には前述したシフト用クロック信号Ｓ-ＣＬＫ（２９）により循環シフト動作を行なう。即ち、シフト動作により出力されるビットの情報が再び同じＮビットシフトレジスタに入力されるように接続されている。また同時に、各Ｎビットシフトレジスタのシリアル出力信号は出力選択回路３２にも入力されている。

出力選択回路３２には上記の並列直列変換回路３３内のＮビットシフトレジスタの出力信号の他に、周辺回路部３内の各Ｎビットシフトレジスタの出力するシリアル信号も入力されている。出力選択回路３２は、それらの中から外部入力である出力選択信号ＳＥＬ-Ｒ（３５）により指定された一つの信号をシリアル出力ＯＵＴ-Ｓ（３６）として外部に出力する。

動作モード制御回路２４は、コンピュータ部２、これまで述べてきた動作モード信号Ｔ-ＭＯＤＥ（２７）、通常モード用クロック信号Ｎ-ＣＬＫ（１１）、シフト用クロック信号Ｓ-ＣＬＫ（２９）の３種類の信号と、同期信号ＳＹＮＣ（３７）を生成して出力する回路である。これらの制御信号を生成するために動作モード制御回路２４には入力信号として動作モード選択信号ＳＥＬ-Ｔ（４０）、クロック信号ＣＬＫ（４１）が入力されている。

図２は、動作モード制御回路２４の構成図である。動作モード制御回路２４は、３個のＡＮＤ回路Ｑ１、Ｑ２、Ｑ３、２個のインバータ回路ＩＮ１、ＩＮ２、セットリセット型フリップフロップＦＦ１、２個のＤタイプフリップフロップＦＦ２、ＦＦ３と分周回路４６により構成される。

ＤタイプフリップフロップＦＦ２のデータ入力端子Ｄには、外部からの動作モード選択信号ＳＥＬ-Ｔ（４０）が直接に入力され、クロック入力端子ＣＬには外部からのクロック信号ＣＬＫ（４１）をインバータ回路ＩＮ１で反転したクロック信号が入力されている。テストモードを選択する時はこの動作モード選択信号ＳＥＬ-Ｔ（４０）が高レベルとする。すると、その直後のクロック信号ＣＬＫ（４１）の立ち下がりのタイミングでフリップフロップＦＦ２の出力端子Ｑが高レベルとなる。フリップフロップＦＦ２の出力端子Ｑはセットリセット型フリップフロップＦＦ１のセット端子Ｓに接続されているため、フリップフロップＦＦ１の出力端子Ｑも直ちに高レベルとなる。このフリップフロップＦＦ１の出力端子Ｑから出力される信号が動作モード信号Ｔ-ＭＯＤＥ（２７）として各回路に供給される。動作モード信号Ｔ-ＭＯＤＥ（２７）が高レベルの場合がテストモードに、低レベルの場合が通常モードに対応付けてある。

ＡＮＤ回路Ｑ２には、フリップフロップＦＦ１の動作モード信号Ｔ-ＭＯＤＥ（２７）とクロック信号ＣＬＫ（４１）が入力されている。従って、動作モード信号Ｔ-ＭＯＤＥ（２７）が高レベルとなるテストモード期間中のみ出力にクロックパルスが現れる。このクロックパルスはシフト用クロック信号Ｓ-ＣＬＫ（２９）として各周辺回路内のＮビットシフトレジスタや並直列変換回路３３内のＮビットシフトレジスタに供給される。

シフト用クロック信号Ｓ-ＣＬＫ（２９）は分周回路４６にも入力され、そのクロック信号を１／Ｎに分周した同期信号ＳＹＮＣ（３７）が生成される。同期信号ＳＹＮＣ（３７）は外部に出力されてシリアル出力ＯＵＴ-Ｓ（３６）をパラレル信号に変換する際の同期信号として利用される。

ＡＮＤ回路Ｑ１には、動作モード選択信号ＳＥＬ-Ｔ（４０）をインバータ回路ＩＮ２で反転した信号と同期信号ＳＹＮＣ（３７）とが入力されており、その出力はＤタイプフリップフロップＦＦ２のデータ入力端子Ｄに供給されている。従って、動作モード選択信号ＳＥＬ-Ｔ（４０）を低レベルとして通常モードが選択された後に同期信号ＳＹＮＣ（３７）が高レベルとなるとフリップフロップＦＦ２のデータ入力端子Ｄは高レベルとなる。フリップフロップＦＦ２のクロック入力端子ＣＬには外部からのクロック信号ＣＬＫ（４１）をインバータ回路ＩＮ１で反転したクロック信号が入力されている。従って、通常モードが選択された後に来る同期信号ＳＹＮＣ（３７）期間中の最初のクロック信号ＣＬＫ（４１）の立ち下がりでフリップフロップＦＦ２の出力端子Ｑは高レベルとなる。その出力端子ＱはフリップフロップＦＦ１のリセット端子Ｒに接続されており、フリップフロップＦＦ１の出力である動作モード信号Ｔ-ＭＯＤＥ（２７）も同時に低レベルとなる。動作モード信号Ｔ-ＭＯＤＥ（２７）の低レベルは通常モードに対応している。

このように動作することから動作モード選択信号ＳＥＬ-Ｔ（４０）が通常モードを指定する低レベルとなったとしても動作モード信号Ｔ-ＭＯＤＥ（２７）は直ぐには低レベルとならず、テストモードを継続する。そして、その後に同期信号ＳＹＮＣ（３７）が高レベルとなった後の最初のクロック信号ＣＬＫ（４１）の立ち下がりで低レベルとなって通常モードに切り換わる。動作モード信号Ｔ-ＭＯＤＥ（２７）が低レベルになるとシフト用クロック信号Ｓ-ＣＬＫ（２９）は出力されなくなる。代わって、動作モード信号Ｔ-ＭＯＤＥ（２７）の反転信号とクロック信号ＣＬＫ（４１）が入力されているＡＮＤ回路Ｑ３の出力より通常モード用クロック信号Ｎ-ＣＬＫ（１１）が出力されて通常モードの動作が開始される。

シフト用クロック信号Ｓ-ＣＬＫ（２９）としてＮ個のパルスが出力される度に同期信号ＳＹＮＣ（３７）には同期パルスが現れる。また、各Ｎビットシフトレジスタは、シフト用クロック信号Ｓ-ＣＬＫ（２９）によりＮ回循環シフトを行なうとその保持するデータが元のデータに戻る。従って、同期信号ＳＹＮＣ（３７）が高レベルとなった瞬間には、各Ｎビットシフトレジスタの保持するデータは通常モードからテストモードに切り換わる直前のデータに戻っている。動作モード信号Ｔ-ＭＯＤＥ（２７）がその瞬間に低レベルとされて通常モードに戻るため通常モードに戻った後はテストモードに移る直前の状態からの継続動作が行なわれる。従って、動作の連続性が確保される。

次に、以上のような構成の下でのコンピュータ制御装置１の全体動作について図３に示したタイムチャートを参照しながら説明する。最初に装置を立ち上げる際には動作モード選択信号ＳＥＬ-Ｔ（４０）を低レベルにして、即ち、通常モードを指定して立ち上げる。すると、少なくともクロック信号ＣＬＫ（４１）としてクロックパルスがＮ個入力される間にフリップフロップＦＦ１の出力が低レベルとなり、動作モード信号Ｔ-ＭＯＤＥ（２７）が低レベルとなって通常モードが指定される。同時に通常モード用クロック信号Ｎ-ＣＬＫ（１１）が出力されてコンピュータ部２と周辺回路部３が通常モードでの動作を開始する。シフト用クロック信号Ｓ-ＣＬＫ（２９）は出力されない。

通常モードでは、選択回路Ｂ（１９）内のマルチプレクサＭＵＸ２はロジック回路１５からの信号をＮビットシフトレジスタ１７に導く。Ｎビットシフトレジスタ１７には、テストモードにおいて内容確認されるデータがロジック回路１５の制御の下に格納される。

この通常モードの動作状態からからテストモードに切り換えるには、まず外部入力であるシフトレジスタ入力選択信号ＳＥＬ-Ｉ（２５）を高レベルにしておく（図３の（１）参照）。これにより選択回路Ｂ（１９）内のマルチプレクサＭＵＸ１はＮビットシフトレジスタ１７の出力信号を選択してマルチプレクサＭＵＸ２に入力させる。しかし、まだこの段階ではマルチプレクサＭＵＸ２の選択は変更されていないので、Ｎビットシフトレジスタ１７の入力はロジック回路１５につながったままである。

続いて、外部入力である動作モード選択信号ＳＥＬ-Ｔ（４０）を高レベルとしてテストモードを選択する（図３の（３）参照）。すると、その後に最初に入力されるクロック信号ＣＬＫ（４１）のクロックパルス（図３の（２）の番号２のパルス）の立ち下がりに同期して動作モード信号Ｔ-ＭＯＤＥ（２７）が高レベルとなりテストモードに切り換わる（図３の（４）参照）。

テストモードに移ると通常モード用クロック信号Ｎ-ＣＬＫ（１１）は停止して（図３の（５）参照）、コンピュータ部２と周辺回路部３は通常動作を停止する。代わってシフト用クロック信号Ｓ-ＣＬＫ（２９）が出力される（図３の（６）参照）。

テストモードに移り動作モード信号Ｔ-ＭＯＤＥ（２７）が高レベルとなると、マルチプレクサＭＵＸ２は入力信号としてマルチプレクサＭＵＸ１の出力信号を選択する。これによりＮビットシフトレジスタ１７からシフト動作で出力される信号が再び同じＮビットシフトレジスタ１７の入力に戻る循環ループが完成する。

Ｎビットシフトレジスタ１６、１７及び他の周辺回路のＮビットシフトレジスタはシフト用クロック信号Ｓ-ＣＬＫ（２９）の供給を受けて循環シフト動作を開始する。並列直列変換回路３３内の並列直列変換用のＮビットシフトレジスタは、テストモードに移る直前のデータバスＤＢＵＳ（８）、アドレスバスＡＢＵＳ（９）上のデータを保持しており、シフト用クロック信号Ｓ-ＣＬＫ（２９）の供給を受けてその保持するデータの循環シフト動作を開始する。

各Ｎビットシフトレジスタから出力されるシリアルデータは出力選択回路３２に入力されている。出力選択回路３２は、その中から外部入力である出力選択信号ＳＥＬ-Ｒ（３５）により選択された一つのシリアル信号をシリアル出力ＯＵＴ-Ｓ（３６）に出力する。

出力選択信号ＳＥＬ-Ｒ（３５）の選択の切り換えタイミングは任意である。切り換えを行なった後に出力される同期信号ＳＹＮＣ（３７）（図３の（７）参照）からその次の同期信号ＳＹＮＣ（３７）が出力されるまでの間にシリアル出力ＯＵＴ-Ｓ（３６）から出力されるＮビットのシリアルデータが、選択したＮビットシフトレジスタに保持されているデータである。従って、外部にＮビットの直列並列変換回路を設け、同期信号ＳＹＮＣ（３７）を用いて出力されたシリアルデータを並列変換することで、選択したＮビットシフトレジスタに保持されているデータの確認を行なうことができる。複数のＮビットシフトレジスタに保持されているデータの確認は、出力選択信号ＳＥＬ-Ｒ（３５）による選択を切り換えて同様に行なうことができる。

このようにして複数のＮビットシフトレジスタのデータ確認を行なった後に、元の通常モードに戻すには動作モード選択信号ＳＥＬ-Ｔ（４０）を低レベルに戻す（図３の（３）参照）。すると、先に説明したように次に出力される同期信号ＳＹＮＣ（３７）を生成させたクロック信号ＣＬＫ（４１）（図３の（２）の番号ｍのパルス）の立ち下がりのタイミングで動作モード信号Ｔ-ＭＯＤＥ（２７）が低レベルとなり（図３の（４）参照）、動作モードが通常モードに戻る。

通常モードに戻るとシフト用クロック信号Ｓ-ＣＬＫ（２９）は停止され（図３の（６）参照）、通常モード用クロック信号Ｎ-ＣＬＫ（１１）が再び出力される（図３の（５）参照）。通常モードに戻った瞬間における各Ｎビットシフトレジスタのデータは、先に説明したようにテストモードに移行する直前のデータに戻っている。従って、テストモードに移る直前の状態からの継続動作が開始されることになる。

このようにして本実施形態のコンピュータ制御装置１では、通常モードにおいてはコンピュータ部２と周辺回路部３とを通常通りに同時動作をさせ、その間にテストモードへ移行後にチェックするデータをＮビットシフトレジスタ１６、１７に格納させる。そして、テストモードに移行後にそれらレジスタ内のデータを外部に出力させて確認を行なう。テストモードに移行するまでは全ての回路を同時動作させているので、本コンピュータ制御装置１によれば回路間の干渉による誤動作を調べることが容易となる効果を奏する。

なお、外部入力である動作モード選択信号ＳＥＬ-Ｔ（４０）を通常モードの選択からテストモードの選択に切り換えるタイミングは外部回路で決定される。本発明のコンピュータ制御装置１は、誤動作の発生原因の究明を容易にすることを主目的としたものであるので、誤動作が発生した直後に通常モードからテストモードに切り換えることが望ましい。そのためには例えば、周辺回路部３から外部に出力される信号をチェックする回路を設け、誤動作と思われる信号が出力された瞬間に動作モード選択信号ＳＥＬ-Ｔ（４０）を高レベルに切り換えるようにするとよい。

また、前記実施形態の構成ではシフト用クロック信号Ｓ-ＣＬＫ（２９）をクロック信号ＣＬＫ（４１）を基に生成したが、クロック信号ＣＬＫ（４１）を分周した周波数の低いクロックで生成してもよい。また、外部より別の低い周波数のクロック信号を入力して生成するようにしてもよい。テストモード時にも通常モード時と同じ速いクロックパルスを使用すると、テストモード時にも誤動作を生ずることがあり得るからである。また、シフト用クロック信号Ｓ-ＣＬＫ（２９）を外部で使用できるように外部出力するようにしてもよい。

また、前述の実施形態ではコンピュータ部２として同一メモリ内に命令とデータとを併存させるノイマン型コンピュータを想定したバス構造で説明してきたが、命令とデータとを別々のメモリに記憶するハーバード型のコンピュータを使用してもよい。その場合には、前述のデータバスＤＢＵＳ（８）、アドレスバスＡＢＵＳ（９）、コントロールバスＣＢＵＳ（１０）の代わりに各メモリとＣＰＵとを結ぶバスを使用すればよい。

本発明に係るコンピュータ制御装置１の構成図である。 動作モード制御回路２４の構成図である。 動作モード制御回路２４の動作を説明するタイムチャートである。

符号の説明

図面中、１はコンピュータ制御装置、２はコンピュータ部、３は周辺回路部、４はテスト回路、１１は通常モード用クロック信号Ｎ-ＣＬＫ、１２、１３は周辺回路、１５はロジック回路、１６、１７はＮビットシフトレジスタ、１８は選択回路Ａ、１９は選択回路Ｂ、２４は動作モード制御回路、２７は動作モード信号Ｔ-ＭＯＤＥ、２９はシフト用クロック信号Ｓ-ＣＬＫ、３２は出力選択回路、３３は並列直列変換回路、３５は出力選択信号ＳＥＬ-Ｒ、３６は出力ポート（シリアル出力ＯＵＴ-Ｓ）、４０は動作モード選択信号ＳＥＬ-Ｔ、４１はクロック信号ＣＬＫを示す。

Claims (5)

1. コンピュータ部（２）と１乃至複数の周辺回路（１２、１３）とテスト回路（４）とを備えたコンピュータ制御装置（１）であって、
   コンピュータ部と周辺回路とが共に通常動作を行なう通常モードと、
   コンピュータ部と周辺回路とが通常動作を停止してテスト回路の制御の下で動作するテストモードの２つの動作モードを備え、
   前記各周辺回路は１乃至複数のレジスタ（１６、１７）を備え、該レジスタにはテストモード時にチェックするデータが通常モード期間中に格納され、テストモードにおいては該レジスタに保持されているデータがテスト回路の制御の下でテスト用の出力ポート（３６）から外部出力されるように構成されていることを特徴とするコンピュータ制御装置。
2. 請求項１に記載のコンピュータ制御装置において、前記テスト回路はテストモードに切り換わる直前の前記コンピュータ部（２）内の各バス上のデータを保持するレジスタを更に備え、テストモードにおいては該レジスタの保持するデータも前記テスト回路の制御の下で前記出力ポートから外部出力されるように構成されていることを特徴とするコンピュータ制御装置。
3. コンピュータ部（２）と１乃至複数の周辺回路（１２、１３）とテスト回路（４）とを備え、動作モード選択信号（４０）により通常モードとテストモードとが切り換わるコンピュータ制御装置（１）であって、
   前記コンピュータ部は、通常モード時には予め記憶されたプログラムに従って通常動作を行い、テストモード時には前記テスト回路からの通常モード用クロック信号（１１）が停止されて動作停止するように構成されており、
   前記の各周辺回路は、Ｎビットの１乃至複数のシフトレジスタ（１６、１７）を備え、通常モード時には前記通常モード用クロック信号の供給を受けて通常動作を行なうと共に前記シフトレジスタにはチェック対象データが格納され、テストモード時には前記通常モード用クロック信号が停止されて通常動作を停止すると共に、代わりに前記テスト回路からのシフト用クロック信号（２９）に同期して前記シフトレジスタに格納されたデータの循環シフト動作を行なうように構成されており、
   前記テスト回路は、動作モード制御回路（２４）と出力選択回路（３２）と並列直列変換回路（３３）を備えて構成され、該並列直列変換回路は通常モード時には前記コンピュータ部内の各バス上の最新のデータを記憶する複数のＮビットシフトレジスタを備えてテストモード時には前記シフト用クロック信号に同期して各レジスタが保持するデータの循環シフト動作を行なうように構成され、前記出力選択回路は前記並列直列変換回路又は前記周辺回路内の前記シフトレジスタを循環するシリアル信号の中から外部からの出力選択信号（３５）に従い一つのシリアル信号を選択して共通の出力ポート（３６）に出力するように構成され、前記動作モード制御回路は外部から前記通常モードとテストモードを選択する動作モード選択信号（４０）とクロック信号（４１）を入力信号として受け、前記動作モード信号（２７）と、通常モード時のみ出力する前記通常モード用クロック信号と、テストモード時のみ出力する前記シフト用クロック信号を生成して出力するように構成されていることを特徴とするコンピュータ制御装置。
4. 請求項３に記載のコンピュータ制御装置において、前記動作モード制御回路（２４）は、前記シフト用クロック信号をＮ個出力する毎に同期信号（ＳＹＮＣ）を更に外部出力させるように構成されていることを特徴とするコンピュータ制御装置。
5. 請求項３又は４に記載のコンピュータ制御装置において、外部からの前記動作モード選択信号（４０）による選択が通常モードに切り換わった場合には、前記動作モード制御回路（２４）は、前記各Ｎビットシフトレジスタのデータがテストモードに移行する直前のデータに戻った時点で前記動作モード信号（２７）を通常モードを指定する信号に切り換えることを特徴とするコンピュータ制御装置。
   
   

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