JP2000311496A - 冗長アドレス設定回路及びこれを内蔵した半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置に設けられた冗長アドレス設
定回路の初期設定時において生じる貫通電流のピークを
低減する。 【解決手段】 不良アドレスがプログラムされた各プロ
グラム回路４０−０〜４０−２ｎのうち、プログラム回
路４０−０〜４０−ｎにはヒューズリセット信号ＦＲＳ
Ｔを直接供給し、プログラム回路４０−ｎ＋１〜４０−
２ｎには遅延回路３６にて生成した遅延ヒューズリセッ
ト信号ＦＲＳＴ１を供給する。これにより、各プログラ
ム回路４０−０〜４０−２ｎにおける貫通電流の発生タ
イミングがずれるので、その電流ピークは低く抑えられ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は冗長アドレス設定回
路及びこれを内蔵した半導体記憶装置に関し、特に、初
期設定において保持回路に冗長アドレスを設定する冗長
アドレス設定回路及びこれを内蔵した半導体記憶装置に
関する。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）に代表される半導体記憶装置の記憶容
量は、年々飛躍的に増大している。これは、微細加工技
術の進歩に負うところが大きく、半導体記憶装置を構成
する配線、トランジスタ、キャパシタ等のサイズは年々
微細化している。

【０００３】このため、全ての記憶素子に全く不良のな
い半導体記憶装置を作製することは極めて困難となって
いるが、１個でも正常に動作しない記憶素子が存在すれ
ば、その半導体記憶装置は不良品となってしまうため、
何らの対策も施さなければ製品の歩留まりは極めて低い
ものとなってしまう。かかる問題を解決する手段とし
て、半導体記憶装置内に冗長回路を設けることが一般に
行われている。

【０００４】冗長回路とは、半導体記憶装置内に正常動
作をしない記憶素子（不良セル）が存在する場合、これ
を予備の記憶素子（冗長セル）に置き換える回路であ
り、不良セルに対応するアドレスが入力されると、これ
を検出して当該不良セルへのアクセスを禁止し、その代
わりに冗長セルをアクセスすることによって、外部から
はあたかも不良セルが存在しないかのように見せる回路
である。このように、冗長回路を用いれば、製造ばらつ
き等に起因して不良セルがある程度発生しても、これを
救済し、良品として半導体記憶装置を出荷することが可
能となるので、製品の歩留まりは飛躍的に向上する。

【０００５】ところで、上述のとおり、冗長回路は不良
セルを冗長セルに置き換えるものであるから、半導体記
憶装置の外部より供給されるアドレスを常時監視し、不
良セルに対応するアドレスが入力された場合、これを検
出する機能を備える必要がある。このような検出機能を
実現する手段としては、ヒューズによるプログラム回路
を用いるのが一般的である。

【０００６】かかるプログラム回路としては、例えば特
開平８−９６５９４号公報に開示された回路を使用する
のが一般的である。特開平８−９６５９４号公報に開示
されたプログラム回路では、アドレス信号を構成する各
ビットについてそれぞれ２個のヒューズ素子が割り当て
られ、プログラムされる場合はこれらのうちの一方が切
断される。これにより、アドレス信号を構成する各ビッ
ト毎に、それがハイレベルである場合に非導通とする
か、ローレベルである場合に非導通とするかを設定でき
るので、特定のアドレス、すなわちアドレス信号を構成
する全てのビットに対応したヒューズ素子が非導通状態
となるアドレスが供給されたことを検出できるのであ
る。したがって、当該特定のアドレスとして不良アドレ
スをプログラムすることにより、これを監視することが
可能となる。

【０００７】しかし、特開平８−９６５９４号公報に開
示された方式は、アドレス信号を構成する各ビットにつ
いてそれぞれ２個のヒューズ素子が必要であるという欠
点がある。例えば、アドレス信号が１０ビットで構成さ
れる場合、１つの不良アドレスをプログラムするのに２
０個のヒューズ素子が必要となる。したがって、例えば
１０２４個の不良アドレスをプログラムできる半導体記
憶装置においては、２０４８個ものヒューズ素子が必要
である。一般に、ヒューズ素子は、チップ上における占
有面積がかなり大きいため、このような多数のヒューズ
素子を設けることはチップ面積の増大に直結し、好まし
くない。

【０００８】これを解決すべく、アドレス信号を構成す
る各ビットについてそれぞれ１個のヒューズ素子にてプ
ログラム可能な方式が提案されている。この方式は、１
個のヒューズを切断するか否かによってプログラムすべ
き不良アドレスの各ビットが「１」であるか「０」であ
るかを記憶し、電源投入後の初期設定によってその記憶
内容を揮発性の保持回路に設定するものである。この方
式によれば、アドレス信号を構成する各ビットについて
それぞれ１個のヒューズ素子にて不良アドレスをプログ
ラムすることができるので、前述の方式に比べて必要な
ヒューズ素子数を実質的に半分とすることができる。

【０００９】

【発明が解決しようとする課題】しかし、この方式は、
ヒューズ素子数を大幅に削減できる一方、電源投入後の
初期設定という前述の方式では必要なかった設定動作が
不可欠となる。この設定動作は、リセット信号に応答し
て各ヒューズ素子に対して電流経路を形成し、その結果
ヒューズ素子に電流が流れるか否かを検出してこれをフ
リップフロップ回路等の揮発性の保持回路に記憶させる
ものであり、かかる設定動作時においてヒューズを介し
た多くの貫通電流が流れることとなる。この貫通電流の
電流量は、実質的にヒューズ素子数に比例するため、多
くの不良アドレスをプログラムできる半導体記憶装置ほ
ど、多くの貫通電流が流れることとなる。

【００１０】冒頭でも述べたように、半導体記憶装置の
記憶容量は増加の一途をたどっていおり、したがって、
製造工程において半導体記憶装置内に発生する不良セル
の数も年々増加している。その数は今後も増大するもの
と予想される。したがって、冗長回路が救済すべき不良
アドレス数、すなわち冗長回路に含まれるプログラム回
路数もまた年々増大し、近年ではかなりの数のヒューズ
素子が必要となってきている。

【００１１】このため、冗長回路の初期設定時に発生す
る貫通電流は、年々増大する傾向にある一方で、半導体
記憶装置が通常動作時において消費する電力は、その記
憶容量が増大してもメモリセルのブロック分割技術等に
よりさほど増大しないことから、かかる貫通電流の影響
は相対的に年々大きくなってきており、徐々に無視でき
ないレベルに達しつつある。

【００１２】また、実使用時においてこの貫通電流が問
題とならない場合であっても、製品の出荷前に行う加速
試験時においてこれが問題となる場合もある。すなわ
ち、加速試験では、多数の半導体記憶装置が一つのテス
トボードに搭載され、これら半導体記憶装置が同時に試
験されるのであるが、テストボードの性能上、加速試験
時には通常の動作サイクルよりも遅い動作サイクルでこ
れら半導体記憶装置を動作させることが一般的であり、
そのため各半導体記憶装置が消費する電力は実使用時よ
りもかなり少ない。そのため、テストボードが各半導体
記憶装置に供給できる電流量は実使用時において必要な
電流量よりも少ない場合が多いが、上記の貫通電流が各
半導体記憶装置において一斉に流れた場合、これが実使
用時において流れる電流の範囲内であっても、テストボ
ードにはこれを供給する能力がないため、結果としてこ
のようなテストボードでは加速試験をすることができな
くなってしまうのである。したがって、冗長回路の初期
設定時においてのみ流れる貫通電流に対応するためだけ
に高価なテストボードが要求されることとなる。

【００１３】本発明は、このような問題を解決すること
を目的とするものであり、初期設定時に発生する貫通電
流を抑えた冗長アドレス設定回路及びこれを内蔵した半
導体記憶装置を提供するものである。

【００１４】

【課題を解決するための手段】本発明による冗長アドレ
ス設定回路は、第１の不良アドレス情報がプログラムさ
れた第１のヒューズ素子群と、第２不良アドレス情報が
プログラムされた第２のヒューズ素子群と、前記第１及
び第２のヒューズ素子群に対し電流経路の形成を許可す
る電流経路形成手段とを備え、前記電流経路形成手段が
前記第１のヒューズ素子群に対して電流経路の形成を許
可するタイミングと前記第２のヒューズ素子群に対して
電流経路の形成を許可するタイミングとは実質的に異な
ることを特徴とする。

【００１５】また、本発明による冗長アドレス設定回路
は、所定の不良アドレスを構成する各ビットに対応して
設けられたヒューズ素子群と、前記ヒューズ素子群に対
し電流経路の形成を許可する電流経路形成手段とを備
え、前記電流経路形成手段は、前記ヒューズ素子群のう
ち、一部のヒューズ素子に対する電流経路の形成許可
を、他のヒューズ素子に対する電流経路の形成許可のタ
イミングとは実質的に異なるタイミングで行うことを特
徴とする。

【００１６】さらに、本発明による冗長アドレス設定回
路は、第１のフリップフロップ回路、第１の不良アドレ
ス情報を記憶する第１の不揮発性記憶手段、及び前記第
１の不揮発性記憶手段に記憶された前記第１の不良アド
レス情報を第１の制御信号の活性化に応答して前記第１
のフリップフロップ回路に転送する第１の設定手段を含
む第１のプログラム回路と、第２のフリップフロップ回
路、第２の不良アドレス情報を記憶する第２の不揮発性
記憶手段、及び前記第２の不揮発性記憶手段に記憶され
た前記第２の不良アドレス情報を第２の制御信号の活性
化に応答して前記第２のフリップフロップ回路に転送す
る第２の設定手段を含む第２のプログラム回路と、前記
第１の制御信号を活性化した後前記第２の制御信号を活
性化する制御信号発生手段とを備える。

【００１７】さらに、本発明の半導体記憶装置は、複数
のメモリセルを有するメモリセルアレイと、複数の冗長
メモリセルを有する冗長メモリセルアレイと、外部より
供給されるアドレス信号に基づき前記メモリセルアレイ
中の所定のメモリセルを選択する選択手段と、前記メモ
リセルアレイ中の不良メモリセルに対応するアドレスが
供給されたことに応答して前記選択手段の動作を禁止す
るとともに前記冗長メモリセルアレイ中の所定の冗長メ
モリセルを選択する冗長デコーダとを備える半導体記憶
装置であって、前記冗長デコーダは、前記不良メモリセ
ルに対応する複数のアドレスがプログラムされた複数の
不揮発性記憶素子と、前記複数の不揮発性記憶素子それ
ぞれに対応して設けられた複数の揮発性記憶素子と、ヒ
ューズリセット信号に応答して前記不揮発性記憶素子に
プログラムされた情報を対応する前記揮発性記憶素子に
転送する設定手段とを含み、前記ヒューズリセット信号
は、第１の期間において前記複数の不揮発性記憶素子の
うちの一部を対応する揮発性記憶素子に転送すべく前記
設定手段に指示し、前記第１の期間とは異なる第２の期
間において前記複数の不揮発性記憶素子のうちの他の部
分を対応する揮発性記憶素子に転送すべく前記設定手段
に指示するものであることを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態よる冗
長アドレス設定回路及びこれを内蔵した半導体記憶装置
について図面を参照しながら説明する。

【００１９】図１は、冗長機能を有する半導体記憶装置
１０の全体を概略的に示すブロック図であり、簡単のた
め、行（ロウ）側のみ冗長回路を示している。実際に
は、列（カラム）側にも冗長回路が設けられる。

【００２０】半導体記憶装置１０は、メモリセルアレイ
１２及び冗長メモリセルアレイ２６を備え、メモリセル
アレイ１２は行デコーダ／ワードドライバ１８により選
択／駆動されるワード線Ｗによってアクセスされ、冗長
メモリセルアレイ２６は冗長デコーダ２８及び冗長ワー
ドドライバ３０により選択／駆動される冗長ワード線Ｒ
Ｗによってアクセスされる。行デコーダ／ワードドライ
バ１８及び冗長デコーダ２８には、内部行アドレスＸＡ
Ｄが共通に供給されており、この内部行アドレスＸＡＤ
は、行アドレスバッファ１４が外部アドレスＡＤＤを受
けて生成する内部アドレスである。また、外部アドレス
ＡＤＤは、列アドレスバッファ１６にも供給され、列ア
ドレスバッファ１６はこれを受けて内部列アドレスＹＡ
Ｄを生成する。

【００２１】行デコーダ／ワードドライバ１８は、内部
行アドレスＸＡＤを受けてこれをデコードし、デコード
結果に基づいて複数のワード線Ｗのうち特定のワード線
を駆動する回路である。冗長デコーダ２８は、内部行ア
ドレスＸＡＤを受けて、そのアドレスが不良アドレスと
して既にプログラムされているアドレスであるか否かを
検出する回路であり、その回路構成は図４に示すとおり
である。尚、対比のため、本発明による対策が施されて
いない冗長デコーダ２８を図２に示す。

【００２２】図４に示すとおり、本発明による対策の施
された冗長デコーダ２８−１は、それぞれ内部行アドレ
スＸＡＤを共通に受ける複数のプログラム回路４０−０
〜４０−２ｎと、これらプログラム回路４０−０〜４０
−２ｎのうち、半分に相当するプログラム回路４０−０
〜４０−ｎにヒューズリセット信号ＦＲＳＴを共通に供
給するヒューズリセット信号発生回路３８と、残りの半
分に相当するプログラム回路４０−ｎ＋１〜４０−２ｎ
に遅延ヒューズリセット信号ＦＲＳＴ１を共通に供給す
る遅延回路３６とからなる。尚、図２に示すとおり、本
発明による対策の施されていない冗長デコーダ２８−０
には遅延回路３６が設けられておらず、全てのプログラ
ム回路４０−０〜４０−２ｎにヒューズリセット信号Ｆ
ＲＳＴが共通に供給されている。ヒューズリセット信号
発生回路３８の具体的な回路構成は図９に示すとおりで
ある。図９に示すとおり、ヒューズリセット信号発生回
路３８は、半導体記憶装置１０の外部より供給されるリ
セット信号ＲＳＴ及びこれを奇数段の遅延インバータ列
９４により遅延した遅延リセット信号ＲＳＴ１を受ける
ナンドゲート９０と、ナンドゲート９０の出力である遅
延リセット信号ＲＳＴ２及びこれを偶数段の遅延インバ
ータ列９６により遅延した遅延リセット信号ＲＳＴ３を
受けるナンドゲート９２と、ナンドゲート９２の出力を
反転してヒューズリセット信号ＦＲＳＴとする奇数段の
インバータ列９８とを有しており、その動作波形は図１
９に示すとおりである。

【００２３】図１９に示すように、ヒューズリセット信
号発生回路３８は、リセット信号ＲＳＴがローレベルか
らハイレベルに遷移したことに応答してローパルスであ
るヒューズリセット信号ＦＲＳＴを生成する回路であ
る。ヒューズリセット信号ＦＲＳＴがローレベルを維持
する期間は、遅延インバータ列９４及び遅延インバータ
列９６の遅延量により決まる。

【００２４】尚、本実施の形態においては、リセット信
号ＲＳＴとしては半導体記憶装置１０の外部より供給さ
れる信号を使用しているが、本発明はこれに限定される
ものではなく、半導体記憶装置１０の内部で生成する信
号を用いてもよい。

【００２５】また、遅延回路３６の具体的な回路構成は
図１０に示すとおりである。図１０に示すとおり、遅延
回路３６は、ヒューズリセット信号ＦＲＳＴ及びこれを
奇数段の遅延インバータ列１０２により遅延した遅延ヒ
ューズリセット信号ＦＲＳＴｄを受けるナンドゲート１
００と、ナンドゲート１００の出力をバッファリングし
て遅延ヒューズリセット信号ＦＲＳＴ１とする偶数段の
インバータ列１０４とを有しており、その動作波形もや
はり図１９に示している。

【００２６】図１９に示すように、遅延回路３６は、ヒ
ューズリセット信号ＦＲＳＴがローレベルからハイレベ
ルに遷移したことに応答してワンショットのローパルス
である遅延ヒューズリセット信号ＦＲＳＴ１を生成する
回路であり、遅延ヒューズリセット信号ＦＲＳＴ１がロ
ーレベルを維持する期間は、遅延インバータ列１０２の
遅延量により決まる。

【００２７】尚、遅延回路３６としては、図１１に示す
回路を用いてもよい。図１１に示す遅延回路３６は、複
数段の遅延インバータ列１０６からなる回路であり、ヒ
ューズリセット信号ＦＲＳＴをその遅延量だけ遅延させ
て遅延ヒューズリセット信号ＦＲＳＴ１とするものであ
る。図１１に示す遅延回路３６を用いた場合、遅延ヒュ
ーズリセット信号ＦＲＳＴ１がローレベルを維持する期
間は、ヒューズリセット信号ＦＲＳＴのそれと実質的に
同一となる。

【００２８】図４に示すように、これらヒューズリセッ
ト信号発生回路３８により生成されたヒューズリセット
信号ＦＲＳＴは、プログラム回路４０−０〜４０−ｎに
供給され、遅延回路３６により生成された遅延ヒューズ
リセット信号ＦＲＳＴ１はプログラム回路４０−ｎ＋１
〜４０−２ｎに供給される。これらプログラム回路４０
−０〜４０−２ｎは互いに同一の回路構成を有してお
り、プログラム回路４０−０を代表としてその具体的回
路構成を図３に示す。

【００２９】図３に示すように、プログラム回路４０−
０は、複数のラッチ回路４２−０〜４２−ｍと、これら
ラッチ回路４２−０〜４２−ｍより生成される信号Ｂ０
〜Ｂｍを受ける一致検出回路４６とからなる。各ラッチ
回路４２−０〜４２−ｍにはヒューズリセット信号ＦＲ
ＳＴが共通に供給されており、また各ラッチ回路４２−
０〜４２−ｍには内部行アドレスＸＡＤのうち対応する
ビットがそれぞれ供給されている。尚、図３ではプログ
ラム回路４０−０を代表として示しているが、プログラ
ム回路４０−ｎ＋１〜４０−２ｎであれば、これらに含
まれる各ラッチ回路４２−０〜４２−ｍには遅延ヒュー
ズリセット信号ＦＲＳＴ１が供給されることとなる。

【００３０】次に、ラッチ回路４２の具体的な回路構成
について説明する。ラッチ回路４２は大きく分けて３つ
の部分からなり、一つはヒューズ５０が切断されている
か否かを検出する部分、もう一つはヒューズ５０が切断
されているか否かの情報を保持する部分、そして残り
は、その情報に基づいて内部行アドレスＸＡＤのうち対
応するビット信号をそのまま通過させるか又は反転させ
て出力させる部分である。

【００３１】まず、ヒューズ５０が切断されているか否
かを検出する部分は、ヒューズ５０と、これを電源に接
続するためのＰチャンネルＭＯＳトランジスタ５８と、
かかるトランジスタ５８の導通／非導通を制御するイン
バータ６０及び６２からなり、ヒューズ５０が切断され
ていれば、トランジスタ５８が導通したときにヒューズ
５０とトランジスタ５８との節点Ａはローレベルとな
り、ヒューズ５０が切断されていなければ、トランジス
タ５８が導通したときにヒューズ５０とトランジスタ５
８との節点Ａはハイレベルとなる。尚、ヒューズ５０を
切断の方法については特に限定されないが、大電流によ
る溶断、レーザー照射による溶断等の方法がある。

【００３２】次に、ヒューズ５０が切断されているか否
かの情報を保持する部分は、インバータ６４及び６６か
らなるフリップフロップ５２と、フリップフロップ５２
と節点Ａとの接続を制御するトランスファゲート５６
と、インバータ６４と６６との間の接続を制御するトラ
ンスファゲート５４とから構成される。トランスファゲ
ート５４とトランスファゲート５６とは相互に排他的な
動作をし、一方が導通状態である場合には他方が非導通
状態となる。

【００３３】残りの部分は、電源と接地間に直列接続さ
れたＰチャンネルＭＯＳトランジスタ６８及び７０並び
にＮチャンネルＭＯＳトランジスタ７２及び７４と、ト
ランスファゲート７６とからなる。このうち、トランジ
スタ６８及び７４とトランスファゲート７６は、フリッ
プフロップ５２に保持された情報に基づきその導通状態
が制御される。これにより、フリップフロップ５２に保
持された情報によって、トランジスタ７０と７２との節
点上の信号Ｂが、内部行アドレスＸＡＤのうち対応する
ビット信号そのままとなるか、その反転信号となるかが
決まる。

【００３４】図３に示すように、このようにして各ラッ
チ回路４２−０〜４２−ｍより生成される信号Ｂ０〜Ｂ
ｍは、全て一致検出回路４６に供給される。一致検出回
路４６の具体的な回路構成は、図１６に示すように、信
号Ｂ０〜Ｂｍを入力とするオアゲート１７０である。こ
れにより一致検出回路４６は、これら信号Ｂ０〜Ｂｍが
全てローレベルとなっていることを検出できる。尚、一
致検出回路４６は、信号Ｂ０〜Ｂｍが全てハイレベルと
なっていることを検出するものであってもよい。この場
合は、一致検出回路４６の具体的な回路構成は、図１７
に示すようなナンドゲート１７２となる。また、一致検
出回路４６は、図１８に示すように信号Ｂ０〜Ｂｍをグ
ループ分けし、各グループ毎にそれぞれノアゲート１７
６、１７８、１８０を設けてこれらの出力信号をナンド
ゲート１７４でまとめる構成であってもよい。尚、図１
８に示す一致検出回路４６は、信号Ｂ０〜Ｂｍが全てロ
ーレベルであることを検出できる。

【００３５】そして一致検出回路４６は、信号Ｂ０〜Ｂ
ｍが全てローレベル（全てハイレベル）であることを検
出すると、一致検出信号Ｒをローレベルに活性化する。

【００３６】かかる一致検出信号Ｒは、図１に示すよう
に冗長ワードドライバ３０に供給され、冗長ワードドラ
イバ３０は一致検出信号Ｒが活性化している場合、対応
する冗長ワード線ＲＷを駆動する。尚、図には記載され
ていないが、冗長ワード線ＲＷが駆動される場合は、行
デコーダ／ワードドライバ１８の動作は禁止され、ワー
ド線Ｗの駆動は行われない。

【００３７】すなわち、冗長デコーダ２８内の各プログ
ラム回路４０−０〜４０−２ｎには、内部行アドレスＸ
ＡＤを構成するビット数（ｍ＋１ビット）分のヒューズ
５０−０〜５０−ｍがそれぞれ設けられており、これに
よってそれぞれ１個の不良アドレスを記憶していること
となる。したがって、冗長デコーダ２８は、２ｎ＋１個
の不良アドレスを記憶できる訳である。但し、図示しな
いが、各プログラム回路４０−０〜４０−２ｎにおいて
それが使用されているか否か、すなわちプログラム状態
にあるか否かを示すヒューズは別途必要である。これが
なければ、各プログラム回路４０に保持されてる情報
が、不良アドレスを示すものであるのか否かが分からな
いからである。

【００３８】次に、本発明に実施の形態による冗長アド
レス設定回路及びこれを内蔵した半導体記憶装置の動作
について説明する。

【００３９】まず、メモリセルアレイ１２に含まれる全
てのメモリセルに対して読出し／書込みを行って不良セ
ルがあるか否かを検査し、不良セルがある場合には、ヒ
ューズ５０の溶断によりこれに対応する不良アドレスを
いずれかのプログラム回路４０に書き込む。上述のとお
り、ヒューズ５０の溶断方法については、大電流による
溶断やレーザー照射による溶断等の方法がある。

【００４０】ここで、不良アドレスの書込みには２通り
の方法があり、一つは不良アドレスを構成する各ビット
のうち「０」レベルであるビットに対応するヒューズを
溶断する方法であり、もう一つは「１」レベルであるビ
ットに対応するヒューズを溶断する方法である。これら
のうち、いずれを採用しても構わないが、いずれの方法
を採用するかによって、プログラム回路４０内の一致検
出回路４６の構成を変える必要がある。すなわち、前者
の方法を採用した場合には一致検出回路４６としては図
１６に示すようなオアゲート機能を有するものを用いる
必要があり、後者の方法を採用した場合には一致検出回
路４６としては図１７に示すようなアンドゲート機能を
有するものを用いる必要がある。尚、本実施の形態にお
いては、前者の方法、すなわち、不良アドレスを構成す
る各ビットのうち「０」レベルであるビットに対応する
ヒューズが溶断されるものとして説明する。

【００４１】さて、このようにヒューズ５０に書き込ま
れた不良アドレス情報は、電源投入の度に対応するフリ
ップフロップ５２に転送し、これに設定する必要があ
る。この動作がいわゆる初期設定である。

【００４２】初期設定動作は、半導体記憶装置１０の外
部よりリセット信号ＲＳＴが印加されることにより開始
する。図１９に示すように、リセット信号ＲＳＴがロー
レベルからハイレベルに変化すると、これに応答してヒ
ューズリセット信号ＦＲＳＴが一定期間ローレベルとな
り、これに遅れて遅延ヒューズリセット信号ＦＲＳＴ１
も一定期間ローレベルとなる。図４に示すように、これ
らのうちヒューズリセット信号ＦＲＳＴはプログラム回
路４０−０〜４０−ｎに供給され、遅延ヒューズリセッ
ト信号ＦＲＳＴ１はプログラム回路４０−ｎ＋１〜４０
−２ｎに供給されて、それぞれヒューズ５０への電流経
路形成を許可する。

【００４３】プログラム回路４０−０を例として説明す
ると、ヒューズリセット信号ＦＲＳＴは、プログラム回
路４０−０内に含まれる全てのラッチ回路４２−０〜４
２−ｍに共通に印加されて、これらラッチ回路４２−０
〜４２−ｍ内の各ＰチャンネルＭＯＳトランジスタ５８
−０〜５８−ｍを一定期間導通させる。この時、トラン
スファゲート５６−０〜５６−ｍは全て導通状態であ
り、トランスファゲート５４−０〜５４−ｍは全て非導
通状態である。尚、これらラッチ回路４２−０〜４２−
ｍは互いに同じ動作をするので、以下は、ラッチ回路４
２−０を代表としてその動作を説明する。

【００４４】ヒューズリセット信号ＦＲＳＴの一定期間
のローレベルにより、ＰチャンネルＭＯＳトランジスタ
５８−０が導通状態となると、節点Ａ０の電位はヒュー
ズ５０−０が溶断されているか否かによって決まる。す
なわち、ヒューズ５０−０が溶断されていれば節点Ａ０
の電位は高くなり、逆にヒューズ５０−０が溶断されて
いなければ節点Ａ０の電位は低くなる。かかる節点Ａ０
の電位は、トランスファゲート５６−０を介してフリッ
プフロップ５２−０に供給され、ヒューズリセット信号
ＦＲＳＴがハイレベルに復帰したことに応答して保持さ
れる。これにより、ヒューズ５０−０が溶断されている
か否かの情報がフリップフロップ５２−０に設定される
こととなる。

【００４５】尚、ヒューズ５０−０が溶断されていない
場合、その抵抗値は例えば１５０Ωと低抵抗であるが、
ヒューズ部の構成上、節点Ａから接地電源線に至る全体
の抵抗値は例えば２〜３ＫΩと比較的高くなることが多
いので、ヒューズリセット信号ＦＲＳＴがローレベルと
なる期間は、節点Ａの電位が安定するに十分な期間を確
保する必要がある。例えば、節点Ａから接地電源線に至
る全体の抵抗値が２〜３ＫΩである場合には、当該期間
としては、約１０〜１５ｎ秒必要である。上述のとお
り、かかる期間は、ヒューズリセット信号発生回路３８
に含まれる遅延インバータ列９４及び遅延インバータ列
９６の遅延量により決まるので、この遅延量を節点Ａの
電位が安定するに十分な期間、例えば約１０〜１５ｎ秒
以上に設定する必要がある。

【００４６】ここで、ヒューズ５０−０が溶断されてい
る場合、ヒューズリセット信号ＦＲＳＴがローレベルと
なっている期間中、トランジスタ５８−０及びヒューズ
５０−０を介した貫通電流が流れ続ける。

【００４７】このようにフリップフロップ５２−０に設
定された情報は、トランジスタ６８−０、７４−０及び
トランスファゲート７６−０に供給され、信号Ｂ０を内
部行アドレスＸＡＤ０の反転信号とするか否かを決定す
る。すなわち、ヒューズ５０−０が溶断されており節点
Ａがローレベルとなった場合は、これを保持するフリッ
プフロップ５２−０の情報によりトランスファゲート７
６−０は導通状態となり、信号Ｂ０は内部行アドレスＸ
ＡＤ０そのものとなる。この時、トランジスタ６８−
０、７４−０はいずれも非導通となっている。逆に、ヒ
ューズ５０−０が溶断されておらず節点Ａがハイレベル
となった場合は、これを保持するフリップフロップ５２
−０の情報によりトランスファゲート７６−０は非導通
状態となり、その代わりにトランジスタ６８−０、７４
−０が導通状態となる。これにより、トランジスタ７０
−０、７２−０からなるインバータが構成されるので、
信号Ｂ０は内部行アドレスＸＡＤ０の反転信号となる。
したがって、不良アドレスを構成する各ビットのうち、
内部行アドレスＸＡＤ０に対応するビットが「０」レベ
ルであればビットに対応するヒューズは溶断されて、信
号Ｂ０は内部行アドレスＸＡＤ０と同一レベルとなり、
内部行アドレスＸＡＤ０に対応するビットが「１」レベ
ルであればビットに対応するヒューズは溶断されず、信
号Ｂ０は内部行アドレスＸＡＤ０の反転レベルとなる。

【００４８】このようにして、プログラム回路４０−０
における初期設定がされるのであるが、上述のとおり、
ヒューズが溶断されているラッチ回路に関しては、ヒュ
ーズリセット信号ＦＲＳＴがローレベルとなっている期
間中、トランジスタ５８及びヒューズ５０を介した貫通
電流が流れ続ける。

【００４９】また、初期設定前においては、フリップフ
ロップ５２にいずれの情報が保持されているかは不明な
ので、初期設定によりその情報が反転した場合にはフリ
ップフロップ５２を構成するトランジスタ６４、６６が
スイッチングするので、この部分においても貫通電流が
流れる。

【００５０】さて、これと同じ初期設定がプログラム回
路４０−１〜４０−ｎにおいても同様に行われる一方、
プログラム回路４０−ｎ＋１〜４０−２ｎにおいては遅
延ヒューズリセット信号ＦＲＳＴ１に応答して初期設定
が行われる。その設定動作は、既に説明したプログラム
回路４０−０の動作と同様であるが、初期設定がされる
タイミングが遅延回路３６によってズラされている点に
注目されたい。すなわち、図１９に示すように、プログ
ラム回路４０−ｎ＋１〜４０−２ｎの初期設定を指示す
る遅延ヒューズリセット信号ＦＲＳＴ１は、ヒューズリ
セット信号ＦＲＳＴがハイレベルに復帰してからローレ
ベルに変化している。このため、プログラム回路４０−
０〜４０−ｎにおいて貫通電流が流れるタイミングと、
プログラム回路４０−ｎ＋１〜４０−２ｎにおいて貫通
電流が流れるタイミングとは完全にずれることとなる。
また、フリップフロップ５２の反転により発生する貫通
電流も、両者において時間的にずれて発生することとな
る。

【００５１】尚、遅延ヒューズリセット信号ＦＲＳＴ１
のローレベル期間は、上述のとおり、遅延インバータ列
１０２の遅延量によって決まるので、この遅延量も節点
Ａの電位が安定するに十分な期間（例えば約１０〜１５
ｎ秒以上）に設定する必要があることは言うまでもな
い。

【００５２】このように本実施の形態による冗長デコー
ダ２８−０では、貫通電流の発生を時間的に分割するこ
とにより、初期設定時における貫通電流のピークは低く
抑えられるので、救済可能な不良アドレス数の増加に比
例して初期設定時の貫通電流のピークが大きくなるのを
防ぐことができる。

【００５３】これに対し、本発明による対策が施されて
いない図２に示す冗長デコーダ２８−０では、全てのプ
ログラム回路４０−０〜４０−２ｎに対してヒューズリ
セット信号ＦＲＳＴが共通に印加され、その初期設定が
同時に行われるため、初期設定時に発生する貫通電流の
ピークは大きく、しかも、救済可能な不良アドレス数の
増加に比例して貫通電流のピークは大きくなる。

【００５４】本実施の形態による効果を、図２１及び図
２２を参照して説明する。図２１及び図２２は、それぞ
れ本発明による対策が施されていない図２に示す冗長デ
コーダ２８−０を用いた場合、及び本発明による対策が
施された図４に示す冗長デコーダ２８−１を用いた場合
の貫通電流量を示すグラフである。これらから明らかな
ように、冗長デコーダ２８−０を用いた場合は貫通電流
のピークが５４．６ｍＡであるのに対し、冗長デコーダ
２８−１を用いた場合は貫通電流のピークが２３．７ｍ
Ａに抑えられている。

【００５５】尚、図２に示す冗長デコーダ２８−０にお
いても、ヒューズリセット信号発生回路３８から各プロ
グラム回路４０−０〜４０−２ｎの配線遅延はそれぞれ
異なるので、厳密には、各プログラム回路４０−０〜４
０−２ｎにヒューズリセット信号ＦＲＳＴが全く同時に
印加される訳ではない。しかし、その配線遅延の差はせ
いぜい１ｎ秒であり、上述のとおり、ヒューズリセット
信号ＦＲＳＴのローレベル期間として安定して初期設定
されるに十分な期間（例えば１０〜１５ｎ秒以上）が必
要であることを考えれば、かかる配線遅延の差によって
貫通電流のピークが抑えられることはほとんど期待でき
ない。

【００５６】そして、以上説明した初期設定動作により
冗長デコーダ２８内の各プログラム回路４０に不良アド
レスが設定されると、その後の読出し／書込み動作にお
いて設定された不良アドレスと同じアドレスが供給され
ると、冗長デコーダ２８は対応する一致検出信号Ｒを活
性化させてこれを冗長ワードドライバ３０に印加し、冗
長ワードドライバ３０はこれに対応する冗長ワード線Ｒ
Ｗを選択する。この時、図示しないが、行デコーダ／ワ
ードドライバ１８の動作は停止され、不良セルへのアク
セスを禁止する。これにより、冗長メモリセルアレイ２
６内の冗長セルは、列選択線ＹＳＬに基づき制御される
列スイッチ２２を介して入出力回路２４に接続され、入
出力端子ＤＱを介して半導体記憶装置１０と接続される
こととなる。

【００５７】尚、遅延回路３６によるヒューズリセット
信号ＦＲＳＴの遅延は図４に示す方法に限られず、図５
に示すように遅延回路３６を分散配置してもよい。この
方法は、レイアウト的に各プログラム回路４０が分散し
て配置されていて、１個の遅延回路３６から延びる遅延
ヒューズリセット信号ＦＲＳＴ１の配線を引き回すこと
が困難な場合に特に有効である。

【００５８】さらに、遅延回路３６によって遅延する回
数は図４に示すような１回に限られず、図６に示すよう
にこれを直列に複数個を接続することによって、貫通電
流の発生タイミングをさらに分散させることも好まし
い。図６に示す冗長デコーダ２８−２では、各プログラ
ム回路４０−０〜４０−２ｎ毎に貫通電流の発生タイミ
ングが異なるので、そのピーク電流は極めて小さいもの
となる。尚、多数の遅延回路３６を用いて貫通電流の発
生タイミングを分散させる場合、必ずしも各プログラム
回路４０−０〜４０−２ｎにおける貫通電流の発生タイ
ミングを完全にずらす必要はなく、プログラム回路４０
−０〜４０−２ｎを複数グループにグループ分けし、こ
れら各グループにおける貫通電流の発生タイミングを分
散させてもよい。

【００５９】また、その分散のさせ方も、各貫通電流の
発生タイミング同士を完全にずらす必要は必ずしもな
く、一部重複する時間帯があっても構わない。図２３
は、遅延ヒューズリセット信号ＦＲＳＴ１〜ＦＲＳＴ２
ｎを少しずつずらした場合の貫通電流量を示すグラフで
あり、貫通電流のピークは４０．８ｍＡに抑えられてい
る。図２３では、グラフを見やすくするため、最初に発
生するヒューズリセット信号ＦＲＳＴと最後に発生する
遅延ヒューズリセット信号ＦＲＳＴ２ｎのみが示されて
いるが、当然ながら、電流量についてはヒューズリセッ
ト信号ＦＲＳＴ及び遅延ヒューズリセット信号ＦＲＳＴ
２ｎに対応して発生するもののみならず、全てのプログ
ラム回路にて流れる電流量の総和が示されている。この
例では、各プログラム回路４０−０〜４０−２ｎにおい
て貫通電流が発生する時間帯が少しずつ重なっている関
係で、図４に示す冗長デコーダ２８−１のようにこれら
を完全に分離した場合よりも貫通電流のピークは少し高
くなっているが、初期設定はより短時間で終了してい
る。したがって、初期設定を高速に行う必要がある場合
には有効である。

【００６０】さらに、各プログラム回路毎に貫通電流の
発生タイミングをずらすのではなく、プログラム回路内
に含まれる各ラッチ回路毎に貫通電流の発生タイミング
をずらすことによって貫通電流のピークを抑えてもよ
い。図７は、かかるプログラム回路８０を示す回路図で
あり、ラッチ回路４２−０〜４２−ｍを２つのグループ
に分け、一方のグループにヒューズリセット信号ＦＲＳ
Ｔを直接供給し、他方のグループに遅延ヒューズリセッ
ト信号ＦＲＳＴ１を供給する構成を採用している。この
方法によっても、冗長デコーダ２８の初期設定時に発生
する貫通電流は時間的に分散されるので、そのピーク電
流はやはり低く抑えられる。この場合、図７に示すよう
に、遅延回路３６をプログラム回路８０毎に設けてもよ
いし、また複数のプログラム回路８０に共通の遅延回路
３６を設けてもよい。

【００６１】さらに、ラッチ回路毎に貫通電流の発生タ
イミングをずらす場合でも、図８に示すように、複数の
遅延回路３６を設けて貫通電流の発生タイミングをさら
に分散させてもよい。この場合も、各ラッチ回路４２に
おける貫通電流の発生タイミングを完全にずらしてもよ
く、また一部時間的に重複するようなずれせ方をしても
よい。また、ラッチ回路４２−０〜４２−ｍを複数グル
ープにグループ分けし、これら各グループにおける貫通
電流の発生タイミングを分散させてもよい。

【００６２】さらに、ラッチ回路としても、図３に示す
ラッチ回路４２には限定されず、図１２に示すラッチ回
路１１０を用いてもよいし、図１３に示すラッチ回路１
３０を用いてもよいし、図１４に示すラッチ回路１４０
を用いてもよい。

【００６３】また、ヒューズリセット信号ＦＲＳＴから
遅延ヒューズリセット信号ＦＲＳＴ１等を生成する回路
としても、図１０及び図１１に示す遅延回路３６に限ら
れず、図１５に示すようにカウンタ回路によって遅延ヒ
ューズリセット信号ＦＲＳＴ１等を生成してもよい。

【００６４】図１５に示す冗長デコーダは、ヒューズリ
セット信号ＦＲＳＴの供給に応答して遅延ヒューズリセ
ット信号ＦＲＳＴ１、ＦＲＳＴ２、ＦＲＳＴ３を順次活
性化するリセット信号発生回路１５０を備え、リセット
信号発生回路１５０はクロック発生部１５２、カウンタ
ー回路１５４、デコーダ回路１５６からなる。クロック
発生部１５２はヒューズリセット信号ＦＲＳＴがハイレ
ベルとなるとクロック信号ＣＬＫの生成を開始する回路
であり、カウンター回路１５４はヒューズリセット信号
ＦＲＳＴがローレベルからハイレベルに変化したことに
応答してリセットされ、その後クロック信号ＣＬＫをカ
ウントしそのカウント値をカウント信号Ｃ０〜Ｃ２とし
てデコーダ回路１５６に供給する回路である。その動作
波形は図２０に示すとおりであり、カウンター回路１５
４のカウント動作の進行にしたがって遅延ヒューズリセ
ット信号ＦＲＳＴ１、ＦＲＳＴ２、ＦＲＳＴ３が順次活
性化する。図１５に示すように、これら遅延ヒューズリ
セット信号ＦＲＳＴ１〜ＦＲＳＴ３はそれぞれ異なるプ
ログラム回路４０に供給されているので、上述のとお
り、これらプログラム回路４０における貫通電流の発生
タイミングは互いにずれ、その電流ピークは低く抑えら
れる。

【００６５】尚、リセット信号発生回路１５０は、連続
する３つの遅延ヒューズリセット信号ＦＲＳＴ１〜ＦＲ
ＳＴ３を順次発生するものであるが、もちろんそれ以上
の遅延ヒューズリセット信号を順次発生するものであっ
てもよい。以上説明したように、本実施の形態によれ
ば、冗長アドレスの初期設定時において溶断されていな
いヒューズに流れる貫通電流の発生タイミングがずれて
いるため、その電流ピークは低くなり、したがって、救
済可能な不良アドレス数に比例して貫通電流のピークが
大きくなるのを防ぐことができる。

【００６６】尚、各ラッチ回路４２について見れば、初
期設定において生じる貫通電流はヒューズが溶断されて
いない場合に発生するものであり、既にヒューズが溶断
されている場合においては発生しないので、各プログラ
ム回路４０にどのようなアドレスが不良アドレスとして
プログラムされているかによって、発生する貫通電流量
は変化する。上述の例で言えば、不良アドレスを構成す
るビットに「１」が多いほど溶断されないヒューズが増
える。一方、上述のように、各ラッチ回路４２において
発生する貫通電流は、ヒューズを介して流れるものだけ
でなく、フリップフロップ５２の反転によっても生じる
が、初期設定前におけるフリップフロップ５２の状態は
不明なので、これが反転するか否かは不良アドレスを構
成するビットが「１」なのか「０」なのかとは無関係で
ある。そこで、これを積極的に利用し、フリップフロッ
プ５２のインバータ６４及び６６を構成するＰチャンネ
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タとのサイズに差をもたせて、電源投入後における安定
状態が、必ず若しくは高い確率で一方の状態となるよう
にすれば、不良アドレス値に「１」が多いか「０」が多
いかによる貫通電流量のばらつきを低減することができ
る。

【００６７】すなわち、上述のように、不良アドレスを
構成するビットが「１」であるラッチ回路においてはヒ
ューズは溶断されず、初期設定時において貫通電流が流
れるのであるから、逆に、不良アドレスを構成するビッ
トが「０」であればフリップフロップ５２が反転し、不
良アドレスを構成するビットが「１」であればフリップ
フロップ５２が反転しないような初期状態を作ればよ
い。この場合、インバータ６４を構成するＮチャンネル
ＭＯＳトランジスタのサイズをＰチャンネルＭＯＳトラ
ンジスタのサイズよりも大きくし、インバータ６６を構
成するＰチャンネルＭＯＳトランジスタのサイズをＮチ
ャンネルＭＯＳトランジスタのサイズよりも大きくすれ
ばよい。

【００６８】これにより、各ラッチ回路４２において、
内部行アドレスＸＡＤの対応するビットが「１」であれ
ば、ヒューズ５０において貫通電流が発生する一方フリ
ップフロップ５２においては貫通電流は発生せず、逆に
内部行アドレスＸＡＤの対応するビットが「０」であれ
ば、フリップフロップ５２において貫通電流が発生する
一方ヒューズ５０においては貫通電流が発生しないの
で、不良アドレスの値によって生じる貫通電流量のばら
つきを低減することができる。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
冗長デコーダの初期設定時において生じる貫通電流のピ
ークを抑えることができるので、救済可能な不良アドレ
ス数が増えるに従いこれに比例して貫通電流のピークが
大きくなるのを防ぐことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態による半導体記憶装置１
０の全体を示すブロック図である。

【図２】 冗長デコーダ２８−０を示すブロック図であ
る。

【図３】 プログラム回路４０−０の回路図である。

【図４】 本発明の実施の形態による冗長デコーダ２８
−１を示すブロック図である。

【図５】 本発明の実施の形態による冗長デコーダの変
形例を示すブロック図である。

【図６】 本発明の実施の形態による冗長デコーダ２８
−２を示すブロック図である。

【図７】 本発明の実施の形態によるプログラム回路８
０の回路図である。

【図８】 本発明の実施の形態によるプログラム回路８
２の回路図である。

【図９】 ヒューズリセット信号発生回路３８の回路図
である。

【図１０】 遅延回路３６の回路図の一例である。

【図１１】 遅延回路３６の回路図の他の例である。

【図１２】 ラッチ回路１１０の回路図である。

【図１３】 ラッチ回路１３０の回路図である。

【図１４】 ラッチ回路１４０の回路図である。

【図１５】 リセット信号発生回路１５０により遅延ヒ
ューズリセット信号ＦＲＳＴ１・・を生成する例を示す
図である。

【図１６】 一致検出回路４６をオアゲート１７０によ
り構成した例を示す図である。

【図１７】 一致検出回路４６をナンドゲート１７２に
より構成した例を示す図である。

【図１８】 一致検出回路４６をノアゲート１７６等と
ナンドゲート１７４により構成した例を示す図である。

【図１９】 図９に示すヒューズリセット信号発生回路
３８及び図１０・図１１に示す遅延回路３６の動作を示
すタイミングチャートである。

【図２０】 図１５に示すリセット信号発生回路１５０
の動作を示すタイミングチャートである。

【図２１】 本発明による対策を施さない場合における
半導体記憶装置１０のピーク電流を示すグラフである。

【図２２】 本発明による対策を施した場合における半
導体記憶装置１０のピーク電流を示すグラフである。

【図２３】 本発明による対策を施した場合における半
導体記憶装置１０のピーク電流を示すグラフである。

【符号の説明】

１０ 半導体記憶装置 １２ メモリセルアレイ １８ 行デコーダ／ワードドライバ ２６ 冗長メモリセルアレイ ２８ 冗長デコーダ ３０ 冗長ワードドライバ ３６ 遅延回路 ３８ ヒューズリセット信号発生回路 ４０，８０，８２ プログラム回路 ４２，１１０，１３０，１４０ ラッチ回路 ４６ 一致検出回路 ５０，１２０，１３２ ヒューズ ５２，１１２ フリップフロップ ５４，５６，７６，１２２ トランスファゲート ５８，６８，７０，１３６，１４４，１４６ Ｐチャン
ネルＭＯＳトランジスタ ７２，７４，１１８，１３４，１４８ ＮチャンネルＭ
ＯＳトランジスタ ６０，６２，６４，６６，１１４，１１６ インバータ １５０ リセット信号発生回路 １５２ クロック発生部 １５４ カウンター回路 １５６ デコーダ回路 １７０ オアゲート １７６，１７８，１８０ ノアゲート １７２，１７４ ナンドゲート １８２ 抵抗 Ａ 節点 Ｂ 信号 ＡＤＤ 外部アドレス ＦＲＳＴ ヒューズリセット信号 ＦＲＳＴ１，ＦＲＳＴ２・・ 遅延ヒューズリセット信
号 ＸＡＤ 内部行アドレス ＲＳＴ リセット信号 Ｒ 一致検出信号 Ｗ ワード線 ＲＷ 冗長ワード線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の不良アドレス情報がプログラムさ
   れた第１のヒューズ素子群と、第２不良アドレス情報が
   プログラムされた第２のヒューズ素子群と、前記第１及
   び第２のヒューズ素子群に対し電流経路の形成を許可す
   る電流経路形成手段とを備え、前記電流経路形成手段が
   前記第１のヒューズ素子群に対して電流経路の形成を許
   可するタイミングと前記第２のヒューズ素子群に対して
   電流経路の形成を許可するタイミングとは実質的に異な
   ることを特徴とする冗長アドレス設定回路。
2. 【請求項２】 所定の不良アドレスを構成する各ビット
   に対応して設けられたヒューズ素子群と、前記ヒューズ
   素子群に対し電流経路の形成を許可する電流経路形成手
   段とを備え、前記電流経路形成手段は、前記ヒューズ素
   子群のうち、一部のヒューズ素子に対する電流経路の形
   成許可を、他のヒューズ素子に対する電流経路の形成許
   可のタイミングとは実質的に異なるタイミングで行うこ
   とを特徴とする冗長アドレス設定回路。
3. 【請求項３】 第１のフリップフロップ回路、第１の不
   良アドレス情報を記憶する第１の不揮発性記憶手段、及
   び前記第１の不揮発性記憶手段に記憶された前記第１の
   不良アドレス情報を第１の制御信号の活性化に応答して
   前記第１のフリップフロップ回路に転送する第１の設定
   手段を含む第１のプログラム回路と、第２のフリップフ
   ロップ回路、第２の不良アドレス情報を記憶する第２の
   不揮発性記憶手段、及び前記第２の不揮発性記憶手段に
   記憶された前記第２の不良アドレス情報を第２の制御信
   号の活性化に応答して前記第２のフリップフロップ回路
   に転送する第２の設定手段を含む第２のプログラム回路
   と、前記第１の制御信号を活性化した後前記第２の制御
   信号を活性化する制御信号発生手段とを備える冗長アド
   レス設定回路。
4. 【請求項４】 前記制御信号発生手段は、リセット信号
   に応答して前記第１の制御信号を一定期間活性化する手
   段と、前記第１の制御信号に応答して前記第２の制御信
   号を一定期間活性化する手段とを含むことを特徴とする
   請求項３記載の冗長アドレス設定回路。
5. 【請求項５】 前記第１及び第２の不揮発性記憶手段は
   いずれもヒューズであり、前記第１の設定手段は、前記
   第１の制御信号の活性化に応答して前記第１の不揮発性
   記憶手段を電源に接続する第１のトランジスタと、前記
   第１の不揮発性記憶手段と前記第１のトランジスタとの
   節点の電位を前記第１のフリップフロップ回路に供給す
   る手段とを備え、前記第２の設定手段は、前記第２の制
   御信号の活性化に応答して前記第２の不揮発性記憶手段
   を電源に接続する第２のトランジスタと、前記第２の不
   揮発性記憶手段と前記第２のトランジスタとの節点の電
   位を前記第２のフリップフロップ回路に供給する手段と
   を備えることを特徴とする請求項３又は４記載の冗長ア
   ドレス設定回路。
6. 【請求項６】 複数のメモリセルを有するメモリセルア
   レイと、複数の冗長メモリセルを有する冗長メモリセル
   アレイと、外部より供給されるアドレス信号に基づき前
   記メモリセルアレイ中の所定のメモリセルを選択する選
   択手段と、前記メモリセルアレイ中の不良メモリセルに
   対応するアドレスが供給されたことに応答して前記選択
   手段の動作を禁止するとともに前記冗長メモリセルアレ
   イ中の所定の冗長メモリセルを選択する冗長デコーダと
   を備える半導体記憶装置であって、前記冗長デコーダ
   は、前記不良メモリセルに対応する複数のアドレスがプ
   ログラムされた複数の不揮発性記憶素子と、前記複数の
   不揮発性記憶素子それぞれに対応して設けられた複数の
   揮発性記憶素子と、ヒューズリセット信号に応答して前
   記不揮発性記憶素子にプログラムされた情報を対応する
   前記揮発性記憶素子に転送する設定手段とを含み、前記
   ヒューズリセット信号は、第１の期間において前記複数
   の不揮発性記憶素子のうちの一部を対応する揮発性記憶
   素子に転送すべく前記設定手段に指示し、前記第１の期
   間とは異なる第２の期間において前記複数の不揮発性記
   憶素子のうちの他の部分を対応する揮発性記憶素子に転
   送すべく前記設定手段に指示するものであることを特徴
   とする半導体記憶装置。