KR0147194B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자

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KR0147194B1 KR1019950013405A KR19950013405A KR0147194B1 KR 0147194 B1 KR0147194 B1 KR 0147194B1 KR 1019950013405 A KR1019950013405 A KR 1019950013405A KR 19950013405 A KR19950013405 A KR 19950013405A KR 0147194 B1 KR0147194 B1 KR 0147194B1
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Abstract

본 발명은 퓨즈 롬을 갖는 반도체 메모리 소자에 관한 것으로, 소자 제조공정이 끝난 후에 레이저 프로그램에 이용되는 퓨즈 롬의 저전력 소비에 적합하도록, 최소한 두가지 도전형의 트랜지스터로 구성되며, 초기 외부 전원이 인가되어, 외부 전원을 검출하여 소자의 동작이 가능하도록 만들어 주는 외부 전원 검출회로와, 정보를 저장하기 위한 프로그래머블 롬과, 프로그래머블 롬의 상태를 래치하는 래치부를 포함하여 이루어진다. 이러한 본 발명의 퓨즈 롬을 갖는 반도체 메모리 소자는 퓨즈가 완전히 끊어지지 않아서 유한의 저항값이 존재하여도 샘플링이 끝난 후에는 접지전원으로의 커런트 패스가 형성되지 않아 누설 전류가 존재하지 않으며, 퓨즈 상태의 샘플링이 내부 전원이 모두 안정화된 뒤에 이루어지므로 불안정한 상태가 초기화에 미치는 영향을 최소화 할 수 있다. 또한, 샘플링을 초기에만 실행하므로 필요없는 전력 손실을 최소화 함을 특징으로 한다.

Description

반도체 메모리 소자
제1도는 종래의 퓨즈 롬을 갖는 반도체 메모리 소자의 회로도.
제2도는 본 발명의 퓨즈 롬을 갖는 반도체 메모리 소자의 회로도.
제3도는 본 발명의 동작을 설명하기 위한 각 신호의 타이밍 다이아그램.
제4도는 본 발명의 또다른 실시예의 회로도.
제5도는 본 발명의 또다른 실시예의 동작을 설명하기 위한 각 신호의 타이밍 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
10 : 외부 전원 검출회로 20 : 퓨즈 제어부
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 퓨즈롬(Fuse Read Only Memory)을 갖는 반도체 메모리 소자에 있어서, 소자 제조공정이 끝난 후에 레이저 프로그램에 이용되는 퓨즈 롬의 저전력 소비에 적합하도록 한 퓨즈롬을 갖는 반도체 메모리 소자에 관한 것이다.
제1도에서 종래의 퓨즈롬을 갖는 반도체 메모리 소자의 퓨즈롬의 일 예를 도시하였다. 퓨즈 FUSE1은 저항 성분으로 구성되며, 웨이퍼 상태에서 레이저 커팅 머신을 이용하여 개방 시킬 수 있다. 여기에 퓨즈1의 상태를 래치(latch)하기 위하여 반전소자 INV1과 트랜지스터 M1이 구성되어 있다.
이러한 구조의 종래 퓨즈 롬의 동작 원리는 퓨즈 FUSE1이 연결되어 있는 경우에는, 노드 N1은 하이 레벨로서, 출력 OUT1은 '0'상태가 되며, 퓨즈 FUSE1를 개방시킨 경우에는, 노드 N1은 트랜지스터 M1을 통하여 로우 레벨로 디스차지(discharge)되어 출력 OUT1을 '1'상태로 구동한다. 즉, 전원이 인가되는 구간에 퓨즈 FUSE1의 상태를 래치하여, 전원 인가 구간동안 래치된 출력 OUT1이 칩 동작 구간 동안 출력된다.
그러나, 이러한 종래의 퓨즈 롬은 칩에 전원이 공급이 되면 퓨즈 FUSE1의 상태를 래치하지만, 파워 인가 구간에 퓨즈 FUSE1과 트랜지스터 M1을 통하여 흐르는 전류 I1이 칩상태가 불안정한 시기에 상당히 큰 양으로 흘러 그 불안정성을 증가시킨다. 특히, 메모리 용량이 큰 메모리 소자에는 여분 메모리 블럭(Redundant Memory Block)을 위한 이러한 퓨즈 롬의 수가 상당히 많이 형성되어 있으므로, 불안정한 전류 I1의 전체 합이 수십 mA까지 된다. 또한, 레이저 커팅 머신을 이용하여 퓨즈 FUSE1을 끊을 경우에 퓨즈 FUSE1이 완전히 개방되지 않아 유한의 저항 성분이 존재한다면, 누설전류(leakage currant)가 N1으로 계속 인가 되어 전체 칩에서 발생하는 누설전류에 상당 부분을 차지하게 된다. 이러한 경우 출력 OUT1은 개방된 퓨즈 FUSE1의 상태 대신에, 정상 연결전 퓨즈 FUSE1의 상태와 같은 값으로 래치될 수도 있는 문제점을 가지고 있다. 또한, 동작대기 상태의 소자 소비전력이 증대되어 저전력 디바이스로 판매하기에는 큰 장애요인이 된다.
그래서, 본 발명은 위에 기술한 바와 같은 문제점을 해결하기 위하여 안출된 것이다.
본 발명은 반도체 메모리 소자에 있어서, 반도체 메모리 소자는 최소한 두가지 도전형의 트랜지스터로 구성되며, 초기 외부 전원이 인가되어, 외부 전원을 검출하여 소자의 동작이 가능하도록 만들어 주는 외부 전원 검출회로와, 정보를 저장하기 위한 프로그래머블 롬과, 프로그래머블 롬의 상태를 래치하는 래치부를 포함하여 이루어지는 것을 특징으로 하는 퓨즈롬을 갖는 반도체 메모리 소자이다.
이 때, 외부 전원 검출회로는 출력부에 상기 프로그래머블 롬을 제어하는 퓨즈제어부를 부가하여 구성되어, 신호를 출력할 수 있다.
또한, 프로그래머블 롬은 최소한 하나의 프로그래머블 롬 셀로 구성되며, 프로그래머블 롬 셀은 각각 퓨즈와, 첫번째 도전형의 제1트랜지스터와, 두번째 도전형의 제2트랜지스터가 첫번째 전원과 두번째 전원 사이를 직렬로 연결되어 첫번째 패스를 구성하며, 상기 래치부는 상기 제1트랜지스터와 재2트랜지스터 사이의 접속점인 제1노드를 래치하도록 연결된다.
이 때, 제2트랜지스터는 래치부의 입력 노드인 제1노드를 프리디스차지(pre-discharge)시켜주기 위한 것이고, 제1트랜지스터는 퓨즈의 상태를 샘플링하여 제1노드로 인가하기 위한 것이다.
그리고, 래치부는 첫번째 전원과 두번째 전원사이에 첫번째 도전형의 제3트랜지스터와, 두번째 도전형의 제4트랜지스터가 직렬연결되어 있으며, 제3트랜지스터와 제4트랜지스터 사이의 제2노드가 제1노드와 연결되어, 하나의 반전소자를 거쳐 출력단으로 연결된다.
이러한 본 발명의 퓨즈롬을 갖는 반도체 메모리 소자의 구체적인 실시예를 도면을 예시하여 설명하면 다음과 같다.
제2도는 본 발명의 퓨즈롬을 갖는 반도체 메모리 소자의 회로도로서, 전원전압 Vcc와 접지 전원 Vss 사이에 퓨즈 FUSE2와, 피모스트랜지스터 MP1과, 엔모스트랜지스터 MN1이 직렬연결되어 있다. 위의 퓨즈와 모스트랜지스터들의 순서는 바꿀 수 있으며, 각 모스트랜지스터의 게이트 제어는 전원전압 Vcc와 접지전원전압 Vss에 연결된 외부 전원 검출회로(10)로 부터 신호를 인가받아 퓨즈를 제어하기 위한 퓨즈제어부(20)에 연결된다. 퓨즈검출부(20)는 제1모스트랜지스터인 피모스트랜지스터 MP1과, 엔모스트랜지스터 MN1에 퓨즈 인에이블바(Fuse Enable Bar : FENB)신호와, 퓨즈 프리디스차지(Fuse predischarge : FPR)신호를 인가하도록 두 모스트랜지스터에 연결되어 있다.
또한, 래치부는 제2노드 N3에 연결된 반전소자 INV2와, 반전노자 INV2의 입력부에 병렬로 연결된 서로 다른 두 도전형의 모스트랜지스터 MP2, MN2가 형성되어 있다. 이 두 트랜지스터의 다른 채널에는 전원전압 Vcc와, 접지전원전압 Vss이 연결되어 있다. 그리고, 반전소자 INV2의 출력은 출력부로 출력되고, 출력부와 반전소자 INV2사이의 접속점 제2노드 N3로 부터 피모스트랜지스터 MP2와 엔모스트랜지스터 MN2의 게이트에 연결되어 각 트랜지스터의 게이트를 제어한다. 따라서, 이 게이트 제어신호에 따라서, 각 모스트랜지스터 MP2, MN2 중 하나가 턴온되어 제2노드 N3의 상태를 퓨즈의 상태가 변하지 않는한 동일 상태로 래치시켜주는 역할을 한다.
이와 같은 본 발명의 동작은 제3도에서 도시하는 바와 같다.
제3도는 제2도의 동작설명을 돕기위하여 각 신호의 타이밍 다이아그램(timing diagram)을 도시한 것이다. 퓨즈 롬의 동작 원리는 전원 인가 구간이후 짧은 기간(t1)동안에 퓨즈의 상태를 래치하여 출력한다. 칩에 전원이 공급되기 시작하면 외부 전원 검출회로(10)가 가동되며, 이 기간을 표시하는 플래그(PWRUP : Power-Up)가 인에이블된다. 이 신호는 내부 전원이 안정되게 발생되기 전에 내부 회로가 동작되는 것을 막아주기 위하여 외부 입력을 차단하는 역할을 수행한다.
내부 전원이 안정되게 출력되어 PWRUP신호가 디세이블되면 퓨즈 제어부(20)는 퓨즈 프리차지 신호(FPR)를 디세이블시키고 퓨즈 인에이블 바 신호(FENB)를 로우 엑티브 숏 펄스(low active short pluse)로 발생한다.
그러면, 퓨즈 프리디스차지 신호(FPR)가 바로 디세이블되어 제1노드 N2를 접지전원 VSS 레벨로 프리디스차지시켜주던 엔모스 트랜지스터 MN1을 턴 오프 시키고, 퓨즈 인에이블 바 신호(FENB)는 피모스 트랜지스터 MP1을 숏 펄스(short pluse) 구간동안 턴 온시켜 퓨즈 FUSE2의 상태에 따라 제1노드 N2의 레벨을 접지 전원전압 Vss로 유지시키거나 전원전압 VCC로 끌어 올릴 수 있다.
즉, 엔모스 트랜지스터 MN2, 피모스 트랜지스터 MP2 및 반전소자 INV2로 구성된 래치부는 초기에는 제1노드 N2의 레벨을 접지전원전압 Vss로 유지시키거나 전원전압 Vcc로 끌어 올릴 수 있다. 즉, 엔모스 트랜지스터 MN2, 피모스 트랜지스터 MP2 및 반전소자 INV2로 구성된 래치부는 초기에는 제1노드 N2를 '0' 레벨로 잡고 있으며, 퓨즈 FUSE2가 연결되어 있으면 피모스 트랜지스터 MP1을 통하여 엔모스 트랜지스터 MN2의 커런트싱크(current sink) 능력보다 큰 전류를 흘려주어 제1노드 N2의 상태를 '1' 레벨로 역전시킨다. 그리고, 퓨즈 인에이블 바 신호(FENB)의 숏 펄스가 끝나도 피모스트랜지스터 MP2에 의해 제1노드 N2는 '1' 레벨을 유지한다. 반면, 퓨즈2가 끊어진 상태에 피모스 트랜지스터 MP1이 턴 온 되어도 전류 소스 패스(current source path)가 없어 제1노드 N2는 '0' 레벨을 유지한다.
제4도는 본 발명의 또다른 실시예의 회로도로서, 제2도의 회로도와 기본적으로는 같은 구성이나, 래치부의 피모스 트랜지스터 MP4에 전원전압 VCC를 인가하는 패스를 퓨즈 FUSE3와 피모스트랜지스터 MP3 사이의 제3노드 N8를 통하게 변경한 것이다. 이것은 피모스 트랜지스터 MP4는 퓨즈 FUSE3의 상태가 연결된 경우에만 동작되기 때문에 제2도의 회로도의 소자와 같이 동작이 되는 것이다.
제5도는 제4도에 예시한 본 발명의 또다른 실시예의 동작을 설명하는 도면으로, 제3도의 설명에서의 제2도의 본 발명의 동작과 기본적으로 같으나, 여기서 퓨즈 인에이블 바 신호(FENB)가 숏 펄스가 시작되어 끝나는 시간 t1중, 퓨즈 인에블 신호(FEN)는 발생됨을 도시한 것이다.
위에서 설명한 본 발명은 퓨즈가 완전히 끊어지지 않아서 유한의 저항값이 존재하여도 샘플링이 끝난 후에는 접지전원으로의 커런트 패스가 형성되지 않아 누설 전류가 존재하지 않는다. 퓨즈 상태의 샘플링이 내부 전원이 모두 안정화된 뒤에 이루어지므로 불안정한 상태가 초기화에 미치는 영향을 최소화 할 수 있다. 또한, 샘플링을 초기에만 실행하므로 필요없는 전력 손실을 최소화 함을 특징으로 한다.

Claims (8)

  1. 반도체 메모리 소자에 있어서, 상기 반도체 메모리 소자는 최소한 두가지 도전형의 트랜지스터로 구성되며, 초기 외부 전원이 인가되어, 상기 외부 전원을 검출하여 상기 소자의 동작이 가능하도록 만들어 주는 외부 전원 검출회로와, 정보를 저장하기 위한 프로그래머블 롬과, 상기 프로그래머블 롬의 상태를 래치하는 래치부를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 외부 전원 검출회로는 출력부에 상기 프로그래머블 롬을 제어하는 퓨즈 제어부를 부가하여 구성된 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 프로그래머블 롬은 최소한 하나의 프로그래머블 롬 셀로 구성되며, 상기 프로그래머블 롬 셀은 각각 외부전원을 퓨즈가 인가받아, 제1도전형의 제1트랜지스터와, 제2도전형의 제2트랜지스터를 거쳐 접지되며, 상기 제1트랜지스터와 제2트랜지스터사이의 접속점 제1노드를 통하여 상기 래치부로 출력되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서, 상기 제1트랜지스터의 게이트 제어 신호와 제2트랜지스터의 게이트 제어신호는 상기한 외부 전원 검출회로의 출력인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항 또는 제3항에 있어서, 상기 래치부는 외부전원을 인가받아 제1도전형의 제3트랜지스터와, 제2도전형의 제4트랜지스터를 거쳐 접지되며, 상기 제3트랜지스터와 상기 제4트랜지스터 사이의 접속점 제2노드가 상기 제1노드와 연결되어, 하나의 반전소자를 거쳐 출력단으로 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서, 상기 제3트랜지스터와 제4트랜지스터의 게이트 제어신호는 상기 반전소자의 출력인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항 또는 제3항에 있어서, 상기 래치부는 상기 퓨즈와 상기 제1트랜지스터 사이의 접속점 제3노드를 통하여 외부전원을 인가받아, 상기 제3트랜지스터와 상기 제4트랜지스터를 거쳐 접지되며, 상기 제3트랜지스터와 상기 제4트랜지스터 사이의 접속점 제2노드가 상기 제1노드와 연결되어, 하나의 반전소자를 거쳐 출력단으로 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서, 상기 제3트랜지스터와 제4트랜지스터의 게이트 제어신호는 상기 반전소자의 출력인 것을 특징으로 하는 반도체 메모리 소자.
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