JP2000268585A - 不揮発性半導体記憶装置およびその消去ベリファイ方法 - Google Patents
不揮発性半導体記憶装置およびその消去ベリファイ方法Info
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Abstract
モリセルを所望のしきい値電圧にするために必要なメモ
リセルのしきい値電圧の判定を、書き込みベリファイ動
作時にメモリセルのしきい値電圧を判定する際に用いる
判定電流と同一の判定電流で行うことができる不揮発性
半導体記憶装置およびその消去ベリファイ方法を提供す
る。 【解決手段】 pウェル13中にメモリセルアレイ1が
設けられたNAND型フラッシュメモリにおいて、消去
状態のメモリセルのしきい値電圧を判定する消去ベリフ
ァイ動作時に、n+ 型拡散層からなるソース線SLに正
の電圧を印加するか、または、pウェル13に負の電圧
を印加する。これにより、MOSFETの基板バイアス
効果を利用して見かけ上のメモリセルのしきい値電圧を
上昇させることでセル電流を低減し、消去ベリファイ動
作時のメモリセルのしきい値電圧の判定を、書き込みベ
リファイ動作時と同一の判定電流で行う。
Description
記憶装置およびその消去ベリファイ方法に関し、特に、
ローカルセルフブースト法を用いて多値並列書き込みを
行うようにした多値型のNAND型フラッシュメモリに
適用して好適なものである。
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、大別してそのメ
モリセルの接続関係および構造からNOR型とNAND
型とに分けられる。
リセルがビット線に接続されており、サイズおよびコス
ト面で不利であるがランダムアクセスが可能とされてい
る。一方、NAND型フラッシュメモリは、NANDス
トリングと称される直列接続された所定メモリセル毎に
選択トランジスタを介してビット線と接続されている。
メモリセルアレイの等価回路を示す。図13に示すよう
に、NANDストリングは、例えば、選択トランジスタ
DSと、16個のメモリセルM1 〜M16と、選択トラン
ジスタSSとにより構成されている。このNANDスト
リングにおいては、メモリセルM1 〜M16が直列に接続
されている。そして、メモリセルM1 のドレインが選択
トランジスタDSを介してビット線BLと接続されてい
ると共に、メモリセルM16のソースが選択トランジスタ
SSを介してソース線SLと接続されている。メモリセ
ルM1 〜M16は、スタックゲート型のnチャネルMOS
トランジスタからなり、選択トランジスタDSおよび選
択トランジスタSSはnチャネルMOSトランジスタか
らなる。これらのメモリセルM1 〜M16、選択トランジ
スタDSおよび選択トランジスタSSのうち、チャネル
長方向に互いに隣接するもの同士は、ソース領域または
ドレイン領域となるn+ 型拡散層を共有している。ま
た、選択トランジスタSSのソース領域となるn+ 型拡
散層はチャネル幅方向に延在しており、ソース線SLを
構成している。これらのメモリセルM1 〜M16、選択ト
ランジスタDSおよび選択トランジスタSSは、例え
ば、Si基板に設けられたpウェル101中に形成され
る。
M1 〜M16のコントロールゲートは、それぞれワード線
WL1〜WL16と接続されている。また、選択トラン
ジスタDSのゲートは選択ゲート線DSGと接続され、
選択トランジスタSSのゲートは選択ゲート線SSGと
接続されている。
アレイは、上述のように構成されたNANDストリング
が行方向および列方向にマトリクス状に配列されて構成
されている。このメモリセルアレイは、複数の行ブロッ
ク(以下、単にブロックと称する)に分割されている。
各ブロック内においては、行方向に、ワード線および選
択ゲート線を共有する所定数のNANDストリングが並
列に配列されている。このブロックは、メモリセルに記
憶されたデータを消去する際の消去単位となっている。
においては、直列接続された所定数のメモリセルからな
るNANDストリング毎にビット線と接続されているこ
とにより、NOR型フラッシュメモリに比べてビット当
たりの占有面積が小さく、記憶容量の大容量化に適して
いるという特徴がある。さらに、近年では、フラッシュ
メモリチップの集積度の向上に加えて、記憶方式に関し
ても1つのメモリセルに複数ビットの情報を蓄えるよう
にした、いわゆる多値記憶方式が開発されており、NA
ND型フラッシュメモリの記憶容量は益々大容量化され
ている。
らなり4値をとるデータを記憶することが可能な4値型
のNAND型フラッシュメモリにおける、メモリセルの
しきい値電圧の分布と記憶データ内容との対応関係を示
す。
ルのしきい値電圧Vthは、データ”00”、”0
1”、”10”、”11”に対応した4状態をとる。す
なわち、図14において、分布Aはデータ”00”が書
き込まれて第3の正のしきい値電圧のプログラム状態と
されるメモリセルの分布であり、分布Bはデータ”0
1”が書き込まれて第2の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布であり、分布Cはデー
タ”10”が書き込まれて第1の正のしきい値電圧のプ
ログラム状態とされるメモリセルの分布である。また、
分布Dはデータ”11”が書き込まれて負のしきい値電
圧の消去状態とされるメモリセルの分布である。なお、
図14においては、書き込みベリファイ動作時の各プロ
グラム状態に対応する選択ワード線電圧がVVF1,VVF2,
VVF3 で示され、読み出し動作時の各プログラム状態に
対応する選択ワード線電圧がVRD1,VRD2,VRD3 で示さ
れている。その大小関係は、VVF3 >VRD3 >VVF2 >
VRD2 >VVF1 >VRD1 である。
ットからなり8値をとるデータを記憶することが可能な
8値型のNAND型フラッシュメモリにおける、メモリ
セルのしきい値電圧の分布と記憶データ内容との対応関
係を示す。
ルのしきい値電圧Vthは、データ”000”、”00
1”、”010”、”011”、”100”、”10
1”、”110”、”111”に対応した8状態をと
る。すなわち、図15において、分布Aはデータ”00
0”が書き込まれて第7の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布であり、分布Bはデー
タ”001”が書き込まれて第6の正のしきい値電圧の
プログラム状態とされるメモリセルの分布であり、分布
Cはデータ”010”が書き込まれて第5の正のしきい
値電圧のプログラム状態とされるメモリセルの分布であ
り、分布Dはデータ”011”が書き込まれて第4の正
のしきい値電圧のプログラム状態とされるメモリセルの
分布であり、分布Eはデータ”100”が書き込まれて
第3の正のしきい値電圧のプログラム状態とされるメモ
リセルの分布であり、分布Fはデータ”101”が書き
込まれて第2の正のしきい値電圧のプログラム状態とさ
れるメモリセルの分布であり、分布Gはデータ”11
0”が書き込まれて第1の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布である。また、分布H
はデータ”111”が書き込まれて負のしきい値電圧の
消去状態とされるメモリセルの分布である。なお、図1
5においては、書き込みベリファイ動作時の各プログラ
ム状態に対応する選択ワード線電圧がVVF1,VVF2,VVF
3,VVF4,VVF5,VVF6,VVF7 で示され、読み出し動作時
の各プログラム状態に対応する選択ワード線電圧がVRD
1,VRD2,VRD3,VRD4,VRD5,VRD6,VRD7 で示されてい
る。その大小関係は、VVF7 >VRD7 >VVF6 >VRD6
>VVF5 >VRD5 >VVF4 >VRD4 >VVF3 >VRD3 >
VVF2 >VRD2 >VVF1 >VRD1 である。
いては、上述のようなメモリセルのしきい値電圧と記憶
データとの対応関係に基づいて、データの書き込みおよ
び読み出しがなされる。
メモリにおいては、メモリセルにデータを書き込む際
に、その書き込み速度向上のため、ビット線に書き込み
データに応じた複数レベルの電圧を与えて多値データを
同時に書き込む、いわゆる多値並列書き込み方式が用い
られる。
ム状態を有する多値型のNAND型フラッシュメモリで
は、書き込み時のディスターブによる誤動作を防ぐ必要
がある。これを実現する手法として、例えば、セルフブ
ースト(Self Boost)法やローカルセルフブースト(Lo
cal Self Boost)法が知られている。これらのセルフブ
ースト法やローカルセルフブースト法は、書き込み対象
のワード線(選択ワード線)上に存在する非書き込みセ
ルのフローティングゲートへの電子注入を防ぐために、
その非書き込みセルが含まれるNANDストリングを選
択トランジスタの働きによりビット線から切り離し、非
書き込みセルのチャネル電位をワード線との容量結合に
よって所定の書き込み禁止電位に昇圧させ、これによっ
て、非書き込みセルへの書き込みを行わないようにする
方法である。
ルフブースト法では、ビット線側の選択ゲート線(図1
3における選択ゲート線DSG)はVccレベルに設定さ
れるため、ビット線を介してNANDストリング中のメ
モリセルのチャネルに供給できる電圧は、ビット線側の
選択トランジスタ(図13における選択トランジスタD
S)によってVcc−VthDSに制限される(ただし、Vth
DSはビット線側の選択トランジスタのしきい値電圧)。
このため、書き込み時にビット線に印加できる電圧の上
限は、Vcc−VthDSからマージンを見た電圧、例えば
1.5V程度となる。
を考慮して、書き込みデータに応じたビット線電圧が設
定される。具体的には、4値型のNAND型フラッシュ
メモリにおいては、例えば、書き込みデータが”00”
の場合のビット線電圧は0V、書き込みデータが”0
1”の場合のビット線電圧は1.2V、書き込みデータ
が”10”の場合のビット線電圧は1.4V、書き込み
データが”11”の場合のビット線電圧はVccレベル
(Vccは電源電圧)といった具合に、書き込みデータに
応じてビット線電圧が設定される。また、8値型のNA
ND型フラッシュメモリにおいては、例えば、書き込み
データが”00x”(x:0または1)の場合のビット
線電圧は0V、書き込みデータが”01x”(x:0ま
たは1)の場合のビット線電圧は1.2V、書き込みデ
ータが”10x”(x:0または1)の場合のビット線
電圧は1.4V、書き込みデータが”110”の場合の
ビット線電圧は1.4V、書き込みデータが”111”
(データ非書き込み)の場合のビット線電圧はVccとい
った具合に、書き込みデータに応じてビット線電圧が設
定される。
開示されているローカルセルフブースト法の動作原理に
ついて具体的に説明する。図16は、このローカルセル
フブースト法の動作原理の説明に用いるNAND型フラ
ッシュメモリのメモリセルアレイの等価回路図である。
なお、図16において、NANDストリングA1,A2
は、メモリセルアレイの同一ブロック内に配列されたも
のであり、それぞれ図13に示すNANDストリングと
同様に構成されている。ここでは、ワード線WL1〜W
L16のうちワード線WL6を選択ワード線とし、この
ワード線WL6上のメモリセルにページ単位で多値デー
タを同時に書き込み、この際、ワード線WL6上の選択
メモリセルのうち、ビット線BL1と接続されるNAN
DストリングA1中の選択メモリセルM6-1 に所定のデ
ータを書き込むようにし、ビット線BL2と接続される
NANDストリングA2中の選択メモリセルM6-2 には
データの書き込みを行わないものとして説明する。
スト法を用いて選択されたメモリセルにデータを書き込
む場合は、ビット線BL1,BL2に書き込みデータに
応じたビット線電圧が印加される。このとき、データ書
き込み側のビット線BL1には0〜1.4Vが印加さ
れ、データ非書き込み側のビット線BL2にはVccが印
加される。そして、選択ワード線であるワード線WL6
に所定のプログラム電圧VPGM (例えば18V程度)が
印加される。このとき、セルフブースト法においては、
全ての非選択ワード線に書き込みパス電圧Vpass(<V
PGM 、例えば10V程度)が印加されるのに対して、こ
のローカルセルフブースト法においては、選択ワード線
に隣接する非選択ワード線、すなわちワード線WL5,
WL7に書き込みパス電圧Vpassより低い電圧(例えば
0V)が印加され、残りの非選択ワード線、すなわちワ
ード線WL1〜WL4,WL8〜WL16に書き込みパ
ス電圧Vpassが印加される。また、選択トランジスタD
S1,DS2のゲートと接続される選択ゲート線DSG
にVccが印加され、選択トランジスタSS1,SS2の
ゲートと接続される選択ゲート線SSG、ソース線SL
およびNANDストリングA1,A2が設けられるpウ
ェル101には0Vが印加される。
WL6上の選択メモリセルM6-1 、M6-2 のうち、デー
タ書き込みとされる選択メモリセルM6-1 においては、
そのコントロールゲートに印加されるプログラム電圧V
PGM とチャネル電位との電界によってFNトンネリング
現象が起こり、データの書き込みがなされる。一方、デ
ータ非書き込みとされる選択メモリセルM6-2 において
は、チャネルがワード線との容量結合によって書き込み
禁止電位に昇圧され、データの書き込みが行われない。
おいては、データ非書き込みとされる選択メモリセルM
6-2 が含まれるNANDストリングA2のチャネル全体
の電位が、ビット線BL2側からの充電によってVcc−
VthDSレベルに達すると、そのNANDストリングA2
中の選択トランジスタDS2がカットオフする。これに
より、そのNANDストリングA2中のメモリセルのチ
ャネルはビット線BL2から切り離され、選択ワード線
および非選択ワード線との容量結合によって昇圧され
る。このとき、選択ワード線(WL6)に隣接する非選
択ワード線(WL5,WL7)の印加電圧が0Vである
ことにより、その昇圧の途中で、選択メモリセルM6-2
の両側に隣接するメモリセルM5-2 、M7-2 がカットオ
フし、その後、選択メモリセルM6-2 のチャネルは選択
ワード線(WL6)との容量結合によって昇圧される。
その結果、この選択メモリセルM6-2 のチャネルは、セ
ルフブースト法を用いた場合よりも高い書き込み禁止電
位に昇圧される。
は、セルフブースト法に比べて、データ非書き込みとさ
れる選択メモリセルが書き込み時にディスターブ(VPG
M ディスターブ)を受けにくいという利点がある。
型のNAND型フラッシュメモリにおいては、特に消去
ベリファイを行わず、消去動作時に十分に消去パルスを
与えてメモリセルのデータ消去を行っていた。これは、
消去状態のメモリセルのしきい値電圧分布が、動作に対
して特に問題となることが無かったためである。
シュメモリにおいては、上述のローカルセルフブースト
法を用いて多値並列書き込みを行う場合、その動作上の
制限として、消去状態のメモリセルのしきい値電圧分布
を所定の範囲内にする必要がある。この理由について具
体的に説明する。
書き込みを行う場合、ビット線BL1,BL2に書き込
みデータに応じたビット線電圧が印加される。このと
き、ローカルセルフブースト法を用いた場合は、選択ワ
ード線(WL6)にプログラム電圧VPGM が印加され、
選択ワード線に隣接する非選択ワード線(WL5,WL
7)に0Vが印加され、残りの非選択ワード線(WL1
〜WL4,WL8〜WL16)に書き込みパス電圧Vpa
ssが印加される。
いては、選択メモリセルM6-1 ,M6-2 よりもビット線
BL1,BL2とのコンタクト部に近い側に存在するメ
モリセルM1-1 〜M5-1 、M1-2 〜M5-2 は、この時点
では、通常、未書き込み状態で消去状態とされている。
この場合、データ書き込み側のNANDストリングA1
においては、選択メモリセルM6-1 よりもビット線BL
1とのコンタクト部に近い側に存在する消去状態のメモ
リセルM5-1 のコントロールゲートに0Vが印加される
ことになる。このとき、メモリセルM5-1 のしきい値電
圧がある値、例えば−1.5V以下になっていないと、
NANDストリングA1のチャネル全体がある程度充電
された時点でこのメモリセルM5-1 がカットオフ状態と
なるため、データの書き込みを行うべき選択メモリセル
M6-1 のチャネルにビット線BL1からの電圧を伝える
ことができなくなり、多値データの書き込みを行うこと
ができなくなるという問題が生じる。
ングA1においては、ビット線BL1側の選択トランジ
スタDSがオン状態であることにより、このNANDス
トリングA1のチャネルはビット線BL1と同電位(0
〜1.4V)となっている。この場合、コントロールゲ
ートに書き込みパス電圧Vpassが印加されるメモリセル
M1-1 〜M4-1 、M8-1 〜M16-1においては、Vpassと
チャネル電位との電界により弱いFNトンネリング現象
が起こり、ディスターブ(Vpassディスターブ)を受け
る。このとき、書き込み開始前(消去状態)の選択メモ
リセルM6-1 のしきい値電圧が極端に低く、例えば−8
V以下であると、この選択メモリセルM6-1 が所望のプ
ログラム状態とされるまでに必要な書き込み回数(書き
込み時間)が増加するため、メモリセルM1-1 〜
M4-1 、M8-1 〜M16-1のディスターブ耐性が低下する
という問題が生じる。
ュメモリにおいて、ローカルセルフブースト法を用いて
多値並列書き込みを行う場合は、多値並列書き込みを実
現する観点から消去状態のメモリセルのしきい値電圧分
布の上限を例えば−1.5Vとする必要があり、書き込
み時のディスターブ耐性の向上を図る観点から消去状態
のメモリセルのしきい値電圧分布の下限を例えば−8V
程度とする必要がある。したがって、多値型のNAND
型フラッシュメモリメモリにおいては、信頼性の向上を
図るために、書き込み時に書き込みベリファイを行うよ
うにしているのと同様に、消去時にも消去ベリファイを
行う必要がある。この際、回路規模の増大を抑制する観
点から、書き込みベリファイ時のしきい値電圧の判定
と、消去ベリファイ時のしきい値電圧の判定とを同一の
センスアンプ回路を用いて行うのが現実的である。
ュメモリでは、書き込みベリファイ時に使用しているセ
ンスアンプ回路を用いて消去ベリファイを行おうとする
と、必要とされるしきい値電圧の判定ができないという
問題がある。
値電圧の判定は、ビット線側の選択ゲート線、ソース線
側の選択ゲート線および非選択ワード線に所定のハイレ
ベルの電圧、P5V(読み出し時のパス電圧で例えば6
V程度)を印加した状態で、選択ワード線に所定の電圧
を印加してNANDストリング中の選択メモリセルに対
して読み出しを実行し、セル電流の有無をセンスアンプ
回路で検出することにより行われる。このとき、ソース
線およびNANDストリングが設けられるpウェルに
は、それぞれ0Vが印加される。
が所定の判定電流以下であれば、選択メモリセルのしき
い値電圧が所望のプログラム状態に達している(書き込
み十分)と判定され、セル電流が所定の判定電流以上で
あれば、選択メモリセルのしきい値電圧が所望のプログ
ラム状態に達していない(書き込み不十分)と判定され
る。ここで、この書き込みベリファイ時の判定電流は、
読み出しを行う際に誤動作を引き起こすAGL(Array
Ground Line )ノイズの影響を無くすために、通常、1
μA程度とされている。
判定は、ビット線側の選択ゲート線およびソース線側の
選択ゲート線にP5Vを印加した状態で、全ワード線に
0Vを印加してNANDストリング中の全メモリセルに
対して読み出しを実行し、セル電流の有無をセンスアン
プ回路で検出することにより行うことが可能である。こ
のとき、書き込みベリファイ時と同様に、ソース線およ
びNANDストリングが設けられるpウェルには、それ
ぞれ0Vが印加される。
定の判定電流以上であれば、そのNANDストリング中
の全メモリセルのしきい値電圧が所望の消去状態に達し
ている(消去十分)と判定され、セル電流が所定の判定
電流以下であれば、そのNANDストリング中にしきい
値電圧が所望の消去状態に達していないメモリセルが含
まれる(消去不十分)と判定される。ここで、図17
に、消去状態のメモリセルに対してワード線に0Vを印
加して読み出しを実行した時の、メモリセルのしきい値
電圧とセル電流との関係を示す。図17より、しきい値
電圧が−1.5Vのメモリセルに対してワード線に0V
を印加して読み出しを実行した場合、2.8μAのセル
電流が流れることがわかる。言い換えれば、消去ベリフ
ァイ時に、メモリセルのしきい値電圧が−1.5V以下
であるかを判定するためには、2.8μAの判定電流が
必要であり、書き込みベリファイ時と同じ1μAの判定
電流では、本来必要とされるしきい値電圧の判定を行う
ことができないことがわかる。
メモリにおいては、書き込みベリファイ時と消去ベリフ
ァイ時とで必要とされる判定電流に大きな開きがあるた
め、何らかの改善が必要となっている。
ファイ動作時に、データ消去後のメモリセルを所望のし
きい値電圧にするために必要なメモリセルのしきい値電
圧の判定を、書き込みベリファイ動作時にメモリセルの
しきい値電圧を判定する際に用いる判定電流と同一の判
定電流で行うことができる不揮発性半導体記憶装置およ
びその消去ベリファイ方法を提供することにある。
に、この発明の第1の発明は、第1導電型の半導体領域
中に、第2導電型チャネルの電界効果トランジスタから
なるメモリセルが設けられ、直列接続された所定数のメ
モリセルによってストリングが構成されていると共に、
ストリングの一端および他端が、それぞれビット線およ
び第1導電型の半導体領域中に設けられた第2導電型の
拡散層からなるソース線と接続され、メモリセルは、ワ
ード線およびビット線への印加電圧に応じて電荷蓄積部
に蓄積された電荷量が変化し、その変化に応じてしきい
値電圧が変化することによってしきい値電圧に応じた値
のデータを記憶する不揮発性半導体記憶装置であって、
メモリセルの記憶データを消去する消去動作後に、ワー
ド線に所定の読み出し用電圧を与えてメモリセルのしき
い値電圧を判定するようにした消去ベリファイ動作時
に、ソース線に所定の逆方向電圧を印加するようにした
ソース線電圧制御手段を有することを特徴とするもので
ある。
導体領域中に、第2導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第1導電型の半導体領域中に設けられた第2
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置で
あって、メモリセルの記憶データを消去する消去動作後
に、ワード線に所定の読み出し用電圧を与えてメモリセ
ルのしきい値電圧を判定するようにした消去ベリファイ
動作時に、第1導電型の半導体領域に所定の逆方向電圧
を印加するようにした基板電圧制御手段を有することを
特徴とするものである。
導体領域中に、第2導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第1導電型の半導体領域中に設けられた第2
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置の
消去ベリファイ方法であって、メモリセルの記憶データ
を消去する消去動作後に、ワード線に所定の読み出し用
電圧を与えてメモリセルのしきい値電圧を判定するよう
にした消去ベリファイ動作時に、ソース線に所定の逆方
向電圧を印加するようにしたことを特徴とするものであ
る。
導体領域中に、第2導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第1導電型の半導体領域中に設けられた第2
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置の
消去ベリファイ方法あって、メモリセルの記憶データを
消去する消去動作後に、ワード線に所定の読み出し用電
圧を与えてメモリセルのしきい値電圧を判定するように
した消去ベリファイ動作時に、第1導電型の半導体領域
に所定の逆方向電圧を印加するようにした基板電圧制御
手段を有することを特徴とするものである。
のしきい値電圧の判定は、書き込みベリファイ動作時の
しきい値電圧の判定に用いるセンスアンプ回路と同一の
ものを用いて行われる。また、メモリセルは、nビット
(ただしnは自然数)のデータを記憶するために、2n
−1個のプログラム状態と、消去状態とを有する。
型の半導体領域はp型半導体領域であり、メモリセルを
構成する第2導電型チャネルの電界効果トランジスタは
nチャネル電界効果トランジスタであり、ソース線を構
成する第2導電型の拡散層はn型拡散層である。この場
合、消去状態とは、メモリセルが所定の負のしきい値電
圧とされる状態に対応し、プログラム状態とは、メモリ
セルが所定の正のしきい値電圧とされる状態に対応す
る。また、消去ベリファイ動作時には、例えば、ワード
線に0Vを印加した状態でメモリセルに対して読み出し
を実行し、セル電流の有無を検出することにより、メモ
リセルのしきい値電圧の判定を行う。
ス線が設けられる第1導電型の半導体領域は、好適に
は、第1導電型の半導体基板に設けられた第2導電型の
半導体領域中に設けられる。
おいて、第1導電型の半導体領域がp型半導体領域であ
り、メモリセルを構成する第2導電型チャネルの電界効
果トランジスタがnチャネル電界効果トランジスタであ
り、ソース線を構成する第2導電型の拡散層がn型拡散
層である場合、消去ベリファイ動作時にソース線に正の
電圧を印加し、メモリセルの見かけ上のしきい値電圧を
上昇させることで、セル電流を低減させるようにして、
メモリセルのしきい値電圧を判定する。
おいて、第1導電型の半導体領域がp型半導体領域であ
り、メモリセルを構成する第2導電型チャネルの電界効
果トランジスタがnチャネル電界効果トランジスタであ
り、ソース線を構成する第2導電型の拡散層がn型拡散
層である場合、消去ベリファイ動作時に第1導電型の半
導体領域に負の電圧を印加し、メモリセルの見かけ上の
しきい値電圧を上昇させることで、セル電流を低減させ
るようにして、メモリセルのしきい値電圧を判定する。
には、好適には、データ消去後のメモリセルのしきい値
電圧分布の上限および/または下限に対応するしきい値
電圧の判定を行う。
おいては、データ消去後のメモリセルのしきい値電圧分
布の上限に対応するしきい値電圧の判定を行う場合と、
データ消去後のメモリセルのしきい値電圧の下限に対応
するしきい値電圧の判定を行うを場合とでソース線に印
加する逆方向電圧を変化させる。具体的には、第1導電
型の半導体領域がp型半導体領域であり、メモリセルを
構成する第2導電型チャネルの電界効果トランジスタが
nチャネル電界効果トランジスタであり、ソース線を構
成する第2導電型の拡散層がn型拡散層である場合、デ
ータ消去後のメモリセルのしきい値電圧の上限に対応す
るしきい値電圧を判定するときにはソース線に第1の正
の電圧を印加し、データ消去後のメモリセルのしきい値
電圧の下限に対応するしきい値電圧を判定するときには
ソース線に第1の正の電圧より高い第2の正の電圧を印
加する。
おいては、データ消去後のメモリセルのしきい値電圧の
上限に対応するしきい値電圧の判定を行う場合と、デー
タ消去後のメモリセルのしきい値電圧の下限に対応する
しきい値電圧の判定を行う場合とで第1導電型の半導体
領域に印加する逆方向電圧を変化させる。具体的には、
第1導電型の半導体領域がp型半導体領域であり、メモ
リセルを構成する第2導電型チャネルの電界効果トラン
ジスタがnチャネル電界効果トランジスタであり、ソー
ス線を構成する第2導電型の拡散層がn型拡散層である
場合、データ消去後のメモリセルのしきい値電圧の上限
に対応するしきい値電圧を判定するときには第1導電型
の半導体領域に第1の負の電圧を印加し、データ消去後
のメモリセルのしきい値電圧の下限に対応するしきい値
電圧を判定するときには第1導電型の半導体領域に第1
の負の電圧より低い第2の負の電圧を印加する。
置は、典型的には、メモリセルに2ビット以上の多値デ
ータを記憶するようにしたものである。この場合、書き
込み速度の向上を図る観点から、書き込み動作時には、
書き込みデータに応じてビット線電圧を変化させること
により、メモリセルに多値データを同時に書き込む。ま
た、この発明において、不揮発性半導体記憶装置は、書
き込み時のディスターブ耐性の向上を図る観点から、書
き込み動作時には、ローカルセルフブースト法を用いて
メモリセルにデータを書き込む。
ば、メモリセルの記憶データを消去する消去動作後にメ
モリセルのしきい値電圧を判定する消去ベリファイ動作
時に、ソース線または第1導電型の半導体領域に所定の
逆方向電圧を印加するようにしていることにより、セル
電流を減らすようにしてメモリセルのしきい値電圧を判
定することができる。これにより、消去ベリファイ動作
時に、データ消去後のメモリセルを所望のしきい値電圧
にするために必要なメモリセルのしきい値電圧の判定
を、書き込みベリファイ動作時にメモリセルのしきい値
電圧を判定する際に用いる判定電流と同一の判定電流で
行うことができる。
いて図面を参照しながら説明する。ここでは、この発明
を、1つのメモリセルに2ビットからなり4値をとるデ
ータを記憶することが可能な4値型のNAND型フラッ
シュメモリに適用した場合について説明する。
ND型フラッシュメモリの構成例を示す略線図である。
図1に示すように、このNAND型フラッシュメモリ
は、メモリセルアレイ1、ロウデコーダ2、データラッ
チ/センスアンプ回路3、ソース線ドライバ4、基板電
位設定回路5、制御回路6などを有する。
向にマトリクス状に配列された複数のNANDストリン
グと、これらのNANDストリングと接続されたワード
線、ビット線、選択ゲート線、ソース線などにより構成
されている。このメモリセルアレイ1は、列方向に複数
のブロック(ブロック(1)〜(K))に分割されてい
る。各ブロック内においては、行方向に、ワード線およ
び選択ゲート線を共有する所定数のNANDストリング
が並列に配列されている。このブロックは、メモリセル
の記憶データを消去する際の消去単位となっている。
NAND型フラッシュメモリのメモリセルアレイ1の1
つのNANDストリングを示す平面図および断面図であ
る。なお、図3においては、図2のIII−III線に
沿った断面が示されている。
D型フラッシュメモリにおいては、基板として例えばp
型シリコン(Si)基板11が用いられる。p型Si基
板11の一主面にはnウェル12が設けられ、さらに、
このnウェル12中にpウェル13が設けられている。
pウェル13およびnウェル12は電気的に接続されて
いる。メモリセルアレイ1は、このpウェル13中に設
けられている。
表面には、例えばSiO2 からなるフィールド絶縁膜1
4が選択的に設けられ、これにより素子間分離が行われ
ている。また、フィールド絶縁膜14で囲まれた活性領
域の表面には、例えばSiO2 からなるトンネル絶縁膜
15が設けられている。
M1 〜M16のチャネル領域上にはトンネル絶縁膜15を
介して、例えばリン(P)のようなn型不純物が高濃度
にドープされた多結晶Siからなるフローティングゲー
トFGが設けられている。フローティングゲートFG
は、メモリセルM1 〜M16のチャネル幅方向における両
側のフィールド絶縁膜14上に延在するように所定形状
にパターニングされている。選択トランジスタDSおよ
び選択トランジスタSSのチャネル領域上には、トンネ
ル絶縁膜15を介してフローティングゲートFGと同一
層の材料からなる第1ゲート電極16がチャネル幅方向
に延在して設けられている。
中には、フローティングゲートFGおよび第1ゲート電
極16に対して自己整合的に、n+ 型領域17、18、
19が設けられている。n+ 型領域17は、メモリセル
M1 〜M16のソース領域およびドレイン領域、選択トラ
ンジスタDSのソース領域、選択トランジスタSSのド
レイン領域となる拡散層である。これらのn+ 型領域1
7は、チャネル長方向に互いに隣接するトランジスタに
よって共有される。n+ 型領域18は、選択トランジス
タDSのドレイン領域となる拡散層である。このn+ 型
領域18は、NANDストリングとビット線BLとの接
続点に対応する。n+ 型領域19は、選択トランジスタ
SSのソース領域となる拡散層である。このn+ 型領域
19は、チャネル長方向に延在し、ソース線SLを構成
している。
縁膜(カップリング絶縁膜)20を介してコントロール
ゲートCGが、フローティングゲートFGの真上を通る
ようにチャネル幅方向に延在して設けられている。これ
らのコントロールゲートCGは、例えばPのようなn型
不純物が高濃度にドープされた多結晶Siからなる。こ
れらのコントロールゲートCGはワード線WL1〜WL
16を構成する。第1ゲート電極16上には、コントロ
ールゲートCGと同一層の材料からなる第2ゲート電極
21が、第1ゲート電極15の真上を通るようにチャネ
ル幅方向に延在して設けられている。第2ゲート電極2
1は、層間絶縁膜20に設けられた開口部を通じて第1
ゲート電極16と接続されている。これらの第1ゲート
電極16および第2ゲート電極20は、選択ゲート線D
SGおよび選択ゲート線SSGを構成する。
電極21上には、層間絶縁膜22を介してビット線BL
がチャネル長方向に延在して設けられている。ビット線
BLは、層間絶縁膜22に設けられたコンタクトホール
Cを通じてn+ 型領域18と接続されている。また、図
示は省略するが、ソース線SLを構成するn+ 型領域1
9は、ソース線ドライバ4から導出されるソース線電圧
供給線と接続され、メモリセルアレイ1が設けられるp
ウェル13は基板電位設定回路5から導出されるウェル
電圧供給線と接続されている。
ルアレイ1の等価回路を示す。図4に示すように、メモ
リセルアレイ1においては、ビット線BL1〜BLnが
並列に配列されている。なお、図4においては、ビット
線BL5以降が図示省略されている。
NDストリングA1〜Anと接続されている。NAND
ストリングA1は、選択トランジスタDS1、メモリセ
ルM1-1 〜M16-1および選択トランジスタSS1により
構成されている。NANDストリングA2は、選択トラ
ンジスタDS2、メモリセルM1-2 〜M16-2および選択
トランジスタSS2により構成されている。NANDス
トリングA3は、選択トランジスタDS3、メモリセル
M1-3 〜M16-3および選択トランジスタSS3により構
成されている。NANDストリングA4は、選択トラン
ジスタDS4、メモリセルM1-4 〜M16-4および選択ト
ランジスタSS4により構成されている。図示省略した
NANDストリングA5以降のNANDストリングも、
同様に構成されている。
は、メモリセルアレイ1の同一ブロック内に配列された
NANDストリングであり、ワード線および選択ゲート
線を共有している。すなわち、NANDストリングAk
(k=1〜n)においては、メモリセルM1-k のドレイ
ンが選択トランジスタDSkを介してビット線BLkと
接続され、メモリセルM15-kのソースが選択トランジス
タSSkを介してソース線SLと接続されている。メモ
リセルM1-k 〜M16-kは、スタックゲート型のnチャネ
ルMOSトランジスタからなり、各々2ビットのメモリ
セルとして機能する。これらのメモリセルM1-k 〜M
16-kのコントロールゲートは、それぞれワード線WL1
〜WL16と接続されている。選択トランジスタGSk
のゲートは選択ゲート線DSGと接続され、選択トラン
ジスタSSkのゲートは選択ゲート線SSGと接続され
ている。
1の各メモリセルには、それぞれ、2ビットからなり4
値をとるデータを記憶することが可能である。ここで、
図5に、メモリセルのしきい値電圧と記憶データ内容と
の対応関係を示す。図5において、グラフの縦軸はメモ
リセルのしきい値電圧Vthを示し、グラフの横軸はメモ
リセルの分布頻度を示す。
のしきい値電圧Vthは、データ”00”、”01”、”
10”、”11”に対応した4状態をとる。すなわち、
図5において、分布Aはデータ”00”が書き込まれて
第3の正のしきい値電圧のプログラム状態とされるメモ
リセルの分布であり、分布Bはデータ”01”が書き込
まれて第2の正のしきい値電圧のプログラム状態とされ
るメモリセルの分布であり、分布Cはデータ”10”が
書き込まれて第1の正のしきい値電圧のプログラム状態
とされるメモリセルの分布である。また、分布Dはデー
タ”11”が書き込まれて負のしきい値電圧の消去状態
とされるメモリセルの分布である。なお、図5において
は、書き込みベリファイ動作時に選択ワード線に印加す
る読み出し用電圧がVVF1,VVF2,VVF3 で示され、読み
出し動作時に選択ワード線に印加する読み出し用電圧が
VRD1,VRD2,VRD3 で示され、さらに、消去ベリファイ
動作時にワード線に印加する読み出し用電圧がVERSVF
で示されている。その大小関係は、VVF3 >VRD3 >V
VF2 >VRD2 >VVF1 >VRD1 =VERSVF である。これ
らの各電圧の一例を挙げると、VVF3 =3.5V、VRD
3 =3.0V、VVF2 =2.0V、VRD2 =1.5V、
VVF1 =0.5V、VRD1 =VERSVF =0Vである。
ワード線および選択ゲート線に対して接続され、アドレ
スデコーダ、レベル変換回路、ワード線および選択ゲー
ト線のトランスファゲートを含んでいる。このロウデコ
ーダ2は、アドレスデコード信号に従って、メモリセル
アレイ1の選択ブロック内のトランスファゲートのみを
オンさせワード線および選択ゲート線をドライブする。
モリセルアレイ1のビット線に対して接続される。ここ
で、この一実施形態によるNAND型フラッシュメモリ
においては、データラッチ/センスアンプ回路3をビッ
ト線数本分のピッチに配置する必要があることから、例
えば、1つのデータラッチ/センスアンプ回路3に対し
て2本のビット線が接続された構成とされる。図6に、
このデータラッチ/センスアンプ回路3の構成例を示
す。
アンプ回路3は、例えば、ビット線選択回路3a、ビッ
ト線電圧設定回路3b、ラッチ回路3c、ベリファイ/
リード制御回路3d、ベリファイ判定回路3eにより構
成されている。なお、図6において、ビット線BLm ,
BLm+1 は、共通のデータラッチ/センスアンプ回路3
に接続される2つのビット線を示す。ビット線BLm は
図4中のBL1,BL3,・・・に対応するビット線で
あり、ビット線BLm+1 は図4中のBL2,BL4,・
・・に対応するビット線である。
ト線選択回路3aは、例えば、高耐圧のnチャネルMO
SトランジスタからなるトランジスタH1〜H4と、p
チャネルMOSトランジスタからなるトランジスタP1
と、nチャネルMOSトランジスタからなるトランジス
タN1とにより構成されている。
ット線BLm とノードSAとの間に、トランジスタH1
およびH3が直列に接続されている。また、ビット線B
Lm+1 とノードSAとの間に、トランジスタH2および
H4が直列に接続されている。トランジスタH1,H2
のゲートに共通の制御信号TRNが供給される。トラン
ジスタH3のゲートに制御信号AnBが供給され、トラ
ンジスタH4のゲートに制御信号AnNが供給される。
例えば3.3V)の供給ラインとの間にトランジスタP
1が接続され、ノードSAと接地ラインとの間にトラン
ジスタN1が接続されている。トランジスタP1のゲー
トには制御信号Vref が供給され、トランジスタN1の
ゲートには制御信号DISが供給される。
ト線電圧設定回路3bは、例えばnチャネルMOSトラ
ンジスタからなるトランジスタN2〜N9により構成さ
れている。
は、トランジスタN2のドレインがノードSAと接続さ
れている。トランジスタN2のゲートには制御信号PG
Mが供給される。そして、トランジスタN2のソースが
トランジスタN3,N5、N7のドレインと接続されて
いる。
(0Vのビット線電圧VB0の供給ライン)との間に、
直列接続されたトランジスタN3,N4が挿入されてい
る。トランジスタN2のソースとビット線電圧供給ライ
ンVBL1との間に、直列接続されたトランジスタN
5,N6が挿入されている。トランジスタN2のソース
とビット線電圧供給ラインVBL2との間に、直列接続
されたトランジスタN7,N8が挿入されている。ここ
で、ビット線電圧供給ラインVBL1,VBL2は、そ
れぞれビット線電圧VB1(例えば1.2V),VB2
(例えば1.4V)を供給するためのものであり、図示
省略したビット線電圧発生回路から導出されている。
チ回路3cは、例えば、インバータU1およびインバー
タU2からなるラッチ回路LQ1と、インバータU3お
よびインバータU4からなるラッチ回路LQ0とにより
構成されている。
LQ1は、2ビットデータのうちの上位ビットのデータ
を格納するためのものであり、この場合、インバータU
1の出力端子とインバータU2の入力端子との共通接続
点が記憶ノードQ1とされ、インバータU1の入力端子
とインバータU2の出力端子との共通接続点が反転記憶
ノード/Q1とされている。ラッチ回路LQ0は、2ビ
ットデータのうちの下位ビットのデータを格納するため
のものであり、この場合、インバータU3の出力端子と
インバータU4の入力端子との共通接続点が記憶ノード
Q0とされ、インバータU3の入力端子とインバータU
4の出力端子との共通接続点が反転記憶ノード/Q0と
されている。ラッチ回路LQ1の記憶ノードQ1および
反転記憶ノード/Q1ならびにラッチ回路LQ0の記憶
ノードQ0および反転記憶ノード/Q0は、それぞれデ
ータバス線と接続される。
がトランジスタN4,N6のゲートと接続され、記憶ノ
ードQ1がトランジスタN8のゲートと接続されてい
る。ラッチ回路LQ0の反転記憶ノード/Q0がトラン
ジスタN3,N7のゲートと接続され、記憶ノードQ0
がトランジスタN5のゲートと接続されている。
ファイ/リード制御回路3dは、例えば、nチャネルM
OSトランジスタからなるトランジスタN9〜N19に
より構成されている。
いては、トランジスタN9,N10のゲートがノードS
Aと接続されている。トランジスタN9のドレインがラ
ッチ回路LQ1の反転記憶ノード/Q1と接続され、ト
ランジスタN10のドレインがラッチ回路LQ0の反転
記憶ノード/Q0と接続されている。また、ラッチ回路
LQ1の記憶ノードQ1と接地ラインとの間にトランジ
スタN11が接続され、ラッチ回路LQ0の記憶ノード
Q0と接地ラインとの間にトランジスタN12が接続さ
れている。トランジスタN11,N12のゲートには制
御信号RSTが供給される。
の間に、直列接続されたトランジスタN13,N14が
挿入されている。トランジスタN9のソースとトランジ
スタN14のドレインとの間に、トランジスタN15が
トランジスタN13と並列に接続されている。トランジ
スタN10のソースと接地ラインとの間に、直列接続さ
れたトランジスタN16,N17が挿入されていると共
に、これらと並列的に、直列接続されたトランジスタN
18,N19が挿入されている。
LQ0の記憶ノードQ0と接続されている。トランジス
タN16のゲートがラッチ回路LQ1の反転記憶ノード
/Q1と接続されている。トランジスタN18のゲート
がラッチ回路LQ1の記憶ノードQ1と接続されてい
る。トランジスタN19のゲートに制御信号φLAT1
が供給され、トランジスタN17のゲートに制御信号φ
LAT2が供給され、トランジスタN14のゲートに制
御信号φLAT3が供給され、トランジスタN13のゲ
ートに制御信号φLAT4が供給される。
ャネルMOSトランジスタからなるトランジスタN2
0,N21により構成されている。この書き込みベリフ
ァイ判定回路3eにおいては、信号線CHKと接地ライ
ンとの間にトランジスタN20,N21が並列に挿入さ
れており、トランジスタN20のゲートがラッチ回路L
Q1の反転記憶ノード/Q1と接続され、トランジスタ
N21のゲートがラッチ回路LQ0の反転記憶ノード/
Q0と接続されている。信号線CHKの一端は、その入
力端子が接地されたインバータU5の出力端子と接続さ
れ、他端は判定回路31と接続されている。判定回路3
1は、書き込み時に、選択ページ内のメモリセルへの書
き込みが完了したかどうかを信号線CHKの電位で判定
する。
になされている場合は、ラッチ回路LQ1,LQ0のラ
ッチ回路LQ1,LQ0の記憶ノードQ1,Q0が共に
ハイレベル(Vccレベル)となり、ベリファイ判定回路
3eにおいては、トランジスタN20,N21のゲート
がローレベルとなるため、これらのトランジスタN2
0,N21がオフ状態となる。したがって、選択ページ
内の全メモリセルに書き込みが十分になされている場合
は、信号線CHKの電位がハイレベルとなる。このこと
により、選択ページ内のメモリセルへの書き込みが完了
したと判定される。一方、メモリセルに書き込みが十分
になされていない場合は、ラッチ回路LQ1,LQ0の
記憶ノードQ1,Q0の少なくとも一方がローレベルと
なり、ベリファイ判定回路3eにおいては、トランジス
タN20,N21の少なくとも一方がオン状態となる。
したがって、選択ページ内に書き込みが十分になされて
いないメモリセルが1つでも含まれる場合は、信号線C
HKの電位がローレベルとなる。このことにより、選択
ページ内のメモリセルへの書き込みが完了していないと
判定される。
1のソース線SLに対して所定のソース線電圧を供給
し、動作モードに応じてそのソース線電圧を制御する。
具体的には、このソース線ドライバ4は、書き込み動作
時、書き込みベリファイ動作時および読み出し動作時に
はソース線SLに0Vを印加し、消去動作時にはソース
線SLをフローティング状態にし、消去ベリファイ動作
時にはソース線SLに所定の正の電圧を印加する。ま
た、このソース線ドライバ4は、消去ベリファイ動作時
にソース線SLに印加する正の電圧を、必要に応じて変
化させることが可能である。
1が設けられるpウェル13、nウェル12およびp型
Si基板11に所定のウェル電圧(基板電圧)を供給
し、動作モードに応じてその電圧を制御する。具体的に
は、この基板電位設定回路13は、書き込み動作時、書
き込みベリファイ動作時、読み出し動作時および消去ベ
リファイ動作時にはpウェル13に0Vの電圧を印加
し、消去動作時にはpウェル13に所定の高電圧、例え
ば20V程度を印加する。
メモリの各回路ブロックの動作を制御するためのもので
ある。この制御回路6からは、ロウデコーダ2、データ
ラッチ/センスアンプ回路3、ソース線ドライバ4、基
板電位制御回路5などに対して制御信号を供給するため
の信号線が導出されている。
よるNAND型フラッシュメモリは、消去ベリファイ動
作時にソース線SLに所定の正の電圧を印加するように
したソース線ドライバ4を有するのが特徴的である。
型フラッシュメモリにおいては、書き込み動作時に、ロ
ーカルセルフブースト法を用いて多値並列書き込みを行
うようにしているため、多値並列書き込みを実現する観
点から、消去状態のメモリセルのしきい値電圧を例えば
−1.5V以下にする必要があり、さらに、書き込み時
のディスターブ(Vpassディスターブ)耐性を向上させ
る観点から、消去状態のメモリセルのしきい値電圧を例
えば−8V以上とすることが望ましい。したがって、こ
の一実施形態によるNAND型フラッシュメモリにおい
ては、メモリセルの記憶データを消去する消去動作後
に、消去状態のメモリセルのしきい値電圧分布の上限お
よび下限を決めるために、消去ベリファイを行う必要が
ある。
0Vを印加した状態でワード線に0Vを印加して消去ベ
リファイを行う従来技術の場合、メモリセルのしきい値
電圧が−1.5Vのとき2.8μAのセル電流が流れる
ため、書き込みベリファイ時に用いる1μAの判定電流
では、必要とされるしきい値電圧の判定ができない。そ
こで、この一実施形態においては、消去ベリファイ動作
時に、ソース線SLに正の電圧を印加することにより、
メモリセルのソース−基板間に逆方向電圧が印加された
状態とし、MOSFETの基板バイアス効果を利用して
メモリセルの見かけ上のしきい値電圧を上昇させること
でセル電流を低減し、このことによって、消去ベリファ
イ動作時に必要とされるしきい値電圧の判定、すなわち
消去状態のメモリセルのしきい値電圧分布の上限を−
1.5Vに決めるためのしきい値電圧の判定を、書き込
みベリファイ動作時と同一の判定電流で行うことを可能
にしているのである。
態で、消去状態のメモリセルに対してワード線に0Vを
印加して読み出しを実行したときの、メモリセルのしき
い値電圧とセル電流との関係を示す。図7より、ソース
線に印加する正の電圧を大きくするほどセル電流が減少
し、判定可能なしきい値電圧が低くなることがわかるし
たがって、この一実施形態によるNAND型フラッシュ
メモリにおいては、消去ベリファイ動作時に、ソース線
ドライバ4からソース線SLに供給する正の電圧を変化
させることにより、書き込みベリファイ動作時と同一の
1μAの判定電流で、消去状態のメモリセルのしきい値
電圧分布の上限に対応するしきい値電圧の判定を行うこ
とも、消去状態のメモリセルのしきい値電圧分布の下限
に対応するしきい値電圧の判定を行うことも可能であ
る。具体的には、図7より、消去ベリファイ動作時に、
メモリセルのしきい値電圧が−0.5V(消去状態のメ
モリセルのしきい値電圧分布の上限に対応する電圧)以
下であるかを判定するためには、ソース線に例えば0.
5V程度の正の電圧を印加すればよいことがわかり、消
去ベリファイ動作時に、メモリセルのしきい値電圧が−
8V(消去状態のメモリセルのしきい値電圧分布の下限
に対応する電圧)以上であるかを判定するためには、ソ
ース線に例えば1.1V程度の正の電圧を印加すればよ
いことがわかる。
形態によるNAND型フラッシュメモリの書き込み動
作、書き込みベリファイ動作、読み出し動作、消去動作
および消去ベリファイ動作について説明する。
ラッシュメモリの書き込み動作および書き込みベリファ
イ動作について説明する。図8は、書き込み動作を説明
するための略線図であり、図9は、書き込みベリファイ
動作を説明するための略線図である。
は、ワード線電圧を所定の初期電圧から所定のステップ
幅で段階的に増加させるISPP方式により、選択され
たメモリセルにページ単位でデータの書き込みがなさ
れ、ページ単位の書き込みが完了するまで、書き込み動
作と書き込みベリファイ動作とが繰り返し行われる。こ
のとき、1回目の書き込み動作は、選択ページ内の全メ
モリセルが消去状態とされている状態から開始される。
また、このNAND型フラッシュメモリにおいては、書
き込み動作時に、ローカルセルフブースト法を用いて多
値並列書き込みが行われる。
れる前、制御信号PGMがローレベル(GNDレベル)
に設定され、トランジスタN2がオフ状態とされてい
る。これにより、ビット線BLm ,BLm+1 はデータラ
ッチ/センスアンプ回路3のビット線電圧設定回路3b
から切り離されている。また、制御信号TRNおよび制
御信号AnB,AnNが(Vcc−Vth)レベルに設定さ
れ、トランジスタH1〜H4およびトランジスタN1が
オン状態とされていると共に、制御信号DISおよび制
御信号Vref がハイレベル(Vccレベル)に設定され、
トランジスタN1がオン状態に、トランジスタP1がオ
フ状態にされている。これにより、ビット線BLm ,B
Lm+1 は、いずれも接地ラインと接続されている。
書き込みデータがデータバスを介してデータラッチ/セ
ンスアンプ回路3のラッチ回路3cに供給される。これ
により、メモリセルに書き込むべき2ビットデータのう
ち、上位ビットのデータがラッチ回路LD1の記憶ノー
ドD1にセットされ、下位ビットのデータがラッチ回路
LD0の記憶ノードD0にセットされる。
信号DISがローレベル(GNDレベル)に切り換えら
れ、ビット線BLm ,BLm+1 が接地ラインから切り離
される。そして、制御信号TRNおよび制御信号An
B,AnNがVcc以上の所定のハイレベル、例えばP5
V(6V程度)に設定されると共に、制御信号Vref が
ローレベル(GNDレベル)に設定される。これによ
り、ビット線BLm ,BLm+1 はVccレベルに充電され
る。このとき、制御信号PGMおよび制御信号φLAT
1〜φLAT4は、ラッチデータに影響がないようにロ
ーレベルとされ、トランジスタN1,N13,N14,
N17,N19はオフ状態とされている。また、選択ゲ
ート線DSGにVccが印加され、選択ゲート線SSG、
ソース線SLおよびpウェル13に0Vが印加される。
これにより、NANDストリングAm,Am+1 中のメモ
リセルのチャネルは、Vcc−VthDSに充電される。ただ
し、VthDSは選択トランジスタDS1,DS2のしきい
値電圧である。
み対象とされるNANDストリングが選択される。ここ
では、例えば、ビット線BLm と接続されるNANDス
トリングAm が書き込み対象として選択される場合につ
いて説明する。この場合、制御信号AnNがローレベル
(GNDレベル)に設定され、非選択側のビット線BL
m+1 はVccレベルに充電された状態でフローティング状
態に保持され、このビット線BLm+1 と接続されるNA
NDストリングAm+1 のメモリセルのチャネルはVcc−
VthDSレベルに保持される。また、制御信号AnBがP
5Vレベルに保持され、制御信号Vref がビット線BL
m などのリーク電流を補償するだけの電流をトランジス
タP1が流すことが可能な所定レベルの電圧(例えば2
V)に設定される。これにより、選択側のビット線BL
m は、書き込みデータ(ラッチデータ)に応じて、次の
ような接続状態とされる。
合には、トランジスタN3,N4がオン状態となり、ビ
ット線BLm は接地ラインと接続される。したがって、
ビット線BLm およびNANDストリングAm 中のメモ
リセルのチャネルはGNDレベル(=0V)に設定され
る。
ランジスタN5,N6がオン状態となり、ビット線BL
m はビット線電圧供給ラインVBL1と接続される。し
たがって、ビット線BLm およびNANDストリングA
m 中のメモリセルのチャネルは電圧VB1(=1.2
V)に設定される。
ランジスタN7,N8がオン状態となり、ビット線BL
m はビット線電圧供給ラインVBL2と接続される。し
たがって、ビット線BLm およびNANDストリングA
m 中のメモリセルのチャネルは電圧VB2(=1.4
V)に設定される。
は、ビット線BLm は、接地ラインおよびビット線供給
ラインVBL1,VBL2のいずれにも接続されない。
したがって、ビット線BLm はVccレベルに充電された
状態でフローティング状態にされ、NANDストリング
Am 中のメモリセルのチャネルはVcc−VthDSレベルに
保持される。
書き込みデータに応じた電圧に設定され、非選択側のビ
ット線BLm+1 がVccレベルに充電された状態でフロー
ティング状態に設定された後、ワード線WL1〜WL1
6のうち、書き込み対象ページとされる選択ワード線に
書き込み電圧VPGM (例えば16V程度)が印加され
る。これと共に、選択ワード線に隣接する非選択ワード
線に0Vの電圧が印加され、残りの非選択ワード線が書
き込みパス電圧Vpass(<VPGM 、例えば10V程度)
が印加される。
m に着目すると、書き込みデータが”11”以外の場合
は、プログラム電圧VPGM とチャネル電位との電界によ
りFN(Fowler-Nordheim )トンネリング現象が起こ
り、選択メモリセルに対してデータの書き込みがなされ
る。また、書き込みデータが”11”の場合は、選択ト
ランジスタDS1がカットオフ状態となり、NANDス
トリングAm 中のメモリセルのチャネルは、ビット線B
Lm から切り離されワード線との容量結合によって昇圧
される。そして、選択メモリセルに隣接するメモリセル
がカットオフすると、その後、選択メモリセルのチャネ
ルは選択ワード線との容量結合により所定の書き込み禁
止電位にブーストされ、選択メモリセルに対するデータ
の書き込みが禁止される。また、非選択側のNANDス
トリングAm+1 のチャネルも同様に書き込み禁止電位に
ブーストされ、書き込み禁止とされる。
ス幅(例えば数10μs程度)のプログラム電圧VPGM
を与えて選択メモリセルにデータの書き込みがなされた
後、全ワード線の電圧がGNDレベルに設定されると共
に、選択ゲート線DSGの電圧が0Vに切り換えられ、
書き込み動作が終了する。
MがVccレベルからGNDレベルに切り換えられ、ビッ
ト線BLm がビット線電圧設定回路3bから切り離され
る。そして、制御信号Vref がVccレベルに設定される
と共に、制御信号DISがVccレベルに設定され、さら
に、制御信号AnNがP5Vレベルに設定されると共
に、制御信号AnBおよび制御信号TRNが書き込み時
のままP5Vレベルに保持され、この間に、ビット線B
Lm ,BLm+1 が接地される。そして、一定時間経過
後、制御信号TRNがGNDレベルに設定され、さら
に、一定時間経過した後、制御信号DISがGNDレベ
ルに切り換えられ、ビット線BLm ,BLm+1が接地ラ
インから切り離される。その後、書き込みベリファイ動
作が実行される。
制御信号AnB,AnNで書き込みベリファイ対象とさ
れるNANDストリングが選択される。ここでは、上述
の書き込み動作に引き続いて、ビット線BLm と接続さ
れたNANDストリングAmが書き込みベリファイ対象
として選択される。この場合、制御信号TRNがVcc−
Vthレベルに設定されると共に、制御信号AnBがP5
Vレベルに保持され、制御信号AnNがGNDレベルに
設定される。これにより、選択側のビット線BLm がノ
ードSAと接続され、非選択側のビット線BLm+1 がフ
ローティング状態とされる。
書き込み動作が終了する毎に、データ”00”,”0
1”,”10”の各プログラム状態に対応するしきい値
電圧の判定が行われる。この判定は、制御信号DISが
GNDレベルに切り換えられた後、選択ゲート線DS
G、選択ゲート線SSGおよび非選択ワード線に所定の
ハイレベルの電圧、例えばP5V(例えば6V程度)が
印加された状態で、選択ワード線に印加する電圧を例え
ばVVF3 →VVF2 →VVF1 の順序で段階的に下げながら
なされる。このとき、ソース線SLおよびpウェル13
には0Vが印加される。
しきい値電圧の判定の前処理として、一定時間、制御信
号Vref がGNDレベルに設定されてトランジスタP1
がオン状態とされ、選択側のビット線BLm に対して電
源電圧Vccでの充電がなされる。ある程度時間が経過す
ると、ビット線BLm の電圧が上昇し、トランジスタH
1のゲート−ソース間の電位差がVth´(Vth´はトラ
ンジスタH1のしきい値電圧)以下となるとき自動的に
トランジスタH1,H3がオフする。したがって、ビッ
ト線BLm は(Vcc−Vth−Vth´)レベル(例えば
1.5V程度)に充電され、ノードSAはVccレベルと
なる。
所定値とすると共に、ラッチ回路LQ1,LQ0の記憶
ノードQ1,Q0が所定データに設定された状態で、セ
ル電流の有無をビット線BLm およびノードSAの電圧
に反映させてしきい値電圧の判定がなされる。つまり、
選択メモリセルのしきい値電圧以上の電圧がそのコント
ロールゲートに供給されて、所定の判定電流(例えば1
μA)以上のセル電流が流れる場合には、ビット線BL
m の電圧が降下し、トランジスタH1,H3がオン状態
となる。したがって、ノードSAは、ビット線BLm の
電圧(Vcc−Vth−Vth´)とほぼ等しい電圧まで降下
する。また、選択メモリセルのしきい値電圧未満の電圧
がそのコントロールゲートに供給される場合には、セル
電流が流れず、ビット線BLm の電圧が降下することが
ないため、ノードSAの電圧はそのままVccレベルに保
持される。この関係に基づいてメモリセルのしきい値電
圧の判定がなされる。
ISがGNDレベルに切り換えられた後、制御信号Vre
f がGNDレベルに設定されてトランジスタP1がオン
状態とされ、ビット線BLm に対して電源電圧Vccでの
充電がなされる。ビット線BLm の充電が完了すると、
制御信号Vref が所定レベルの電圧(例えば、2V)に
設定される。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”00”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧VthがVVF3 より大きい場合には、セル電流が流れ
ないことにより、ビット線BLm の電圧は変化せず、ノ
ードSAはVccレベルに保持される。このとき、トラン
ジスタN9、N10がオン状態となる。
である制御信号φLAT3,φLAT4がハイレベルに
設定される。
イレベルに設定されると、トランジスタN14,N13
がオン状態となる。このときトランジスタN9がオン状
態であることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路LQ1の記憶ノードQ1と接続されたトランジスタ
N18のゲートがハイレベルになり、トランジスタN1
8がオン状態となる。
である制御信号φLAT1がハイレベルに設定される。
れると、トランジスタN19がオン状態となる。このと
きトランジスタN18およびトランジスタN10がオン
状態であることにより、ラッチ回路LQ0の反転記憶ノ
ード/Q0がローレベルに設定されて記憶ノードQ0が
ローレベルからハイレベルに反転する。
選択メモリセルで、そのしきい値電圧VthがVVF3 より
大きい場合、ラッチ回路LQ1、LQ0のラッチデータ
が”11”に反転し、書き込み禁止状態とされる。
がVVF3 より小さく、判定電流以上のセル電流が流れる
場合、ノードSAの電圧が降下してトランジスタH1,
H3がオンし、ビット線BLm の容量CBLとノードSA
の容量CSA(<<CBL)との間で電荷の再分配が起こ
り、ノードSAの電圧がビット線BLm の電圧(Vcc−
Vth−Vth´)とほぼ同程度のローレベルとなる。この
ため、制御信号φLAT3,φLAT4およびφLAT
6によりトランジスタN14,N13およびN19がオ
ン状態となっても、トランジスタN9,N10のゲート
がローレベルとなっているため、トランジスタN9,N
10のドレイン−ソース間が高抵抗な状態とされ、ラッ
チ回路LQ1,LQ0の記憶ノードQ1,Q0を反転さ
せるのに必要な電流を流すことができず、結果として設
定状態が保持される。
のしきい値電圧の判定が完了すると、再度、制御信号V
ref がGNDレベルに設定されてトランジスタP1がオ
ン状態とされ、ビット線BLm に対して電源電圧Vccで
の充電がなされる。ビット線BLm の充電が完了する
と、制御信号Vref が所定レベルの電圧(例えば、2
V)に設定される。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”01”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧VthがVVF2 より大きい場合には、セル電流が流れ
ないことにより、ビット線BLm の電圧は変化せず、ノ
ードSAはVccレベルに保持される。このとき、トラン
ジスタN9,N10がオン状態となる。
である制御信号φLAT3がハイレベルに設定される。
れると、トランジスタN14がオン状態となる。このと
き、書き込みデータが”01”である場合は、トランジ
スタN15がオン状態であり(ラッチ回路LQ0の記憶
ノードQ0がハイレベルであるため)、さらに、トラン
ジスタN9がオン状態であることにより、ラッチ回路L
Q1の反転記憶ノード/Q1がローレベルに設定されて
記憶ノードQ1がローレベルからハイレベルに反転す
る。なお、選択メモリセルのしきい値電圧VthがVth>
VVF3 >VVF2 である場合には、選択ワード線にVVF3
が印加された状態でのしきい値電圧の判定において、す
でにラッチ回路LQ1の反転記憶ノード/Q1がローレ
ベルからハイレベルに反転されているため、ここでは変
化しない。また、書き込みデータが”00”で、選択メ
モリセルのしきい値電圧VthがVVF3 >Vth>VVF2 で
ある場合には、ラッチ回路LQ0の記憶ノードQ0がロ
ーレベルであることによりトランジスタN15がオフ状
態とされているため、ラッチ回路LQ1の記憶ノードQ
1は変化しない。
選択メモリセルで、そのしきい値電圧VthがVVF2 より
大きい場合、ラッチ回路LQ1,LQ0のラッチデータ
が”11”に反転し、書き込み禁止状態とされる。
がVVF2 より小さく、判定電流以上のセル電流が流れる
場合、ノードSAの電圧が降下してトランジスタH1,
H3がオンし、ビット線BLm の容量CBLとノードSA
の容量CSA(<<CBL)との間で電荷の再分配が起こ
り、ノードSAの電圧がビット線BLm の電圧(Vcc−
Vth−Vth´)とほぼ同程度のローレベルとなる。この
ため、制御信号φLAT3によりトランジスタN14が
オン状態となっても、トランジスタN9のゲートがロー
レベルとなっているため、トランジスタN9のドレイン
−ソース間が高抵抗な状態とされ、ラッチ回路LQ1の
記憶ノードQ1を反転させるのに必要な電流を流すこと
ができず、結果として設定状態が保持される。
のしきい値電圧の判定が完了すると、再度、制御信号V
ref がGNDレベルに設定されてトランジスタP1がオ
ンされ、ビット線BLm に対して電源電圧Vccでの充電
がなされる。ビット線BLmの充電が完了すると、制御
信号Vref が所定レベルの電圧(例えば、2V)に設定
される。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”10”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧VthがVVF1 より大きい場合には、セル電流が流れ
ないことにより、ビット線BLm の電圧は変化せず、ノ
ードSAはVccレベルに保持される。このとき、トラン
ジスタN9,N10がオン状態となる。
である制御信号φLAT1がハイレベルに設定される。
れると、トランジスタN19がオン状態となる。このと
き、書き込みデータが”10”である場合は、トランジ
スタN18がオン状態であり(ラッチ回路LQ1の記憶
ノードQ1がハイレベルであるため)、さらに、トラン
ジスタN10がオン状態であることにより、ラッチ回路
LQ0の反転記憶ノード/Q0がローレベルに設定され
て記憶ノードQ0がローレベルからハイレベルに反転す
る。なお、選択メモリセルのしきい値電圧VthがVt
h>VVF3 >VVF1 である場合には、選択ワード線にV
VF3 が印加された状態でのしきい値電圧の判定におい
て、すでにラッチ回路LQ0の反転記憶ノード/Q0が
ローレベルからハイレベルに反転されているため、ここ
では変化しない。また、書き込みデータが”00”また
は”01”で、選択メモリセルのしきい値電圧VthがV
VF2 >Vth>VVF1 である場合には、ラッチ回路LQ1
の記憶ノードQ1がローレベルであることによりトラン
ジスタN18がオフ状態であるため、ラッチ回路LQ0
の記憶ノードQ0は変化しない。
選択メモリセルで、そのしきい値電圧VthがVVF1 より
大きい場合、ラッチ回路LQ1,LQ0のラッチデータ
は”11”に反転し、書き込み禁止状態とされる。
がVVF1 より小さく、判定電流以上のセル電流が流れる
場合、ノードSAの電圧が降下してトランジスタH1,
H3がオンし、ビット線BLm の容量CBLとノードSA
の容量CSA(<<CBL)との間で電荷の再分配が起こ
り、ノードSAの電圧がビット線BLm の電圧(Vcc−
Vth−Vth´)とほぼ同程度のローレベルとなる。この
ため、制御信号φLAT1によりトランジスタN18が
オンしても、トランジスタN10のゲートがローレベル
となっているため、トランジスタN10のドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路LQ0の記憶
ノードQ0を反転させるのに必要な電流を流すことがで
きず、結果として設定状態が保持される。
なされ、ラッチ回路LQ1,LQ0にメモリセルのしき
い値電圧の確認結果に応じたデータが保持される。この
とき、書き込み十分である場合には、ラッチ回路LQ
1,LQ0のラッチデータが”11”となり、書き込み
不十分である場合には、ラッチ回路LQ1,LQ0のラ
ッチデータの少なくとも一方が”0”となる。したがっ
て、ベリファイ判定回路3eの信号線CHKの電位を監
視することで、全てのメモリセルに対して書き込みが十
分になされて完了したかどうかの判定がなされ、書き込
みが十分でないと判定される場合には、再度書き込み動
作と書き込みベリファイ動作とが繰り返しなされる。そ
して、選択ページ内の全てのメモリセルが書き込み十分
と判定された段階で一連の動作が終了する。
ラッシュメモリの読み出し動作について説明する。図1
0は、読み出し動作を説明するための略線図である。
は、選択されたメモリセルからページ単位でデータの読
み出しがなされる。また、メモリセルには、しきい値電
圧の分布と記憶データ内容とが図5に示すような対応関
係となるように、データの書き込みがなされているもの
とする。
GMがGNDレベルに設定され、トランジスタN2がオ
フ状態とされている。これにより、ビット線BLm ,B
Lm+1 は、データラッチ/センスアンプ回路3のビット
線電圧設定回路3bから切り離されている。また、ま
た、制御信号TRNおよび制御信号AnB,AnNがV
cc−Vthレベルに設定され、トランジスタH1〜H4が
オン状態とされていると共に、制御信号DISおよび制
御信号Vref がVccレベルに設定され、トランジスタN
1がオン状態、トランジスタP1がオフ状態とされてい
る。これにより、ビット線BLm ,BLm+1 は、いずれ
も接地ラインと接続されている。
図10に示すように、その動作に先立ってリセット信号
RSTが一定期間ハイレベル(Vccレベル)に設定さ
れ、ラッチ回路LQ1,LQ0に保持されているラッチ
データが全てローレベルにリセットされる。
し対象とされるNANDストリングが選択される。ここ
では、例えば、ビット線BLm と接続されるNANDス
トリングAm が読み出し対象として選択されている場合
について説明する。この場合、制御信号AnBが所定の
ハイレベルの電圧、例えばP5V(例えば6V程度)に
設定され、制御信号AnNがローレベル(GNDレベ
ル)に設定される。これにより、選択側のビット線BL
m がノードSAと接続され、非選択側のビット線BLm+
1 がフローティング状態とされる。
0のリセット完了後、すなわち、制御信号DISおよび
リセット信号RSTが共にGNDレベルに切り換えられ
た後、選択ゲート線DSG、選択ゲート線SSGおよび
非選択ワード線に所定のハイレベルの電圧、例えばP5
V(例えば6V程度)が印加された状態で、選択ワード
線に印加する電圧を例えばVRD3 →VRD2 →VRD1 の順
序で段階的に下げながらなされる。なお、このとき、ソ
ース線SLおよびpウェル13には0Vが印加される。
しきい値電圧の判定の前処理として制御信号Vref がG
NDレベルに設定されてトランジスタP1がオン状態と
され、ビット線BLm に対して電源電圧Vccでの充電が
なされる。ある程度時間が経過すると、ビット線BLm
の電圧が上昇し、トランジスタH1のゲート−ソース間
の電位差がVth´(Vth´はトランジスタH1のしきい
値電圧)以下となるとき自動的にトランジスタH1,H
3がカットオフ状態となる。したがって、ビット線BL
m は(Vcc−Vth−Vth´)レベル(例えば1.5V程
度)に充電され、ノードSAはVccレベルとなる。
所定値とし、セル電流の有無をビット線BLm およびノ
ードSAの電圧に反映させてしきい値電圧の判定がなさ
れる。つまり、選択メモリセルのしきい値電圧以上の電
圧がそのゲートに供給されてセル電流が流れる場合に
は、ビット線BLm の電圧が降下し、トランジスタH
1,H3がオン状態となる。したがって、ノードSAの
電圧は、ほぼビット線BLm の電圧(Vcc−Vth−Vth
´)とほぼ同程度のローレベルまで降下する。また、選
択メモリセルのしきい値電圧未満の電圧がそのゲートに
供給される場合には、セル電流が流れず、ビット線BL
m の電圧が降下することがないため、ノードSAの電圧
はそのままVccレベルに保持される。この関係に基づい
てしきい値電圧の判定がなされる。
号RSTおよび制御信号DISがGNDレベルに切り換
えられた後、制御信号Vref がGNDレベルに設定され
てトランジスタP1がオン状態とされ、ビット線BLm
に対して電源電圧Vccでの充電がなされる。ビット線B
Lm の充電が完了すると、制御信号Vref が所定レベル
の電圧(例えば、2V)に設定される。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”00”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧VthがVRD3 より大きい場合、セル電流が流れない
ことにより、ノードSAはVccレベルに保持される。こ
のとき、トランジスタN9,N10がオン状態となる。
である制御信号φLAT3,φLAT4がハイレベルに
設定される。
ベルに設定されると、トランジスタN14,N13がオ
ン状態となる。このときトランジスタN9がオン状態で
あることにより、ラッチ回路LQ1の反転記憶ノード/
Q1がローレベルに設定されて記憶ノードQ1がローレ
ベルからハイレベルに反転する。このとき、ラッチ回路
LQ1の記憶ノードQ1と接続されたトランジスタN1
8のゲートがハイレベルになり、トランジスタN18が
オン状態となる。
ある制御信号φLAT1がハイレベルに設定される。
れると、トランジスタN19がオン状態となる。このと
きトランジスタN18およびトランジスタN10がオン
状態であることにより、ラッチ回路LQ0の反転記憶ノ
ード/Q0がローレベルに設定されて記憶ノードQ0が
ローレベルからハイレベルに反転する。
圧VthがVRD3 より大きい場合、ラッチ回路LQ1,L
Q0のラッチデータが”11”に反転する。
がVRD3 より小さい場合、リーク補償電流より大きいセ
ル電流が流れ、ノードSAの電圧が降下してトランジス
タHN1,HN3がオンし、ビット線BLm の容量CBL
とノードSAの容量CSA(<<CBL)との間で電荷の再
分配が起こり、ノードSAの電圧がビット線BLm の電
圧(Vcc−Vth−Vth´)とほぼ同程度のローレベルと
なる。このため、制御信号φLAT3,φLAT4,お
よびφLAT1によりトランジスタN14,N13,N
19がオン状態となっても、トランジスタN9,N10
のゲートがローレベルとなっているため、トランジスタ
N9,N10のドレイン−ソース間が高抵抗な状態とさ
れ、ラッチ回路LQ1,LQ0の記憶ノードQ1,Q0
を反転させるのに必要な電流を流すことができず、結果
としてリセットのままのローレベルな状態が保持され
る。
のしきい値電圧の判定が完了すると、再度、制御信号V
ref がGNDレベルに設定されてトランジスタP1がオ
ン状態され、ビット線BLm に対して電源電圧Vccでの
充電がなされる。ビット線BLm の充電が完了すると、
制御信号Vref が所定レベルの電圧(例えば、2V)に
設定される。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”01”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧VthがVRD2 より大きい場合、セル電流が流れない
ことにより、ノードSAはVccレベルに保持される。こ
のとき、トランジスタN9,N10がオン状態となる。
である制御信号φLAT3,φLAT4がハイレベルに
設定される。
ベルに設定されると、トランジスタN14,N13がオ
ン状態となる。このときトランジスタN9がオン状態で
あることにより、ラッチ回路LQ1の反転記憶ノード/
Q1がローレベルに設定されて記憶ノードQ1がローレ
ベルからハイレベルに反転する。なお、選択メモリセル
のしきい値電圧VthがVth>VRD3 >VRD2 の場合は、
選択ワード線にVRD3が印加された状態でのしきい値電
圧の判定において、すでにラッチ回路LQ1の記憶ノー
ドQ1がハイレベルに反転されているため、ここでは変
化しない。
圧VthがVRD2 より大きくVRD3 より小さい場合、ラッ
チ回路LQ1、LQ0のラッチデータが”10”に変化
する。
がVRD2 より小さい場合、リーク補償電流より大きいセ
ル電流が流れ、ノードSAの電圧が(Vcc−Vth−Vth
´)とほぼ同程度のローレベルとなる。このため、制御
信号φLAT3,φLAT4によりトランジスタN1
4,N13がオン状態となっても、トランジスタN9の
ゲートがローレベルとなっているため、トランジスタN
9のそれぞれのドレイン−ソース間が高抵抗な状態とさ
れ、ラッチ回路LQ1の記憶ノードQ1を反転させるの
に必要な電流を流すことができず、結果としてリセット
のままのローレベルな状態が保持される。
のしきい値電圧の判定が完了すると、再度、制御信号V
ref がGNDレベルに設定されてトランジスタP1がオ
ン状態とされ、ビット線BLm に対して電源電圧Vccで
の充電がなされる。ビット線BLm の充電が完了する
と、制御信号Vref が所定レベルの電圧(例えば、2
V)に設定される。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”10”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧VthがVRD1 より大きい場合、セル電流が流れない
ことにより、ノードSAはVccレベルに保持される。こ
のとき、トランジスタN9,N10がオン状態となる。
である制御信号φLAT2がハイレベルに設定される。
れると、トランジスタN17がオン状態となる。このと
き、選択メモリセルのしきい値電圧VthがVRD2 >Vth
>VRD1 である場合は、ラッチ回路LQ1の記憶ノード
Q1がリセット状態のままのローレベルであり、反転記
憶ノード/Q1がハイレベルであることにより、トラン
ジスタN16がオン状態であり、さらに、トランジスタ
N10がオン状態であることにより、ラッチ回路LQ0
の反転記憶ノード/Q0がローレベルに設定されて記憶
ノードQ0がローレベルからハイレベルに反転する。な
お、選択メモリセルのしきい値電圧VthがVth>VRD2
>VRD1 である場合は、選択ワード線にVRD3 またはV
RD2 が印加された状態でのしきい値電圧の判定におい
て、すでにラッチ回路LQ1の記憶ノードQ1がハイレ
ベルに反転され、反転記憶ノード/Q1がローレベルに
設定されていることによりトランジスタN16がオン状
態とならない。このため、選択メモリセルのしきい値電
圧VthがVth>VRD2 >VRD1 である場合は、ラッチ回
路LQ0の記憶ノードQ0は変化しない。
thがVRD1 より大きくVRD2 より小さい場合、ラッチ回
路LQ1、LQ0のラッチデータが”01”に変化す
る。
RD1 より小さい場合、リーク補償電流より大きいセル電
流が流れ、ノードSAの電圧(Vcc−Vth−Vth´)と
ほぼ同程度のローレベルとなる。このため、制御信号φ
LAT2によりトランジスタN16がオン状態となって
も、トランジスタN10のゲートがローレベルとなって
いるため、トランジスタN10のそれぞれのドレイン−
ソース間が高抵抗な状態とされ、ラッチ回路LQ0の記
憶ノードQ0を反転させるのに必要な電流を流すことが
できず、結果としてリセットのままのローレベルな状態
が保持される。
み出し動作完了時には、ラッチ回路LQ1,LQ0の記
憶ノードQ1,Q0のそれぞれにメモリセルのしきい値
電圧Vthに応じた出力が保持される。つまり、選択メモ
リセルのしきい値電圧Vthがデータ”00”に対応する
プログラム状態(分布A)にある場合は(Q1,Q0)
=(1,1)となり、データ”01”に対応するプログ
ラム状態(分布B)にある場合は(Q1,Q0)=
(1,0)となり、データ”10”に対応するプログラ
ム状態(分布C)にある場合は(Q1,Q0)=(0,
1)となり、データ”11”に対応する消去状態(分布
D)にある場合は(Q1,Q0)=(0,0)となる。
そして、これらの反転出力が読み出しデータとして取り
出される。
AND型フラッシュメモリの書き込み動作、書き込みベ
リファイ動作および読み出し動作時の各部の電圧の設定
例を示す。なお、表1においては、書き込み対象および
読み出し対象として、ワード線WL6上のメモリセルが
選択されているものとする。
ラッシュメモリの消去動作および消去ベリファイ動作に
ついて説明する。図11は、消去動作を説明するための
略線図、図12は、消去ベリファイ動作を説明するため
の略線図である。
は、メモリセルアレイ1が設けられるpウェル13(お
よびnウェル12)に所定の高電圧(例えば20V程
度)の消去電圧VERS を印加すると共にp型Si基板1
1に0Vを印加し、メモリセルのフローティングゲート
からFNトンネリング現象を用いて電子を引き抜くこと
により、メモリセルに記憶されている記憶データが消去
される。これにより、メモリセルは、負のしきい値電圧
の消去状態とされる。消去ベリファイ動作は、消去動作
完了後に、メモリセルの記憶データが十分に消去された
かを確認するために行われる。
る前、制御信号PGMがGNDレベルに設定され、トラ
ンジスタN2がオフ状態とされている。これにより、ビ
ット線BLm ,BLm+1 は、データラッチ/センスアン
プ回路3のビット線電圧設定回路3bから切り離されて
いる。また、制御信号TRNおよび制御信号AnB,A
nNがVcc−Vthレベルに設定され、トランジスタH1
〜H4がオン状態にされていると共に、制御信号DIS
および制御信号Vref がVccレベルに設定され、トラン
ジスタN1がオン状態、トランジスタP1がオフ状態に
されている。これにより、ビット線BLm ,BLm+1 は
いずれも接地ラインと接続されている。
信号DISがGNDレベルに切り換えられ、ビット線B
Lm ,BLm+1 は接地ラインから切り離されてフローテ
ィング状態とされる。このとき、選択ゲート線DSGお
よび選択ゲート線SSGはロウデコーダ2から切り離さ
れてフローティング状態とされ、ソース線SLはソース
線ドライバ4から切り離されてフローティング状態とさ
れる。また、メモリセルアレイ1が設けられるpウェル
13に所定の高電圧、例えば20V程度の消去電圧VER
S が印加される。このとき、NANDストリングAm ,
Am+1 においては、メモリセルのソース領域またはドレ
イン領域となるn+ 型拡散層17がフローティング状態
とされ、また、pウェル13がハイレベルであることに
より、n+ 型拡散層17がpウェル13とほぼ同電位ま
でブーストされる。ビット線BLm ,BLm+1 、ソース
線SL、選択ゲート線DSGおよび選択ゲート線SSG
もまたフローティング状態であることにより、pウェル
13とほぼ同電位までブーストされる。そして、この状
態で、消去対象とされる選択ブロック内の全ワード線に
0Vが印加され、非選択ブロック内の全ワード線がフロ
ーティング状態とされる。
リングAm ,Am+1 においては、ワード線(コントロー
ルゲートCG)の電圧が0Vに設定されていることによ
り、フローティングゲートFGの電位がワード線とのカ
ップリングによってチャネル電位より低くなり、チャネ
ルとフローティングゲートFGとの間に10V以上の電
位差が生じる。この電界によりFNトンネリング現象が
起こり、フローティングゲートFGの電子がチャネル
(基板)に引き抜かれ、フローティングゲートFGが正
電荷で満たされる。これにより、NANDストリングA
m ,Am+1 中の全メモリセルの記憶データが消去され、
これらのメモリセルのしきい値電圧が負電圧となる。一
方、非選択ブロック内のNANDストリングにおいて
は、ワード線(コントロールゲートCG)がフローティ
ング状態であることにより、これらのワード線がpウェ
ル13との容量結合によりpウェル13とほぼ同電位ま
でブーストされ、消去禁止とされる。
る記憶データを消去した後、pウェル13(およびnウ
ェル12,p型Si基板11)に印加されるウェル電圧
が0Vに切り換えられる。また、選択ゲート線DSGお
よび選択ゲート線SSGがロウデコーダ2と接続され、
これらの選択ゲート線DSGおよび選択ゲート線SSG
に0Vが印加されると共に、ソース線SLがソース線ド
ライバ4と接続され、このソース線SLに0Vが印加さ
れる。これにより、消去動作が完了する。
Vccレベルに設定され、この間に、ビット線BLm ,B
Lm+1 が接地される。一定時間経過した後、制御信号D
ISがGNDレベルに切り換えられ、ビット線BLm ,
BLm+1 が接地ラインから切り離される。その後、消去
ベリファイ動作が実行される。
2に示すように、その動作に先立ってリセット信号RS
Tが一定期間ハイレベル(Vccレベル)に設定され、ラ
ッチ回路LQ1,LQ0に保持されているラッチデータ
が全てローレベルにリセットされる。
リファイ対象とされるNANDストリングが選択され
る。ここでは、まず、ビット線BLm と接続されるNA
NDストリングAm が消去ベリファイ対象として選択さ
れる。この場合、制御信号AnBがP5Vレベルに設定
され、制御信号AnNがGNDレベルに設定される。こ
れにより、選択側のビット線BLm がノードSAと接続
され、非選択側のビット線BLm+1 がフローティング状
態とされる。
ベリファイ動作では、メモリセルのしきい値電圧が−
1.5V以下であるかが判定される。ここで、−1.5
Vのしきい値電圧は、ローカルセルフブースト法を用い
て多値並列書き込みを行う場合に、多値並列書き込みを
実現する上で必要な消去状態のメモリセルのしきい値電
圧の上限に対応する。この判定は、ラッチ回路LQ1,
LQ0のリセット完了後、すなわち、制御信号DISお
よびリセット信号RSTが共にGNDレベルに切り換え
られた後、選択ゲート線DSG、選択ゲート線SSGに
所定のハイレベルの電圧、例えばP5V(例えば6V程
度)が印加された状態で、全ワード線にVERSVF =0V
を印加してNANDストリングAm 中の全メモリセルに
対して読み出しを実行することによりなされる。なお、
このとき、ソース線SLには0.5Vが印加され、pウ
ェル13には0Vが印加される。
として制御信号Vref がGNDレベルに設定されてトラ
ンジスタP1がオン状態とされ、ビット線BLm に対し
て電源電圧Vccでの充電がなされる。ある程度時間が経
過すると、ビット線BLm の電圧が上昇し、トランジス
タH1のゲート−ソース間の電位差がVth´(Vth´は
トランジスタH1のしきい値電圧)以下となるとき自動
的にトランジスタH1,H3がオフする。したがって、
ビット線BLm は(Vcc−Vth−Vth´)レベル(例え
ば1.5V程度)に充電され、ノードSAはVccレベル
となる。
され、セル電流の有無をビット線BLm およびノードS
Aの電圧に反映させてしきい値電圧の判定がなされる。
つまり、NANDストリングAm 中にしきい値電圧が−
1.5V以上のメモリセルが存在し、1μA以上のセル
電流が流れる場合には、ビット線BLm の電圧が降下
し、トランジスタH1,H3がオン状態となる。したが
って、ノードSAは、ビット線BLm の電圧(Vcc−V
th−Vth´)とほぼ等しい電圧まで降下する。また、N
ANDストリングAm 中の全メモリセルのしきい値電圧
が−1.5V以下の場合には、セル電流が1μA以下と
なり、ビット線BLm の電圧が降下することがないた
め、ノードSAの電圧はそのままVccレベルに保持され
る。この関係に基づいてしきい値電圧の判定がなされ
る。
信号RSTおよび制御信号DISがGNDレベルに切り
換えられ、NANDストリングAm に対する消去ベリフ
ァイ動作が起動されると、制御信号Vref がGNDレベ
ルに設定されてトランジスタP1がオン状態とされ、ビ
ット線BLm に対して電源電圧Vccでの充電がなされ
る。ビット線BLm の充電が完了すると、制御信号Vre
f が所定レベルの電圧(例えば、2V)に設定される。
た状態でNANDストリングAm の全メモリセルに対し
て読み出しが実行され、消去状態のしきい値電圧分布の
上限の判定がなされる。ここで、NANDストリングA
m 中にしきい値電圧Vthが−1.5Vより大きいメモリ
セルが1つでも含まれる場合、セル電流が1μA以下と
なることにより、ノードSAはVccレベルに保持され
る。このとき、トランジスタN9,N10がオン状態と
なる。
である制御信号φLAT3,φLAT4がハイレベルに
設定される。
ベルに設定されると、トランジスタN14,N13がオ
ン状態となる。このときトランジスタN9がオン状態で
あることにより、ラッチ回路LQ1の反転記憶ノード/
Q1がローレベルに設定されて記憶ノードQ1がローレ
ベルからハイレベルに反転する。このとき、ラッチ回路
LQ1の記憶ノードQ1と接続されたトランジスタN1
8のゲートがハイレベルになり、トランジスタN18が
オン状態となる。
ある制御信号φLAT1がハイレベルに設定される。
れると、トランジスタN19がオン状態となる。このと
きトランジスタN18およびトランジスタN10がオン
状態であることにより、ラッチ回路LQ0の反転記憶ノ
ード/Q0がローレベルに設定されて記憶ノードQ0が
ローレベルからハイレベルに反転する。
しきい値電圧Vthが−1.5Vより大きいメモリセルが
一つでも含まれる場合、ラッチ回路LQ1,LQ0のラ
ッチデータが”11”に反転する。
リセルのしきい値電圧Vthが−1.5V以下の場合、1
μA以上のセル電流が流れ、ノードSAの電圧が降下し
てトランジスタH1,H3がオンし、ビット線BLm の
容量CBLとノードSAの容量CSA(<<CBL)との間で
電荷の再分配が起こり、ノードSAの電圧がビット線B
Lm の電圧(Vcc−Vth−Vth´)とほぼ同程度のロー
レベルとなる。このため、制御信号φLAT3,φLA
T4,およびφLAT1によりトランジスタN14,N
13,N19がオン状態となっても、トランジスタN
9,N10のゲートがローレベルとなっているため、ト
ランジスタN9,N10のドレイン−ソース間が高抵抗
な状態とされ、ラッチ回路LQ1,LQ0の記憶ノード
Q1,Q0を反転させるのに必要な電流を流すことがで
きず、結果としてリセットのままのローレベルな状態が
保持される。
対する消去ベリファイ動作がなされると、ラッチ回路L
Q1,LQ0にメモリセルのしきい値電圧の確認結果に
応じたデータが保持される。その後、ラッチ回路LQ
1,LQ0のラッチデータが、各データラッチ/センス
アンプ回路3毎に順次読み出され、その結果、ラッチデ
ータが全て”00”となっていれば消去十分と判定さ
れ、ラッチデータに1つでも”1”があれば消去不十分
と判定される。この1回目の消去ベリファイ動作後の消
去状態の確認結果は他の制御回路に供給され、記憶され
る。
ファイ動作が終了すると、選択ゲート線DSGおよび選
択ゲート線SSGの電圧がP5Vレベルから0Vに切り
換えられ、ソース線SLの電圧が0.5Vから0Vに切
り換えられる。そして、制御信号AnBがGNDレベル
に設定される。一定時間経過後、制御信号AnBおよび
制御信号AnNがVcc−Vthに設定されると共に、制御
信号DISがVccレベルに設定され、この間にビット線
BLm ,BLm+1 が接地される。その後、NANDスト
リングAm+1 に対する消去ベリファイ動作が起動され
る。
リファイが起動されると、その動作に先立ってリセット
信号RSTが一定期間ハイレベルに設定され、ラッチ回
路LQ1,LQ0に保持されているラッチデータが全て
ローレベルにリセットされる。そして、制御信号AnB
がGNDレベルに設定され、制御信号AnNがP5Vに
設定される。これにより、選択側のビット線BLm+1 が
ノードSAと接続され、非選択側のビット線BLm がフ
ローティング状態とされる。以降は、NANDストリン
グAm に対する消去ベリファイの場合と同様であるの
で、説明を省略する。
ファイ動作終了後、同様に、ラッチ回路LQ1,LQ0
のラッチデータが、各データラッチ/センスアンプ回路
3毎に順次読み出され、その結果、ラッチデータが全
て”00”となっていれば消去十分と判定され、ラッチ
データに1つでも”1”があれば消去不十分と判定され
る。そして、1回目の消去ベリファイ動作後の消去状態
の確認結果と、2回目の消去ベリファイ動作後の消去状
態の確認結果とが参照され、少なくとも一方において消
去不十分と判定されていれば、再度、消去動作および消
去ベリファイ動作が実行される。そして、選択ブロック
内の全てのメモリセルが消去十分と判定された段階で一
連の動作が終了する。
AND型フラッシュメモリの消去動作時および消去ベリ
ファイ動作時の各部の電圧の設定例を示す。なお、表2
においては、比較のために、この発明が適用される以前
の消去ベリファイ動作時の電圧の設定例が併記されてい
る。
ファイ動作時に、ソース線SLに所定の正の電圧を印加
するようにしていることにより、見かけ上、メモリセル
のしきい値電圧を上昇させるようにして、言い換えれ
ば、セル電流を減らすようにしてメモリセルのしきい値
電圧を判定することができるので、消去ベリファイ動作
時に、データ消去後のメモリセルのしきい値電圧をロー
カルセルフブースト法を用いた多値並列書き込みを実現
する上で必要な−1.5V以下にするために行うメモリ
セルのしきい値電圧の判定を、書き込みベリファイ動作
時にメモリセルのしきい値電圧を判定する際に用いる判
定電流、具体的には1μAの判定電流で行うことができ
る。この際、消去ベリファイ動作時におけるメモリセル
のしきい値電圧の判定とは、書き込みベリファイ動作時
におけるメモリセルのしきい値電圧の判定とは、同一の
データラッチ/センスアンプ回路3を用いて、しかも、
その設計を特に変更することなく行うことができる。
うな消去ベリファイを行うことにより、データ消去後の
メモリセルのしきい値電圧を−1.5V以下にすること
ができるので、書き込み時のディスターブの影響の少な
いローカルセルフブースト法を用いて、信頼性の高い多
値並列書き込みを行うことができる。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例にすぎず、
必要に応じてこれらと異なる構成、数値、動作タイミン
グとしてもよい。具体的には、上述の一実施形態におい
て挙げたNAND型フラッシュメモリの全体構成、メモ
リセルアレイ1、データラッチ/センスアンプ回路3な
どの構成は一例に過ぎず、例示したものと異なる構成で
あってもよい。また、上述の一実施形態においては、メ
モリセルアレイ1を、いわゆるウェル・イン・ウェル
(Well In Well)構造の同一pウェル13内に形成する
ようにしているが、これは、n型Si基板に設けられた
pウェル内に形成するようにしてもよい。
ブロック内の全てのメモリセルが消去十分と判定された
後に、ソース線SLに例えば1.1V程度の正の電圧を
印加して、消去ベリファイ動作を実行することにより、
消去状態のメモリセルのしきい値電圧が−8V以上であ
るかを判定するようにしてもよい。ここで、−8Vのし
きい値電圧は、消去状態のメモリセルのしきい値電圧分
布の下限に対応する電圧である。この判定は、選択ゲー
ト線DSG、選択ゲート線SSGおよび非選択ワード線
にP5Vが印加された状態で、選択ワード線にVERSVF
を印加して選択メモリセルに対して読み出しを実行する
ことによりなされる。このとき、選択メモリセルのしき
い値電圧が−8V以上である場合、セル電流が1μA以
下となり、ラッチ回路LQ1,LQ0のラッチデータ
が”11”に反転し、選択メモリセルのしきい値電圧が
−8V以下の場合、1μA以上のセル電流が流れ、ラッ
チ回路LQ1,LQ0のラッチデータがリセット状態の
ままのローレベルな状態に保持される。
ック単位で消去動作を行った後、ブロック単位で消去ベ
リファイ動作を行うようにしているが、これは、チップ
一括で消去動作を行った後、ブロック単位で消去ベリフ
ァイを行うようにしてもよい。また、上述の一実施形態
においては、消去ベリファイ動作時にラッチ回路LQ
1,LQ0のラッチデータを反転させるようにしている
が、これは、ラッチ回路LQ1,LQ0の何れか一方を
反転させるようにしてもよい。
ベリファイ動作時にソース線SLに正の電圧を印加して
セル電流を低減するようにしているが、これは、pウェ
ル13に負の電圧を印加してセル電流を低減するように
してもよい。
発明を1つのメモリセルに2ビットのデータを記憶する
ことが可能な4値型のNAND型フラッシュメモリに適
用した場合について説明したが、この発明は、1つのメ
モリセルに3ビットのデータを記憶することが可能な8
値型のNAND型フラッシュメモリは勿論のこと、1つ
のメモリセルに4ビット以上のデータを記憶することが
可能な多値型のNAND型フラッシュメモリに適用する
ことも可能である。また、この発明は、多値型のNAN
D型フラッシュメモリに適用した場合に特に顕著な効果
を奏するものであるが、この発明は、2値型のNAND
型フラッシュメモリに適用することも可能である。
ば、メモリセルの記憶データを消去する消去動作後にメ
モリセルのしきい値電圧を判定する消去ベリファイ動作
時に、ソース線または第1導電型の半導体領域に所定の
逆方向電圧を印加するようにしていることにより、セル
電流を減らすようにしてメモリセルのしきい値電圧を判
定することができるので、消去ベリファイ動作時に、デ
ータ消去後のメモリセルを所望のしきい値電圧にするた
めに必要なメモリセルのしきい値電圧の判定を、書き込
みベリファイ動作時にメモリセルのしきい値電圧を判定
する際に用いる判定電流と同一の判定電流で行うことが
できるという効果がある。
動作を行うことによって、データ消去後のメモリセルに
おいて所望のしきい値電圧状態を実現することができ、
具体的には、データ消去後のメモリセルのしきい値電圧
を、例えば、ローカルセルフブースト法を用いて多値並
列書き込みを行う上で必要な条件を満たすように設定す
ることができる。これにより、多値型の不揮発性半導体
記憶装置において、書き込み時に、ディスターブの影響
の少ないローカルセルフブースト法を用いることがで
き、信頼性の高い多値並列書き込みを実現することが可
能となる。
ッシュメモリの構成例を示す略線図である。
ッシュメモリのメモリセルアレイにおける1つのNAN
Dストリングの平面図である。
ッシュメモリのメモリセルアレイにおける1つのNAN
Dストリングの断面図である。
ッシュメモリのメモリセルアレイの等価回路図である。
ッシュメモリにおけるいメモリセルのしきい値電圧分布
と記憶データ内容との対応関係を示す略線図である。
ッシュメモリのメモリセルアレイのデータラッチ/セン
スアンプ回路の構成例を示す略線図である。
状態のメモリセルに対してワード線に0Vを印加して読
み出しを実行したときの、メモリセルのしきい値電圧と
セル電流との関係を示すグラフである。
ッシュメモリの書き込み動作を説明するための略線図で
ある。
ッシュメモリの書き込みベリファイ動作を説明するため
の略線図である。
ラッシュメモリの読み出し動作を説明するための略線図
である。
ラッシュメモリの消去動作を説明するための略線図であ
る。
ラッシュメモリの消去ベリファイ動作を説明するための
略線図である。
アレイ構造を説明するための等価回路図である。
をとるデータを記憶することが可能な4値型のNAND
型フラッシュメモリにおけるメモリセルのしきい値電圧
分布と記憶データ内容との対応関係を示す略線図であ
る。
をとるデータを記憶することが可能な8値型のNAND
型フラッシュメモリにおけるメモリセルのしきい値電圧
分布と記憶データ内容との対応関係を示す略線図であ
る。
明するために用いるNAND型フラッシュメモリのメモ
リセルアレイの等価回路図である。
0Vを印加して読み出しを実行したときの、メモリセル
のしきい値電圧とセル電流との関係を示すグラフであ
る。
・・データラッチ/センスアンプ回路、3a・・・ビッ
ト線選択回路、3b・・・ビット線電圧設定回路、3c
・・・ラッチ回路、3d・・・ラッチ制御回路、3e・
・・ベリファイ判定回路、4・・・ソース線ドライバ、
5・・・基板電圧設定回路、6・・・制御回路、11・
・・p型Si基板、12・・・nウェル、13・・・p
ウェル、17〜19・・・n+ 型拡散層、FG・・・フ
ローティングゲート、CG・・・コントロールゲート、
BLm 〜BL4・・・ビット線、WL1〜WL16・・
・ワード線、SL・・・ソース線、Am 〜A4・・・N
ANDストリング、M1-1〜M16-1,M1-2 〜M16-2,
M1-3 〜M16-3,M1-4 〜M16-4・・・メモリセル
Claims (24)
- 【請求項1】 第1導電型の半導体領域中に、第2導電
型チャネルの電界効果トランジスタからなるメモリセル
が設けられ、直列接続された所定数の上記メモリセルに
よってストリングが構成されていると共に、上記ストリ
ングの一端および他端が、それぞれビット線および上記
第1導電型の半導体領域中に設けられた第2導電型の拡
散層からなるソース線と接続され、 上記メモリセルは、ワード線およびビット線への印加電
圧に応じて電荷蓄積部に蓄積された電荷量が変化し、そ
の変化に応じてしきい値電圧が変化することによって上
記しきい値電圧に応じた値のデータを記憶する不揮発性
半導体記憶装置であって、 上記メモリセルの記憶データを消去する消去動作後に、
ワード線に所定の読み出し用電圧を印加して上記メモリ
セルのしきい値電圧を判定するようにした消去ベリファ
イ動作時に、上記ソース線に所定の逆方向電圧を印加す
るようにしたソース線電圧制御手段を有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項2】 上記第1導電型の半導体領域はp型半導
体領域であり、上記メモリセルを構成する上記第2導電
型チャネルの電界効果トランジスタはnチャネル電界効
果トランジスタであり、上記ソース線を構成する上記第
2導電型の拡散層はn型拡散層であり、かつ、上記消去
ベリファイ動作時に上記ソース線に印加する上記逆方向
電圧は正の電圧であることを特徴とする請求項1記載の
不揮発性半導体記憶装置。 - 【請求項3】 上記消去ベリファイ動作時に、データ消
去後のメモリセルのしきい値電圧分布の上限および/ま
たは下限に対応するしきい値電の判定を行うことを特徴
とする請求項1記載の不揮発性半導体記憶装置。 - 【請求項4】 上記ソース線電圧制御手段は、データ消
去後のメモリセルのしきい値電圧分布の上限に対応する
しきい値電圧の判定を行う場合と、データ消去後のメモ
リセルのしきい値電圧分布の下限に対応するしきい値電
圧の判定を行う場合とで、上記ソース線に印加する上記
逆方向電圧を変化させることを特徴とする請求項3記載
の不揮発性半導体記憶装置。 - 【請求項5】 上記不揮発性半導体記憶装置は、上記メ
モリセルに2ビット以上の多値データを記憶するように
したものであり、書き込み動作時に、書き込みデータに
応じてビット線電圧を変化させることにより、上記メモ
リセルに上記多値データを同時に書き込むことを特徴と
する請求項1記載の不揮発性半導体記憶装置。 - 【請求項6】 上記不揮発性半導体記憶装置は、書き込
み動作時に、ローカルセルフブースト法を用いて上記メ
モリセルにデータを書き込むことを特徴とする請求項1
記載の不揮発性半導体記憶装置。 - 【請求項7】 第1導電型の半導体領域中に、第2導電
型チャネルの電界効果トランジスタからなるメモリセル
が設けられ、直列接続された所定数の上記メモリセルに
よってストリングが構成されていると共に、上記ストリ
ングの一端および他端が、それぞれビット線および上記
第1導電型の半導体領域中に設けられた第2導電型の拡
散層からなるソース線と接続され、 上記メモリセルは、ワード線およびビット線への印加電
圧に応じて電荷蓄積部に蓄積された電荷量が変化し、そ
の変化に応じてしきい値電圧が変化することによって上
記しきい値電圧に応じた値のデータを記憶する不揮発性
半導体記憶装置であって、 上記メモリセルの記憶データを消去する消去動作後に、
ワード線に所定の読み出し用電圧を印加して上記メモリ
セルのしきい値電圧を判定するようにした消去ベリファ
イ動作時に、上記第1導電型の半導体領域に所定の逆方
向電圧を印加するようにした基板電圧制御手段を有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項8】 上記第1導電型の半導体領域はp型半導
体領域であり、上記メモリセルを構成する上記第2導電
型チャネルの電界効果トランジスタはnチャネル電界効
果トランジスタであり、上記ソース線を構成する上記第
2導電型の拡散層はn型拡散層であり、かつ、上記消去
ベリファイ動作時に上記第1導電型の半導体領域に印加
する上記逆方向電圧は負の電圧であることを特徴とする
請求項7記載の不揮発性半導体記憶装置。 - 【請求項9】 上記消去ベリファイ動作時に、データ消
去後のメモリセルのしきい値電圧分布の上限および/ま
たは下限に対応するしきい値電の判定を行うことを特徴
とする請求項7記載の不揮発性半導体記憶装置。 - 【請求項10】 上記ソース線電圧制御手段は、データ
消去後のメモリセルのしきい値電圧分布の上限に対応す
るしきい値電圧の判定を行う場合と、データ消去後のメ
モリセルのしきい値電圧分布の下限に対応するしきい値
電圧の判定を行う場合とで、上記第1導電型の半導体領
域に印加する上記逆方向電圧を変化させることを特徴と
する請求項9記載の不揮発性半導体記憶装置。 - 【請求項11】 上記不揮発性半導体記憶装置は、上記
メモリセルに2ビット以上の多値データを記憶するよう
にしたものであり、書き込み動作時に、書き込みデータ
に応じてビット線電圧を変化させることにより、上記メ
モリセルに上記多値データを同時に書き込むことを特徴
とする請求項7記載の不揮発性半導体記憶装置。 - 【請求項12】 上記不揮発性半導体記憶装置は、書き
込み動作時に、ローカルセルフブースト法を用いて上記
メモリセルにデータを書き込むことを特徴とする請求項
7記載の不揮発性半導体記憶装置。 - 【請求項13】 第1導電型の半導体領域中に、第2導
電型チャネルの電界効果トランジスタからなるメモリセ
ルが設けられ、直列接続された所定数の上記メモリセル
によってストリングが構成されていると共に、上記スト
リングの一端および他端が、それぞれビット線および上
記第1導電型の半導体領域中に設けられた第2導電型の
拡散層からなるソース線と接続され、 上記メモリセルは、ワード線およびビット線への印加電
圧に応じて電荷蓄積部に蓄積された電荷量が変化し、そ
の変化に応じてしきい値電圧が変化することによって上
記しきい値電圧に応じた値のデータを記憶する不揮発性
半導体記憶装置の消去ベリファイ方法であって、 上記メモリセルの記憶データを消去する消去動作後に、
ワード線に所定の読み出し用電圧を印加して上記メモリ
セルのしきい値電圧を判定するようにした消去ベリファ
イ動作時に、上記ソース線に所定の逆方向電圧を印加す
るようにしたことを特徴とする不揮発性半導体記憶装置
の消去ベリファイ方法。 - 【請求項14】 上記第1導電型の半導体領域はp型半
導体領域であり、上記メモリセルを構成する上記第2導
電型チャネルの電界効果トランジスタはnチャネル電界
効果トランジスタであり、上記ソース線を構成する上記
第2導電型の拡散層はn型拡散層であり、かつ、上記消
去ベリファイ動作時に上記ソース線に印加する上記逆方
向電圧は正の電圧であることを特徴とする請求項13記
載の不揮発性半導体記憶装置の消去ベリファイ方法。 - 【請求項15】 上記消去ベリファイ動作時に、データ
消去後のメモリセルのしきい値電圧分布の上限および/
または下限に対応するしきい値電の判定を行うことを特
徴とする請求項13記載の不揮発性半導体記憶装置の消
去ベリファイ方法。 - 【請求項16】 上記ソース線電圧制御手段は、データ
消去後のメモリセルのしきい値電圧分布の上限に対応す
るしきい値電圧の判定を行う場合と、データ消去後のメ
モリセルのしきい値電圧分布の下限に対応するしきい値
電圧の判定を行う場合とで、上記ソース線に印加する上
記逆方向電圧を変化させることを特徴とする請求項15
記載の不揮発性半導体記憶装置の消去ベリファイ方法。 - 【請求項17】 上記不揮発性半導体記憶装置は、上記
メモリセルに2ビット以上の多値データを記憶するよう
にしたものであり、書き込み動作時に、書き込みデータ
に応じてビット線電圧を変化させることにより、上記メ
モリセルに上記多値データを同時に書き込むことを特徴
とする請求項13記載の不揮発性半導体記憶装置の消去
ベリファイ方法。 - 【請求項18】 上記不揮発性半導体記憶装置は、書き
込み動作時に、ローカルセルフブースト法を用いて上記
メモリセルにデータを書き込むことを特徴とする請求項
13記載の不揮発性半導体記憶装置の消去ベリファイ方
法。 - 【請求項19】 第1導電型の半導体領域中に、第2導
電型チャネルの電界効果トランジスタからなるメモリセ
ルが設けられ、直列接続された所定数の上記メモリセル
によってストリングが構成されていると共に、上記スト
リングの一端および他端が、それぞれビット線および上
記第1導電型の半導体領域中に設けられた第2導電型の
拡散層からなるソース線と接続され、 上記メモリセルは、ワード線およびビット線への印加電
圧に応じて電荷蓄積部に蓄積された電荷量が変化し、そ
の変化に応じてしきい値電圧が変化することによって上
記しきい値電圧に応じた値のデータを記憶する不揮発性
半導体記憶装置の消去ベリファイ方法あって、 上記メモリセルの記憶データを消去する消去動作後に、
ワード線に所定の読み出し電圧を与えて上記メモリセル
のしきい値電圧を判定するようにした消去ベリファイ動
作時に、上記第1導電型の半導体領域に所定の逆方向電
圧を印加するようにした基板電圧制御手段を有すること
を特徴とする不揮発性半導体記憶装置の消去ベリファイ
方法。 - 【請求項20】 上記第1導電型の半導体領域はp型半
導体領域であり、上記メモリセルを構成する上記第2導
電型チャネルの電界効果トランジスタはnチャネル電界
効果トランジスタであり、上記ソース線を構成する上記
第2導電型の拡散層はn型拡散層であり、かつ、上記消
去ベリファイ動作時に上記第1導電型の半導体領域に印
加する上記逆方向電圧は負の電圧であることを特徴とす
る請求項19記載の不揮発性半導体記憶装置の消去ベリ
ファイ方法。 - 【請求項21】 上記消去ベリファイ動作時に、データ
消去後のメモリセルのしきい値電圧分布の上限および/
または下限に対応するしきい値電の判定を行うことを特
徴とする請求項19記載の不揮発性半導体記憶装置の消
去ベリファイ方法。 - 【請求項22】 上記ソース線電圧制御手段は、データ
消去後のメモリセルのしきい値電圧分布の上限に対応す
るしきい値電圧の判定を行う場合と、データ消去後のメ
モリセルのしきい値電圧分布の下限に対応するしきい値
電圧の判定を行う場合とで、上記第1導電型の半導体領
域に印加する上記逆方向電圧を変化させることを特徴と
する請求項21記載の不揮発性半導体記憶装置の消去ベ
リファイ方法。 - 【請求項23】 上記不揮発性半導体記憶装置は、上記
メモリセルに2ビット以上の多値データを記憶するよう
にしたものであり、書き込み動作時に、書き込みデータ
に応じてビット線電圧を変化させることにより、上記メ
モリセルに上記多値データを同時に書き込むことを特徴
とする請求項19記載の不揮発性半導体記憶装置の消去
ベリファイ方法。 - 【請求項24】 上記不揮発性半導体記憶装置は、書き
込み動作時に、ローカルセルフブースト法を用いて上記
メモリセルにデータを書き込むことを特徴とする請求項
19記載の不揮発性半導体記憶装置の消去ベリファイ方
法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005530362A (ja) * | 2002-06-19 | 2005-10-06 | サンディスク コーポレイション | スケールされたnand用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ |
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JP2010020814A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 不揮発性半導体記憶装置およびその消去検証方法 |
JP2010198726A (ja) * | 2006-03-29 | 2010-09-09 | Mosaid Technol Inc | ページ消去を有する不揮発性半導体メモリ |
-
1999
- 1999-03-17 JP JP07218599A patent/JP4273558B2/ja not_active Expired - Fee Related
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