JP3805867B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
近年、電気的にデータの書き換えが可能な不揮発性半導体記憶装置(EEPROM)の1つとして、NAND型EEPROMが提案されている。
【0003】
NAND型EEPROMは、電荷蓄積層としての例えば浮遊ゲートと、制御ゲートとが積層されたNチャネル型FETMOS構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列に接続し、これを1単位(NANDセル)として、ソース線とビット線との間に接続するものである。
【0004】
図20(A)は、NANDセルの回路図である。
【0005】
図20(A)において、M1〜M8はそれぞれメモリセルを示しており、メモリセルM1〜M8が互いに直列に接続されて、NANDセルを構成している。CG1〜CG8はそれぞれ制御ゲートである。NANDセルの一端は、選択トランジスタS1を介してビット線BLに接続され、その他端は、選択トランジスタS2を介してソース線SLに接続されている。SG1、SG2はそれぞれ選択ゲートである。
【0006】
図20(B)は、NAND型EEPROMにおける、従来のメモリセルのしきい値電圧の分布を示す図である。
【0007】
図20(B)において、“0”は消去状態、“1”は書き込み状態をそれぞれ示している。“0”状態のメモリセルのしきい値電圧は0V以下の負の電圧、“1”状態のメモリセルのしきい値電圧は0V以上の正の電圧である。“Vth0”は紫外線を照射してデータを消去した後(以下、UV消去という)のしきい値電圧であり、“0”状態と、“1”状態とのほぼ中間に設定される。
【0008】
以下、NAND型EEPROMの動作を説明する。
【0009】
<データ書き込み>
書き込みデータに応じて0V(“1”書き込み)、または電源電圧Vcc、例えば3V(“0”書き込み)を、ビット線BLに印加する。選択ゲートSG1は電源電圧Vcc、選択ゲートSG2は0Vである。
【0010】
この時、“1”書き込みでは、ビット線BLに接続される選択トランジスタS1が“オン”するので、“1”書き込みされるメモリセルのチャネルには0Vが伝達される。また、“0”書き込みでは、選択トランジスタS1が“オフ”するので、“0”書き込みされるメモリセルのチャネルの電圧は、“Vcc−Vthsg(Vthsgは選択ゲートのしきい値電圧)”になり、フローティングになる。あるいは“0”書き込みされるメモリセルよりも、ビット線側に正のしきい値電圧Vthcellを持つメモリセルが存在する場合には、“0”書き込みされるメモリセルのチャネルの電圧は、“Vcc−Vthcell”になる。この後、書き込み選択されたメモリセルの制御ゲートには、昇圧された書き込み電圧Vpp(=20V程度)を印加し、他の非選択のメモリセルの制御ゲートには、中間の電位Vpass(=10V程度)を印加する。その結果、書き込みデータが“1”の時はチャネルの電位が0Vであるので、書き込み選択されたメモリセルの浮遊ゲートとp型ウェル、あるいはp型基板との間には高い電圧がかかり、電子がp型ウェル、あるいはp型基板から浮遊ゲートにトンネル注入されて、書き込み選択されたメモリセルのしきい値電圧が正の方向に移動する。書き込みデータが“0”の時は、フローティングのチャネルの電圧は、制御ゲートとの容量結合によって、中間の電位になり、電子の注入が行われない。
【0011】
<データ消去>
データの消去は、ブロック単位でほぼ同時に行われる。即ち、データを消去するブロックの全ての制御ゲートの電圧、選択ゲートの電圧をそれぞれ0Vとし、p型ウェル、およびn型基板それぞれに昇圧された昇圧電位VppE(=20V程度)を印加する。この時、データを消去しないブロックの制御ゲート、選択ゲートにはそれぞれ、昇圧電位VppEを印加する。これにより、データを消去するブロックのメモリセルにおいては、浮遊ゲート中の電子がp型ウェルに放出されて、それぞれのしきい値電圧が負の方向に移動する。
【0012】
<データ読み出し>
データ読み出しは、ビット線BLをプリチャージした後にフローティングにし、読み出し選択されたメモリセルの制御ゲートの電圧を読み出し電圧0V、それ以外のメモリセルの制御ゲートの電圧、および選択ゲートの電圧をそれぞれ非選択読み出し電圧Vread(電源電圧Vcc)、ソース線を0Vとして、読み出し選択されたメモリセルに電流が流れるか否かを、ビット線BLで検出することにより行われる。即ち、メモリセルに書き込まれたデータが“1”(メモリセルのしきい値電圧Vth>読み出し電圧0V)ならばメモリセルは“オフ”になるので、ビット線の電位はプリチャージ電位を保つ。これに対して、メモリセルに書き込まれたデータが“0”(メモリセルのしきい値電圧Vth<読み出し電圧)ならばメモリセルは“オン”になるので、ビット線BLの電位はプリチャージ電位からΔVだけ下がる。このようなビット線BLの電位の変化を、センスアンプで検出することによってメモリセルのデータが読み出される。
【0013】
【発明が解決しようとする課題】
従来のNAND型におけるデータ書き込みでは、“0”書き込み時、“0”書き込みされるメモリセルよりも、ビット線側に正のしきい値電圧Vthcellを持つメモリセルが存在する場合、このメモリセルのドレイン〜ソース間に“しきい値電圧落ち”が生じる。この結果、“0”書き込みされるメモリセルのチャネルの電圧は“Vcc−Vthcell”になる。この後、フローティングのチャネルを、制御ゲートにより容量結合させ、そのチャネルの電位を中間の電位にする。しかし、この時、例えばメモリセルの拡散層の容量が、制御ゲートとチャネルとの間の容量と同程度だと、例えば制御ゲートが1V上昇する毎に、チャネルは0.5Vしか上がらない。つまり、メモリセルのチャネルの電位が充分に高められない。このため、制御ゲート〜チャネル間の電位差が充分に小さくならず、“0”書き込みされるメモリセル、あるいは書き込み非選択のメモリセルに無用な電子が注入され、誤書き込みを生じるという事情がある。
【0014】
また、NAND型では、NANDセル中の、読み出し選択されたメモリセルからデータを読み出す時、他のメモリセル、即ち、読み出し非選択のメモリセルは全て導通される。読み出し非選択のメモリセルの中には、データ“1”を記憶しているメモリセルもある。現在のデータの読み出しでは、読み出し非選択のメモリセルを導通させるために、非選択の制御ゲートに読み出し電圧Vread(例えばVcc)を与える。この時、読み出し非選択のメモリセルのデータが“0”であると、チャネルとゲートとの間の大きい電界によって電子がチャネルから浮遊ゲートに注入され、いわゆるリードディスターブ(read disturb)が生ずる可能性がある。リードディスターブを生じると、メモリセル内のデータが破壊される。特に多値化によって書き込み状態のメモリセルのしきい値電圧Vthが高くなると、読み出し電圧Vreadも高くなり、よりリードディスターブを生じやすくなる、という問題がある。
【0015】
さらに、このように書き込み状態におけるしきい値電圧が高い値を有する多値セルにおいては、読み出し時に大きな読み出し電流が得られ難く、読み出し動作の高速化が阻害される、という問題もある。
【0016】
これは、データ読み出し時に、メモリセルを流れる読み出し電流がメモリセルのゲート〜ソース間電圧をVgs、メモリセルのしきい値電圧Vthとしたとき、Vg−Vthに依存し、Vg−Vthが大きいほど読み出し電流が増加することに起因する。
【0017】
なお、こうしてデータを多値化したときに、メモリセルのしきい値電圧Vthが高くなり、ひいては大きな読み出し電流が得られ難く、読み出し動作の高速化が妨げられる傾向は、NAND型ばかりでなく、ソース線とビット線との間にメモリセルを並列に接続したNOR型、あるいはソース線とビット線との間に並列に接続された複数のメモリセルをユニットセルとして有するAND型やDINOR型においても、同様である。
【0018】
この発明は、上記の事情に鑑みて為されたものであり、その目的とするところは、しきい値電圧を変化させ、メモリセルのチャネルに電流が流れるか流れないかでデータを識別するメモリセルを有した、電気的にデータの書き換えが可能な不揮発性半導体記憶装置において、書き込み時の誤書き込みの回避や、リードディスターブの低減を図ることができ、さらにはデータの読み出しをより高速に行え、かつ記憶データの多値化に有利な不揮発性半導体記憶装置を提供することである。
【0019】
また、他の目的は、特に第1の信号線と第2の信号線との間に直列に接続された複数のメモリセルをユニットセルとして有する不揮発性半導体記憶装置において、データの書き込み時、しきい値電圧を変化させない“0”書き込み、あるいは書き込み非選択のメモリセルに生ずる“誤書き込み”の可能性、およびデータの読み出し時における読み出し非選択のメモリセルに生ずるリードディスターブの可能性を、より低減し得る不揮発性半導体記憶装置を提供することである。
【0020】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1態様に係る不揮発性半導体記憶装置は、電気的にデータの書き換え可能なメモリセルトランジスタと、前記電気的にデータの書き換え可能なメモリセルトランジスタのゲートに接続されたワード線と、前記電気的にデータの書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、前記メモリセルトランジスタは多値メモリセルであり、前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルの書き込み状態のしきい値電圧の分布の少なくとも1つが、前記消去状態のしきい値電圧よりも高い負であり、かつ、UV消去後のしきい値電圧よりも低いことを特徴とする。
また、この発明の第2態様に係る不揮発性半導体記憶装置は、n値(nは3以上)のデータを記憶するメモリセルトランジスタと、前記メモリセルトランジスタのゲートに接続されたワード線と、前記電気的にデータの書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、前記メモリセルトランジスタは多値メモリセルであり、前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルは、前記n値のデータを、しきい値電圧の低い順に定められた離散的な第1、第2、…、第nのしきい値電圧領域に対応させて記憶し、前記第1のしきい値電圧領域が消去状態であり、前記第2、…、第nのしきい値電圧領域が書き込み状態であり、前記第2、…、第nのしきい値電圧領域の少なくとも1つの分布が、前記消去状態のしきい値電圧よりも高い負であり、かつ、UV消去後のしきい値電圧よりも低いことを特徴とする。
【0021】
上記発明によれば、書き込み状態におけるメモリセルのしきい値電圧が、負の電圧を有するので、メモリセルのソース/ドレイン間での“しきい値電圧落ち”を解消することができる。
【0022】
さらに、データ読み出し時の読み出し電流も増加するので、読み出し動作が高速化され、記憶データの多値化に有利である。
【0023】
また、この発明の第3態様に係る不揮発性半導体記憶装置は、直列に接続された電気的にデータの書き換え可能な複数のメモリセルトランジスタと、前記電気的にデータの書き換え可能な複数のメモリセルトランジスタに接続された複数のワード線と、前記電気的に書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、前記メモリセルトランジスタは多値メモリセルであり、前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルの書き込み状態のしきい値電圧の分布の少なくとも1つが、前記消去状態のしきい値電圧よりも高い負であり、かつ、UV消去後のしきい値電圧よりも低いことを特徴とする。
【0024】
上記発明によれば、書き込み状態におけるメモリセルのしきい値電圧が、負の電圧を有するので、第1の信号線、あるいは第2の信号線から、しきい値電圧を変化させないデータに応じた電圧をユニットセル中のチャネルに転送した後、このユニットセル中の書き込み選択されたメモリセルのチャネルの電位を、制御ゲート〜チャネル間の電位差が充分に小さい値にすることができる。また、この時、このユニットセル中の書き込み非選択のメモリセルのチャネルの電位も、制御ゲート〜チャネル間の電位差が充分に小さい値になる。これにより、データの書き込み時、しきい値電圧を変化させない書き込み、あるいは書き込み非選択のメモリセルに生ずる“誤書き込み”の可能性を、より低減することができる。
【0025】
さらに、データ読み出し時、読み出し非選択のメモリセルのゲートに印加される電圧Vreadを低くすることで、読み出し非選択のメモリセルに生ずるリードディスターブの可能性も低減され得る。
【0026】
また、上記発明において、前記メモリセルトランジスタの消去状態及び書き込み状態のしきい値電圧が全て負電圧であることを特徴とする。
【0027】
また、上記目的を達成するために、この発明の他の態様では、n値(nは2以上)のデータを記憶可能な電荷蓄積部を有するメモリセルトランジスタを備え、前記n値のデータを、しきい値電圧の低い順に定められた離散的な第1、第2、…、第nのしきい値電圧領域に対応させて記憶させる不揮発性半導体記憶装置であって、前記第1のしきい値電圧領域が消去状態であり、前記第2、…、第nのしきい値電圧領域が書き込み状態であり、第i(iは2以上)のしきい値電圧領域が負の電圧であることを特徴としている。
【0028】
また、上記発明において、前記nは3以上であり、第1のしきい値電圧領域が消去状態であり、第2〜第mのしきい値電圧領域が書き込み状態であり、前記第2〜第mのしきい値電圧領域に、正の電圧と、負の電圧とがあることを特徴とする。
【0029】
また、上記発明において、前記メモリセルトランジスタは、その電荷蓄積部に蓄えられる電荷量によってしきい値電圧が変化するものであり、前記電荷蓄積部に電荷を保持しない場合の前記メモリセルトランジスタのしきい値電圧は、前記書き込み状態のしきい値電圧と、前記消去状態のしきい値電圧との間にあることを特徴とする。
【0030】
また、上記発明において、前記電荷蓄積部に電荷を保持しない場合の前記メモリセルトランジスタのしきい値電圧は、前記書き込み状態のしきい値電圧の最小値と、前記消去状態のしきい値電圧の最大値の間にあることを特徴とする。
【0031】
また、上記発明において、前記メモリセルトランジスタを含むメモリセルユニットは一端が前記第1の信号線に電気的に結合され、他端が第2の信号線に電気的に結合されるとともに、前記メモリセルトランジスタから読み出したデータを保持するデータ回路をさらに具備し、前記メモリセルトランジスタからデータを読み出す際には、前記第2の信号線を読み出し基準電圧に設定し、前記メモリセルユニットを介して充電された前記第1の信号線の電位を、前記データ回路でセンスすることを特徴とする。
【0032】
また、上記発明において、前記メモリセルトランジスタを含むメモリセルユニットは一端が前記第1の信号線に電気的に結合され、他端が第2の信号線に電気的に結合されるとともに、前記メモリセルトランジスタへの書き込みデータを保持するデータラッチ回路をさらに具備し、書き込み動作後の前記メモリセルトランジスタの状態が、所望のデータに対応した状態になっているか否かを確認し、前記所望のデータに対応した状態になっていないメモリセルトランジスタに対してのみ再書き込みを行うように、前記データラッチ回路の書き込み内容を更新する書き込みベリファイ時、前記第2の信号線を読み出し基準電圧に設定し、前記メモリセルユニットを介して出力された前記第1の信号線の電位と、前記データラッチ回路に保持された書き込みデータの論理をとることにより、前記データラッチ回路の内容を更新することを特徴とする。
【0033】
また、上記発明において、前記第1の信号線はビット線であり、第2の信号線はソース線であることを特徴とする。
【0034】
また、上記発明において、前記メモリセルトランジスタはNチャネル型であることを特徴とする。
【0035】
【発明の実施の形態】
以下、この発明の実施形態をNAND型EEPROMを例にとって説明する。NAND型EEPROMは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートが積層されたnチャネル型FETMOS構造の複数のメモリセルを、それらのソース、ドレインを隣接するものどうしで共有する形で直列接続し、これを1単位としてビット線に接続するものである。
【0036】
図1(A)はNANDセル1単位分を示す平面図、図1(B)はその等価回路図である。また、図2(A)は図1(A)中の2A−2A線に沿った断面図であり、図2(B)は図1(A)中の2B−2B線に沿った断面図である。
【0037】
p- 型シリコン基板(またはメモリセルp- 型ウェル)11には、素子分離用酸化膜12によって囲まれたメモリセルアレイが形成されている。メモリセルアレイには、NANDセルが複数、集積される。1単位分のNANDセルに着目して説明すると、この実施形態では、8個のメモリセルM1〜M8が直列されて1単位のNANDセルを構成している。メモリセルはそれぞれ、基板11上にゲート絶縁膜13を介して形成された浮遊ゲート14(14-1〜14-8)、および浮遊ゲート14上に第2のゲート絶縁膜15を介して形成された制御ゲート16(16-1〜16-8)からなる積層ゲート構造を有している。また、これらメモリセルのソース/ドレインであるn+型拡散層19は隣接するものどうし共有され、これにより、メモリセルは互いに直列に接続される。
【0038】
NANDセルのドレイン側には第1の選択トランジスタS1、ソース側には第2の選択トランジスタS2が接続されている。選択トランジスタS1は、メモリセルの浮遊ゲート14-1〜14-8、制御ゲート16-1〜16-8と同時に形成された積層ゲート構造体14-9、16-9を有し、選択トランジスタS2もまた同様な積層ゲート構造体14-10 、16-10 を有している。選択トランジスタS1のゲート構造体14-9、16-9どうし、および選択トランジスタS1のゲート構造体14-10 、16-10 どうしはそれぞれ、図示せぬ箇所で例えば短絡されている。素子形成された基板11はCVD酸化膜17により覆われ、ビット線(BL)18は、CVD酸化膜17の上に形成されている。メモリセルM1〜M8の制御ゲート16-1〜16-8はそれぞれ、ロウ方向に連続的に形成されて、例えば同じロウで共通とされる制御ゲートCG1〜CG8となり、ワード線として機能される。また、選択トランジスタS1の積層ゲート構造体14-9、16-9および選択トランジスタS2の積層ゲート構造体14-10 、16-10 もまた、ロウ方向に連続的に形成されて、例えば同じロウで共通とされる選択ゲートSG1、SG2として機能される。
【0039】
図3は、図1、図2に示したNANDセルがマトリクス状に配置されたメモリセルアレイの等価回路図である。
【0040】
図3に示すように、ソース線SLは、例えばビット線BL64本毎に1箇所、コンタクトを介して、アルミニウム、導電性ポリシリコンなどから構成される基準電位配線SBLに接続される。この基準電位配線SBLは、図示せぬメモリ周辺回路に接続される。この周辺回路は、例えばデータの書き込み、データの消去、データの読み出しの各モードに応じてソース線SLの状態を制御する、ソース線制御回路である。メモリセルの制御ゲートCG1〜CG8、選択ゲートSG1、SG2は、ロウ方向に連続的に配設される。通常、制御ゲートCGにつながるメモリセルの集合は“ページ”と呼ばれ、1組の選択ゲートSG1、SG2によって挟まれた“ページ”の集合は“NANDブロック”あるいは単に“ブロック”と呼ばれている。1ページは、例えば256バイト(256×8)個のメモリセルから構成され、1ページ分のメモリセルは、ほぼ同時にデータの書き込みが行われる。1ブロックは、例えば2048バイト(2048×8)個のメモリセルから構成され、1ブロック分のメモリセルは、ほぼ同時にデータの消去が行われる。
【0041】
図4は、この発明の第1の実施形態に係る、NAND型EEPROMの構成を示すブロック図である。
【0042】
同図中、参照符号1はメモリ手段としてのメモリセルアレイである。この実施形態は、オープンビット線方式であるので、メモリセルアレイは1A、1Bに2分割されている。参照符号2はデータ書き込み、読み出しを行うためのラッチ手段としてのセンスアンプ兼データラッチ回路である。参照符号3はワード線選択を行うロウデコーダ、参照符号4はビット線選択を行うカラムデコーダ、参照符号5はアドレスバッファ、参照符号6はI/Oセンスアンプ、参照符号7はデータ入出力バッファ、参照符号8は基板電位制御回路である。
【0043】
図5は、図4中のメモリセルアレイ1Aの一構成例を示す回路図である。
【0044】
図6は、図4中のセンスアンプ兼データラッチ回路2の一構成例を示す回路図である。
【0045】
図7は、この発明の第1の実施形態に係るメモリセルのしきい値電圧の分布を示す図である。
【0046】
図7に示すように、第1の実施形態では、書き込み状態(“1”)のしきい値電圧、および消去状態(“0”)のしきい値電圧のいずれもが、負の電圧である。UV消去後のしきい値電圧Vth0(つまり、浮遊ゲートに電荷がない時のしきい値電圧)は、図7に示すように、“0”状態と“1”状態との間に設定すればよい。Vth0の設定値は、メモリセルトランジスタのチャネルに注入される不純物の量を調整することで、変えることができる。
【0047】
このように、書き込み状態(“1”)が負のしきい値電圧を有していると、書き込み時、特に“0”書き込みする際、書き込み非選択電位“Vcc−Vthsg(Vthsgは選択ゲートのしきい値電圧)”を、メモリセルで“しきい値電圧落ち”することなく、ビット線からメモリセルのチャネルに転送できる。
【0048】
また、ビット線に接続される選択ゲートS1のゲート電位(SG1)を、“Vcc+Vthsg”、あるいは“Vcc+2Vthsg”にすれば、書き込み非選択電位Vccを、ビット線からメモリセルのチャネルに転送できる。この場合、ビット線の電位Vccをメモリセルのチャネルに転送した後、ビット線に接続される選択ゲートS1のゲート電位(SG1)を“Vcc”にすれば、メモリセルのチャネルを電位“Vcc”でフローティング状態にできる。その後、制御ゲート(ワード線)を書き込み電圧Vpp、あるいは中間の電圧Vpassにすることにより、“0”書き込みするメモリセルのチャネルは、例えば8Vにブートされる。
【0049】
このように、書き込み状態(“1”)のしきい値電圧を、消去状態(“0”)と同様に、負の電圧にすることにより、書込み時に“0”書き込みするメモリセルのチャネルに、書き込み非選択電位を、ビット線からメモリセルで“しきい値電圧落ち”することなく転送でき、チャネルの電位が、従来に比べて大きくなる。その結果、制御ゲートとチャネルとの電位差がより小さくなり、誤書込みを防止できる。
【0050】
さらに、書き込み非選択電位をチャネルに転送した後、選択ゲートSG1の電位を、“Vcc+Vthsg”もしくは“Vcc+2Vthsg”から、“Vcc”に下げ、選択ゲートS1をカットオフさせてチャネルをフローティングとする方式のものにあっては、最終的に制御ゲート(ワード線)とのカップリングによって上昇するチャネル電位が、さらに大きくなり、誤書込みを防止できる効果を、さらに向上させることができる。
【0051】
以下、この発明の第1の実施形態に係るEEPROMの動作を、より詳細に説明する。
【0052】
<データの読み出し>
図8は、図5に示すメモリセルM2を読み出す場合のタイミング図、図9(A)は、図6に示すセンスアンプSA1に読み出されたデータを示す図である。
【0053】
図8に示すように、まず、時刻t1rに、選択した制御ゲートCG2を“読み出し電圧(0V)”、非選択の制御ゲートCG1、CG3〜CG8をそれぞれ“非選択読み出し電圧Vread”とする。あるいは本発明では、“1”セルのしきい値電圧Vthが負であるので、非選択読み出し電圧Vreadは、例えば1Vでも良い。このように非選択読み出し電圧Vreadを低い値にすることができるので、“0”セルの酸化膜にかかる電界は緩和され、リードディスターブを低減することができる。
【0054】
選択ゲートSG1、SG2は、“Vcc+Vthsg(Vthsgは選択ゲートのしきい値電圧)”、あるいは“Vcc+2Vthsg”とする。また、図5の基準電位配線SBLを“Vsl”とすることによって、ソース線SLを“Vsl”とする。この電位“Vsl”は、例えば電源電圧Vccであるが、電源電圧Vccよりも高い電圧であってもよい。つまり、メモリセルからデータを読み出す際には、ソース線SLの電位を読み出し基準電圧に設定する。非選択の制御ゲートCG1、CG3〜CG8、および選択ゲートSG1、SG2の電位はソース線の電位“Vsl”を十分に転送できる電位であればよい。その結果、ビット線BL1Aには、メモリセルM2のしきい値電圧が出力される。データ“1”を読み出した場合には、ビット線BL1Aの電位は1.5V以下になり、データ“0”を読み出した場合には、ビット線BL1Aの電位は2.5V以上になる。この間に、ビット線BL1Bは、図6に示すノードVB1から2Vに充電される。ノードVB1の電位は、データ“0”、“1”を識別するためにビット線BL1Aの電位が、2V以上か以下かを判別する、読み出し基準電位である。
【0055】
次いで、時刻t2rに、図6に示す信号SA、SBによりトランジスタQ36、Q38を導通状態とし、ビット線BL1A、BL1Bの電位をそれぞれセンスアンプSA1に入力する。この時、ビット線電位BL1Aの電位は、この実施形態ではNANDセルを介して充電される。このようにして充電されたビット線電位BL1Aの電位が、センスアンプSA1でセンスされる。この時、ビット線BL1A、もしくはビット線BL1Bの電位を“しきい値電圧落ち”なくセンスアンプSA1に転送するために、信号SS1、SS2、SA、SBの電位は、電源電圧“Vcc”よりも高い電圧、例えばトランジスタQ35、Q37、Q36、Q38のしきい値電圧以上高い電圧とすればよい。
【0056】
また、図6に示すトランジスタQ35、Q37、Q36、Q38など、ビット線の電位を転送するようなトランジスタを、しきい値電圧がほぼ“0V”のもので構成した場合には、信号SS1、SS2、SA、SBの電位は、電源電圧“Vcc”のままでも良い。
【0057】
次いで、時刻t3rに、ノードN1、N2に読み出された電位をセンスする。この結果、ノードN1、N2の電位レベルは、読み出したデータに応じて、図9(A)のようになる。
【0058】
<データの書き込み>
図5のメモリセルM2に書き込まれるデータは、図6に示すセンスアンプSA1にラッチされている。図9(B)は、図6に示すセンスアンプSA1にラッチされたデータを示す図である。図10は、図5に示すメモリセルM2にデータを書き込む場合のタイミング図である。
【0059】
図10に示すように、まず、時刻t1wに、制御ゲートCG1〜CG8がそれぞれ“Vcgp ”、選択ゲートSG1が“Vsgp ”になる。データ“1”を書き込む場合のビット線の電位は“0V”,データ“0”を書き込む場合のビット線の電位、すなわち、書き込み非選択のビット線の電位は“Vcc”である。その結果、データ“1”が書き込まれるメモリセルのチャネルの電位は“0V”、書き込み非選択のメモリセルのチャネルの電位は“Vcc”になる。電位“Vsgp ”、電位“Vcgp ”はそれぞれ、ビット線の書き込み非選択電位(Vcc)を、“しきい値電圧落ち”することなく、チャネルに転送できる電圧であり、例えばVcgp =Vcc、Vsgp =Vcc+2Vthsgであればよい。
【0060】
次いで、時刻t2wに、選択ゲートSG1が“Vsgp ”から“Vcc”になることにより、書き込み非選択のメモリセルのチャネルがフローティングになる。次いで、時刻t3wに、非選択の制御ゲートCG1、CG3〜CG8の電位がそれぞれ“Vpass(例えば10V)”となり、さらに時刻t4wに、選択された制御ゲートCG2の電位が“Vpp(例えば20V)”となる。あるいは時刻t3wにVpassとVppとを同時に昇圧しても良い。ここで、データ“0”が書き込まれるメモリセルのチャネルは、例えば8Vにブートされる。このように、書き込み状態のしきい値電圧も負の電圧にすることにより、書き込み時に“0”書き込みするメモリセルのチャネルには、非選択のメモリセルで“しきい値電圧落ち”をすることなく、ビット線の電位Vccが転送される。その結果、最終的に制御ゲート(ワード線)とのカップリングにより上昇するチャネル電位も大きくなり、従来の技術の欄に記したような“誤書込み”を防止することができる。
【0061】
一方、データ“1”を書き込みする場合には、チャネル電位が0V、制御ゲートCG2がVppなので、浮遊ゲートへの電子の注入が行われる。
【0062】
<データの書き込み(別の書き込み動作)>
この発明では、Local self boost法(IEEE Journal of Solid-State Circuits. Vol.31, No.11, November 1996 pp.1575-1582 )による書き込み方法を用いて、任意の順番で各ページを書き込むことができる。
【0063】
従来のしきい値電圧分布を有したメモリセルを用いる場合には、Local self boost法では、ビット線から遠い方のメモリセルから順に書き込む。図5のメモリセルM7にデータを書き込む場合を例にとると、ビット線BL1Aには、データに応じて0V(データ“1”書き込み)、または電源電圧Vcc(データ“0”書き込み)が印加される。ビット線BL1Aに接続される選択トランジスタS1のゲートの電位(SG1)はVcc、ソース線に接続される選択トランジスタS2のゲートの電位(SG2)は0Vである。選択されたメモリセルM7の制御ゲートCG7には昇圧された書き込み電圧Vpgm (=20V程度)を印加し、選択された制御ゲートCG7の両となりの制御ゲートCG6、CG8はそれぞれ0Vにする。そして、他の非選択のメモリセルの制御ゲートCG1、CG2〜CG5にはそれぞれ、中間の電圧Vpass(=7V程度)を印加する。その結果、データ“1”を書き込む時には、選択されたメモリセルM7のチャネル電位が0Vなので、このメモリセルM7の浮遊ゲートとチャネルとの間に高い電圧がかかり、チャネル(基板)から浮遊ゲートに電子がトンネル注入されて、しきい値電圧が正の方向に移動する。
【0064】
一方、データ“0”を書き込む(書き込み非選択)時には、メモリセルM1〜M5のチャネル、ソース、ドレインはそれぞれ、中間の電圧Vpassの印加による制御ゲートとの間の容量結合で、5Vに昇圧される。その結果、メモリセルM6のしきい値電圧が、例えば−1Vならば、メモリセルM6は“オフ”し、メモリセルM7のチャネルは、フローティングになる。フローティングのチャネルは制御ゲートとの間の容量結合で8V程度になり、電子の注入が起こらずデータ“0”の状態を保つ。
【0065】
ここで、従来のしきい値電圧分布を有したメモリセルにLocal self boost法を適用する際には、ソース線SL側のメモリセルから書き込まなければならない。これは、例えばメモリセルM6にデータを書き込んだ後に、メモリセルM7にデータを書き込もうとしても、メモリセルM6は、そのゲートが0V、そのしきい値が正の電圧なので、メモリセルM6がオフする。その結果、選択されたメモリセルM7に、ビット線から書き込み電圧0Vを転送できず、フローティングになってしまい、書き込みを行うことができない。
【0066】
一方、この発明では、書き込み状態のしきい値電圧も負の電圧なので、任意の順番でページを選択できる。例えば図5のメモリセルM2を書き込んだ後に、メモリセルM6を書き込むことができる。
【0067】
図11は、図5に示すメモリセルM7に、Local self boost法を用いてデータを読き込む場合のタイミング図である。
【0068】
図5のメモリセルM7に書き込まれるデータは、図10を参照して説明したデータの書き込みと同様に、図9(B)に示すデータが図6に示すセンスアンプSA1にラッチされている。
【0069】
図11に示すように、まず、時刻t1pに、制御ゲートCG1〜CG5、CG7がそれぞれ“Vcgp ”、選択ゲートSG1が“Vsgp ”になる。また、選択された制御ゲートCG7の両となりの制御ゲートCG6、CG8はそれぞれ“0V”である。データ“1”を書き込む場合のビット線の電位は“0V”、データ“0”を書き込む場合のビット線の電位、即ち、書き込み非選択のビット線の電位は“Vcc”である。その結果、データ“1”が書き込まれるメモリセルのチャネルは“0V”、書き込み非選択のメモリセルのチャネルは“Vcc”になる。電位“Vsgp ”、電位“Vcgp ”はそれぞれ、ビット線の書き込み非選択電位(Vcc)を、“しきい値電圧落ち”することなく、チャネルに転送できる電圧であり、例えばVcgp =Vcc、Vsgp =Vcc+2Vthsgであればよい。
【0070】
次いで、時刻t2pに、選択ゲートSG1が“Vsgp ”から“Vcc”になる。
【0071】
次いで、時刻t3pに、非選択の制御ゲートCG1〜CG5が“Vpass(例えば6V)”、さらに時刻t4pに、選択された制御ゲートCG7が“Vpp(例えば20V)”になる。この間、選択された制御ゲートCG7の両となりの制御ゲートCG6、CG8はともに“0V”である。データ“0”が書き込まれるメモリセルのチャネルは、例えば8Vにブートされ、浮遊ゲートに電子が注入されず、一方、データ“1”を書き込むメモリセルのチャネルは、0Vであり、制御ゲートCG7がVppなので、浮遊ゲートに電子が注入される。
【0072】
<書き込みベリファイ読み出し>
図10、あるいは図11に示した書き込み動作に引き続いて、書き込みが十分に行われたか否かを調べる書き込みベリファイ読み出しが行われる。以下、説明する書き込みベリファイ読み出しは、図10、あるいは図11に示した書き込み動作のどちらにも適用できる。
【0073】
図12は、図5のメモリセルMC2をベリファイ読み出しするタイミング図である。
【0074】
図12に示すように、まず、時刻t1vに、選択された制御ゲートCG2を“0V”、非選択の制御ゲートCG1、CG3〜CG8をそれぞれ“Vread(例えば1V)”にする。選択ゲートSG1、SG2はそれぞれ、“Vcc+Vthsg(Vthsgは選択ゲートのしきい値電圧)”、あるいは“Vcc+2Vthsg”とする。
【0075】
また、図5に示す基準電位配線SBLを“Vsl”とすることにより、ソース線SLの電位を“Vsl”とする。電位“Vsl”は、図8を参照して説明した通常の読み出し動作と同様に、例えば電源電圧Vccであればよいし、あるいはVccよりも高い電圧であってもよい。非選択の制御ゲートCG1、CG3〜CG8、および選択ゲートSG1、SG2の電位はそれぞれ、ソース線の電位Vslを、十分転送できる電位であればよい。
【0076】
その結果、ビット線BL1Aには、メモリセルM2のしきい値電圧が出力される。データ“1”の書き込みが充分な場合には、ビット線BL1Aは1V以下になり、データ“1”の書き込みが不充分な場合には、ビット線BL1Aは2V以上になる。また、データ“0”書き込みの場合には、ビット線BL1Aは2V以上になる。この間、ビット線BL1Bは、ノードVB1から1.5Vに充電される。図8を参照して説明した通常の読み出し時に比べて、ビット線BL1Bの充電電位が0.5V低いのは、しきい値電圧のマージンを設けるためである。その結果、1.5V以上のしきい値電圧に書き込まれたメモリセルのみ、書き込み十分と判定することができる。
【0077】
次いで、時刻t2vに、信号VRFYAが“Vcc”になる。図9(B)のように、ノードN1のレベルが“H”なのは、“0”書き込みの場合のみである。このため、“0”書き込みのビット線BL1Aは、トランジスタQ41、Q42を介して1V以下に放電される。一方、“1”書き込みの場合には、ノードN1のレベルが“L”であるので、トランジスタQ41はオフしており、ビット線BL1Aの電位は変動しない。
【0078】
次いで、時刻t3vに、信号SVRA、SVRBが“H”レベルになることにより、トランジスタQ50、Q51がオンし、ビット線BL1A、BL1Bの電位がそれぞれセンスアンプSA1に転送され、時刻t4vに、センスアンプSA1、即ち、クロスカップルラッチ型のフリップフロップが活性化され、ノードN1、N2の電位がセンスされる。
【0079】
以上の書き込みベリファイ動作では、ソース線SLは読み出し基準電圧に設定され、この実施形態ではNANDセルを介して出力された、ビット線BL1Aの電位と、フリップフロップであるセンスアンプSA1にラッチされた書き込みデータとの論理がとられる。その結果、ラッチされたデータの内容が、書き込み不十分のメモリセルにのみ、追加書き込みが行われるように、更新されて設定される。
【0080】
さらに書き込みベリファイのタイミングは、図13のようにしても良い。即ち、ここでは、しきい値電圧マージンを0.5V確保するために、制御ゲートCG2を0.5Vにし、ビット線BL1Bを2Vにしている。
【0081】
<消去、消去ベリファイ読み出し>
消去時は、セルが形成されるPウェル、あるいはP型基板をVera (例えば20V)にし、選択されたメモリセルの制御ゲートを0Vにする。これにより、浮遊ゲート中の電子は、セルが形成されるPウェル、あるいはP型基板に放出される。
【0082】
消去ベリファイ読み出し動作は、読み出し動作とほぼ同様である。異なるのは、ビット線BL1Bの電位が、読み出し時の2Vではなく、2.5Vとなることである。これは、しきい値マージンを設けるためで、−2.5V以下に消去されたメモリセルのみ、“0”状態であると読み出される。“1”状態のメモリセルが存在する場合には、更に消去が行われる。
【0083】
この発明が使用されるEEPROMのセンスアンプは、図14に示すようなものでも良い。以下、図14に示すセンスアンプを使用した、この発明の第2の実施形態に係るNAND型EEPROMの動作を説明する。
【0084】
<データの読み出し>
図15は、図14に示すメモリセルM1からデータを読み出す場合のタイミング図である。
【0085】
図15に示すように、時刻t1rdに、非選択ビット線BLbはノードVBから電位Vccに充電され、この間、選択ビット線BLaはノードVAから接地される。信号PREBは、例えばVcc+2Vth(VthはNチャネルトランジスタのしきい値電圧)とすれば良い。さらにこの間、信号RESETが“High”になることにより、ラッチ内のノードNsense は0Vにリセットされる。
【0086】
次いで、時刻t2rdに、選択した制御ゲートCG1を0V、非選択制御ゲートCG2〜CG16を例えば2Vにする。即ち、メモリセルのしきい値電圧が負であるため、読み出し時の非選択ゲート電圧を例えば2Vと低くできるので、リードディスターブ特性を改善できる。
【0087】
選択ゲートSG1、SG2は、“Vcc”、あるいは“Vcc+Vthsg(Vthsgは選択ゲートのしきい値電圧)”、あるいは“Vcc+2Vthsg”にする。また、図14に示すソース線SLは“Vsl”とする。“Vsl”は、例えば電源電圧Vccであれば良いし、あるいはVccよりも高い電圧であっても良い。非選択ゲートCG2〜CG16、および選択ゲートSG1、SG2の電位は、ソース線電位Vslを十分転送できる電位であれば良い。
【0088】
その結果、ビット線BLaには、メモリセルM1のしきい値電圧が出力される。“1”読み出しの場合には、ビット線BLaは1.5V以下になり、“0”読み出しの場合には、ビット線BLaは2.5V以上になる。この間、ビット線BLbはノードVBからVccに保持される。ビット線BLbがVccに保持されることにより、隣接ビット線間の容量結合に起因するノイズを除去できる。
【0089】
時刻t3rdに、信号SENSEが“Low ”になることにより、ビット線BLaの電位がセンスされラッチにデータが保持される。ビット線の電位をしきい値電圧落ちなく、センスアンプに転送できるように、信号SAはVccよりも高い電圧に設定すれば良い。読み出した結果、“0”状態ならばノードNsense は“Low ”、“1”状態ならばノードNsense は“High”になる。
【0090】
<データの書き込み>
図14に示すメモリセルM1に書き込むデータは、センスアンプ回路にラッチされている。図16は、ラッチ内のノードNsense のデータを示す図である。
【0091】
書き込みデータの入力により、“0”書き込みの場合にはノードNsense が“High”になり、“1”書き込みの場合にはノードNsense が“Low ”になる。
【0092】
図17は、図14に示すメモリセルM1にデータを書き込む場合のタイミング図である。
【0093】
書き込み動作に入ると、まず、時刻t1wtに、選択したビット線BLaを“0”書き込みの場合にはVcc、“1”書き込みの場合には0Vにする。非選択ビット線BLbに接続するメモリセルには書き込みを行わないので、ビット線BLbはVccに充電する。選択ゲートSG1はVccである。VddHは、Vccをしきい値電圧落ちなく転送できる電圧であり、例えばVcc+2Vthである。
【0094】
次いで、時刻t2wtに、制御ゲートCG1が20V、制御ゲートCG2〜CG16が10Vになる。その結果、“1”書き込みのメモリセルのチャネルは0V、“0”書き込み(書き込み非選択)のメモリセルのチャネルは、例えば8Vにブートされる。このように、書き込み状態のしきい値電圧も負の電圧とすることにより、書き込み時に“0”書き込みするメモリセルのチャネルには、メモリセルのしきい値電圧落ちなく、ビット線の電位が転送される。その結果、最終的にワード線とのカップリングにより上昇するチャネル電位も大きくなり、従来の技術に記したような誤書き込みが防止される。一方、“1”書き込みするメモリセルではチャネル電位が0V、制御ゲートCG2が20Vなので、浮遊ゲートへの電子の注入が行われる。
【0095】
<書き込みベリファイ読み出し>
書き込みに引き続き、書き込みが十分に行われたか否かを調べる書き込みベリファイ読み出しが行われる。ベリファイ読み出しは、通常の読み出しとほぼ同様である。書き込みベリファイ読み出し動作を、図18を用いて説明する。
【0096】
まず、時刻t1rtに、通常の読み出しでは信号RESETを“High”にして、センスアンプのラッチをリセットしているが、書き込みベリファイ読み出しでは、センスアンプに保持された書き込みデータをリセットしないように、“Low ”を保つ。つまり、“0”書き込みの場合、Nsense は“High”、“1”書き込みの場合“Low ”である。
【0097】
また、選択した制御ゲートCG1は、通常の読み出し時は0Vであるが、書き込みベリファイ読み出しでは0.5Vである。
【0098】
時刻t3rtに、信号SENSEが“High”になることにより、ビット線の電位がセンスアンプに検知およびラッチされる。その結果、図16に示すように、ラッチのデータは、書き込み不十分のメモリセルにのみ、追加書き込みが行われるように、設定される。図16で“1”書き込みが十分に行われた場合(同図中で<Pass>と記す)には、ノードNsense は“High”になり、追加書き込みが行われない。一方、図16で“1”書き込みが不十分の場合(同図中で<Fail>と記す)には、ノードNsense が“Low ”になり、追加書き込みが行われる。全てのカラムのメモリセルに対して書き込みが十分に行われると、すべてのカラムでノードNsense が“High”になる。書き込みは、ノードNsense が“High”になることを検知して終了すれば良い。
【0099】
上記第1、第2の実施形態ではそれぞれ、2値メモリセルを例にとって説明したが、この発明は、多値メモリセルにも使用することができる。
【0100】
図19(A)は多値メモリセルにおける従来のしきい値電圧の分布を示す図である。図19(B)、(C)は、この発明の第3の実施形態に係る多値メモリセルのしきい値電圧の分布を示す図である。
【0101】
図19(A)に示すように、従来では、書き込み状態(“1”,“2”,“3”)のしきい値電圧はそれぞれ、正の電圧を保持する。
【0102】
これに対して、この発明では、図19(B)、(C)に示すように、書き込み状態(“1”,“2”,“3”)の少なくとも一つに、負の電圧がある。これにより、最も高いしきい値電圧を、従来に比べて低くでき、書き込みの際に書き込みを行わないメモリセルに転送できる電位が高くなり、“誤書き込み”を防止することができる。
【0103】
また、図19(B)、(C)では、非選択読み出し電圧Vreadを低くすることができるので、リードディスターブを低減できる。
【0104】
図19(B)、(C)のような多値メモリセルの場合、UV消去後のしきい値電圧は、“0”と“1”の間(例えば図19(B)、(C)のVth01)に設定される。あるいはUV消去後のしきい値電圧は“1”と“2”の間(例えば図19(B)、(C)のVth02)に設定されても良い。特にUV消去後のしきい値電圧を、“Vth02”に設定した場合には、高速に書き込みを行うことができる。
【0105】
また、上述した通り、本発明によれば、多値メモリセルのデータ読み出し時に、充分な読み出し電流を得ることができ、ひいては読み出し速度の向上にも寄与する。
【0106】
さらに、この発明は、図5に示したようなメモリセルアレイにNANDセル21を集積したNAND型の他、例えばNOR型、AND型((A.Nozoe : ISSCC, Digest of Technichal Papers,1995、H.Kume et al.;IEDM Tech.Dig.,Dec.1992,pp.991-993 )、DINOR型(S.Kobayashi : ISSCC, Digest of Technichal Papers,1995) 、NOR型の一種であるVirtual Ground Array型(Lee, et al. : Symposium on VLSI Circuits, Digest of Technichal Papers,1994)等、いかなるメモリセル/ユニットセルを持つEEPROMでも適用可能で有り、さらにはフラッシュメモリに限らず、マスクROM、EPROM等などにも使用することができる。
【0107】
以上説明したように、この発明によれば、書き込み状態におけるメモリセルトランジスタのしきい値電圧を負の電圧とすることにより、Nチャネル型メモリセルトランジスタのソースの電位がそのしきい値電圧分低下する、いわゆる“しきい値電圧落ち”が解消される。
【0108】
さらに、データ読み出し時の読み出し電流が増大するので、読み出し速度を高速化でき、特に記憶データの多値化に有利である。
【0109】
また、“しきい値電圧落ち”を解消できるので、Nチャネル型メモリセルトランジスタが直列に接続されてユニットセルを構成した場合には、メモリセルのチャネルの電位を、充分に高い電位にできる。これにより、データの書き込み時、浮遊ゲートに電子を注入しないメモリセル、即ち“0”書き込みするメモリセル、あるいは書き込み非選択のメモリセルに生ずる“誤書き込み”の可能性を低減でき、データ書き込みの信頼性を向上できる。
【0110】
さらに、データの読み出し時、読み出し非選択メモリセルのゲートに印加される電圧Vreadを低くすることで、読み出し非選択のメモリセルに生ずるリードディスターブの可能性も低減することができる。
【0111】
【発明の効果】
以上説明したように、この発明によれば、しきい値電圧を変化させ、メモリセルのチャネルに電流が流れるか流れないかでデータを識別するメモリセルを有した、電気的にデータの書き換えが可能な不揮発性半導体記憶装置において、書き込み時の誤書き込みの回避や、リードディスターブの低減を図ることができ、さらにはデータの読み出しをより高速に行え、かつ記憶データの多値化に有利な不揮発性半導体記憶装置を提供できる。
【0112】
また、特に第1の信号線と第2の信号線との間に直列に接続された複数のメモリセルをユニットセルとして有する不揮発性半導体記憶装置において、データの書き込み時、しきい値電圧を変化させない“0”書き込み、あるいは書き込み非選択のメモリセルに生ずる“誤書き込み”の可能性、およびデータの読み出し時における読み出し非選択のメモリセルに生ずるリードディスターブの可能性を、より低減し得る不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図1】図1(A)はNANDセルの平面図、図1(B)はNANDセルの等価回路図。
【図2】図2(A)は図1(A)中の2A−2A線に沿う断面図、図2(B)は図1(A)中の2B−2B線に沿う断面図。
【図3】図3はメモリセルアレイの等価回路図。
【図4】図4はこの発明の第1の実施形態に係るEEPROMのブロック図。
【図5】図5は図4に示すメモリセルアレイの回路図。
【図6】図6は図4に示すセンスアンプ回路の回路図。
【図7】図7はこの発明の第1の実施形態に係るEEPROMのしきい値電圧の分布を示す分布図。
【図8】図8はこの発明の第1の実施形態に係るEEPROMの読み出し動作を示すタイミング図。
【図9】図9(A)はこの発明の第1の実施形態に係るEEPROMの読み出しデータを示す図、図9(B)はこの発明の第1の実施形態に係るEEPROMの書き込みデータを示す図。
【図10】図10はこの発明の第1の実施形態に係るEEPROMの書き込み動作を示すタイミング図。
【図11】図11はこの発明の第1の実施形態に係るEEPROMの別の書き込み動作を示すタイミング図。
【図12】図12はこの発明の第1の実施形態に係るEEPROMの書き込みベリファイ読み出し動作を示すタイミング図。
【図13】図13はこの発明の第1の実施形態に係るEEPROMの別の書き込みベリファイ読み出し動作を示すタイミング図。
【図14】図14はこの発明の第2の実施形態に係るEEPROMのセンスアンプ回路を示す回路図。
【図15】図15はこの発明の第2の実施形態に係るEEPROMの読み出し動作を示すタイミング図。
【図16】図16はこの発明の第2の実施形態に係るEEPROMのラッチデータ(Nsense )を示す図。
【図17】図17はこの発明の第2の実施形態に係るEEPROMの書き込み動作を示すタイミング図。
【図18】図18はこの発明の第2の実施形態に係るEEPROMの書き込みベリファイ読み出し動作を示すタイミング図。
【図19】図19(A)は従来の多値EEPROMのしきい値電圧の分布を示す分布図、図19(B)はこの発明の第3の実施形態に係る多値EEPROMのしきい値電圧の分布を示す分布図、図19(C)はこの発明の第3の実施形態に係る多値EEPROMの他のしきい値電圧の分布を示す分布図。
【図20】図20(A)はNANDセルの等価回路図、図20(B)は、NAND型EEPROMの従来のしきい値電圧の分布を示す分布図。
【符号の説明】
1A、1B…メモリセルアレイ、
2…センスアンプ回路、
3A、3B…ロウデコーダ、
4…カラムデコーダ、
5…アドレスバッファ、
6…I/Oセンスアンプ、
7…データ入出力バッファ、
8…基板電圧制御回路、
11…p−型シリコン基板、
12…素子分離用酸化膜、
13…ゲート絶縁膜、
14-1〜14-8…浮遊ゲート、
15…第2のゲート絶縁膜、
16-1〜16-8…制御ゲート、
17…CVD酸化膜、
18…ビット線。
Claims (11)
- 電気的にデータの書き換え可能なメモリセルトランジスタと、
前記電気的にデータの書き換え可能なメモリセルトランジスタのゲートに接続されたワード線と、
前記電気的にデータの書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、
前記メモリセルトランジスタは多値メモリセルであり、
前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルの書き込み状態のしきい値電圧の分布の少なくとも1つが、前記消去状態のしきい値電圧よりも高い負であり、かつ、UV消去後のしきい値電圧よりも低いことを特徴とする不揮発性半導体記憶装置。 - 直列に接続された電気的にデータの書き換え可能な複数のメモリセルトランジスタと、
前記電気的にデータの書き換え可能な複数のメモリセルトランジスタに接続された複数のワード線と、
前記電気的に書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、
前記メモリセルトランジスタは多値メモリセルであり、
前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、前記多値メモリセルの書き込み状態のしきい値電圧の分布の少なくとも1つが、前記消去状態のしきい値電圧よりも高い負であり、かつ、UV消去後のしきい値電圧よりも低いことを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルトランジスタの消去状態及び書き込み状態のしきい値電圧が全て負の電圧であることを特徴とする請求項1及び請求項2いずれかに記載の不揮発性半導体記憶装置。
- n値(nは3以上)のデータを記憶するメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記電気的にデータの書き換え可能なメモリセルトランジスタとデータをやり取りするビット線とを具備し、
前記メモリセルトランジスタは多値メモリセルであり、
前記多値メモリセルの消去状態のしきい値電圧が負の電圧であり、
前記多値メモリセルは、前記n値のデータを、しきい値電圧の低い順に定められた離散的な第1、第2、…、第nのしきい値電圧領域に対応させて記憶し、
前記第1のしきい値電圧領域が消去状態であり、
前記第2、…、第nのしきい値電圧領域が書き込み状態であり、
前記第2、…、第nのしきい値電圧領域の少なくとも1つの分布が、前記消去状態のしきい値電圧よりも高い負であり、かつ、UV消去後のしきい値電圧よりも低いことを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルトランジスタは電荷蓄積部を有し、前記UV消去後のしきい値電圧は、前記電荷蓄積部に電荷を保持しない場合の前記メモリセルトランジスタのしきい値電圧であることを特徴とする請求項1乃至請求項4いずれか一項に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積部に電荷を保持しない場合の前記メモリセルトランジスタのしきい値電圧は、前記メモリセルトランジスタの消去状態のしきい値電圧から前記メモリセルトランジスタの書き込み状態のしきい値電圧の最大値の中間にあることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタを含むメモリセルユニットは一端が第1の信号線に電気的に結合され、他端が第2の信号線に電気的に結合されるとともに、前記メモリセルトランジスタから読み出したデータを保持するデータ回路を、さらに具備し、
前記メモリセルトランジスタからデータを読み出す際には、前記第2の信号線が読み出し基準電圧に設定され、前記メモリセルユニットを介して充電された前記第1の信号線の電位が、前記データ回路でセンスされることを特徴とする請求項1乃至請求項6いずれか一項に記載の不揮発性半導体記憶装置。 - 前記メモリセルトランジスタを含むメモリセルユニットは一端が第1の信号線に電気的に結合され、他端が第2の信号線に電気的に結合されるとともに、前記メモリセルトランジスタへの書き込みデータを保持するデータラッチ回路を、さらに具備し、
書き込み動作後の前記メモリセルトランジスタの状態が、所望のデータに対応した状態になっているか否かを確認し、前記所望のデータに対応した状態になっていないメモリセルトランジスタに対してのみ再書き込みを行うように、前記データラッチ回路の書き込み内容を更新する書き込みベリファイ時に、前記第2の信号線を読み出し基準電圧に設定し、前記メモリセルユニットを介して出力された前記第1の信号線の電位と、前記データラッチ回路に保持された書き込みデータの論理をとることにより、前記データラッチ回路の内容を更新することを特徴とする請求項1乃至請求項6いずれか一項に記載の不揮発性半導体記憶装置。 - 前記第1の信号線はビット線であり、第2の信号線はソース線であることを特徴とする請求項7及び請求項8いずれかに記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタはNチャネル型であることを特徴とする請求項1乃至請求項9いずれか一項に記載の不揮発性半導体記憶装置。
- 前記不揮発性半導体記憶装置は、NAND型EEPROMであることを特徴とする請求項1乃至請求項10いずれか一項に記載の不揮発性半導体記憶装置。
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