JP2000253646A - 絶縁ゲート型半導体素子のゲート回路 - Google Patents
絶縁ゲート型半導体素子のゲート回路Info
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- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
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Abstract
(57)【要約】
【課題】 本発明は、絶縁ゲート型半導体素子の高周
波動作を活かすことができ、インバータ等の電力変換装
置を安定に駆動する信頼性の高いゲート駆動方式を提供
する。 【解決手段】 本発明は、正負の制御電源Ｐ，Ｎと、
この正負の制御電源間Ｐ，Ｎに複数の半導体素子１２，
１３，１５，１６を直列接続した第１及び第２の半導体
素子群Ａ，Ｂと、この第１及び第２の半導体素子群Ａ，
Ｂの半導体素子１２，１３，１５，１６にオンオフ制御
信号を供給するスイッチング信号源１７と、このスイッ
チング信号源１７から第１若しくは第２の半導体素子群
Ａ，Ｂのいずれか一方の半導体素子１２，１３，１５，
１６に供給するオンオフ制御信号を所定時間遅延する遅
延回路１８，１９とから構成される。
波動作を活かすことができ、インバータ等の電力変換装
置を安定に駆動する信頼性の高いゲート駆動方式を提供
する。 【解決手段】 本発明は、正負の制御電源Ｐ，Ｎと、
この正負の制御電源間Ｐ，Ｎに複数の半導体素子１２，
１３，１５，１６を直列接続した第１及び第２の半導体
素子群Ａ，Ｂと、この第１及び第２の半導体素子群Ａ，
Ｂの半導体素子１２，１３，１５，１６にオンオフ制御
信号を供給するスイッチング信号源１７と、このスイッ
チング信号源１７から第１若しくは第２の半導体素子群
Ａ，Ｂのいずれか一方の半導体素子１２，１３，１５，
１６に供給するオンオフ制御信号を所定時間遅延する遅
延回路１８，１９とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体素子のゲート回路に関するものである。
体素子のゲート回路に関するものである。
【０００２】
【従来の技術】ＭＯＳ型ゲート構造を有する絶縁ゲート
型半導体素子、例えばＭＯＳ−ＦＥＴ，ＩＧＢＴ，ＩＥ
ＧＴ（Injection Enhanced Gate Transisitor ）は、電
圧駆動型であり、ゲート容量のキャパシタンスを充電・
放電する電流がオンオフ切替え時に瞬間流れるが、定常
時はゲート電流は流れない。従って、ゲートパワーは非
常に小さくできること、またＭＯＳ構造特有の高速動作
が可能であることから、近年ではこの種の電圧駆動型の
半導体素子の開発が進められ、高圧大電流（例えば４．
５ｋＶ−１０００Ａ級）の絶縁ゲート型半導体素子が開
発されて電力変換装置へ応用され始めている。
型半導体素子、例えばＭＯＳ−ＦＥＴ，ＩＧＢＴ，ＩＥ
ＧＴ（Injection Enhanced Gate Transisitor ）は、電
圧駆動型であり、ゲート容量のキャパシタンスを充電・
放電する電流がオンオフ切替え時に瞬間流れるが、定常
時はゲート電流は流れない。従って、ゲートパワーは非
常に小さくできること、またＭＯＳ構造特有の高速動作
が可能であることから、近年ではこの種の電圧駆動型の
半導体素子の開発が進められ、高圧大電流（例えば４．
５ｋＶ−１０００Ａ級）の絶縁ゲート型半導体素子が開
発されて電力変換装置へ応用され始めている。
【０００３】絶縁ゲート型半導体素子は、高電圧、大電
流化に伴いコレクタ・エミッタ間、コレクタ・ゲート
間、ゲート・エミッタ間のそれぞれのキャパシタンスが
大きくなってくる。
流化に伴いコレクタ・エミッタ間、コレクタ・ゲート
間、ゲート・エミッタ間のそれぞれのキャパシタンスが
大きくなってくる。
【０００４】図１０は、絶縁ゲート型半導体素子を駆動
する従来ゲート回路を簡単化して示した図である。絶緑
ゲート型半導体素子１０の制御極（ゲート）Ｇは、ゲー
ト抵抗１１を介してオンオフ制御信号が半導体スイッチ
１２，１３により供給される。図１１は、絶縁ゲート型
半導体素子を使用してインバータ回路を構成した時の１
相分の回路である。図１２は、図１０で示すゲート駆動
回路によりＰＷＭインバータ動作させた時のゲート電圧
波形と絶縁ゲート型半導体素子の電圧（Ｖｃｅ）と電流
（Ｉｃ）を示したものである。ターンオン・ターンオフ
時にはゲート・エミッタ間の容量特性によりミラー電圧
時間が現れる。特にターンオン時には高耐圧素子ほどミ
ラー電圧時間が長くなる傾向がある。これは、特にゲー
ト・エミッタ間の容量はコレクタ・エミッタ間電圧に依
存するためで、ターンオンによりコレクタ・エミッタ電
圧が低下してくるとゲート・エミッタ容量が増加するこ
とにある。
する従来ゲート回路を簡単化して示した図である。絶緑
ゲート型半導体素子１０の制御極（ゲート）Ｇは、ゲー
ト抵抗１１を介してオンオフ制御信号が半導体スイッチ
１２，１３により供給される。図１１は、絶縁ゲート型
半導体素子を使用してインバータ回路を構成した時の１
相分の回路である。図１２は、図１０で示すゲート駆動
回路によりＰＷＭインバータ動作させた時のゲート電圧
波形と絶縁ゲート型半導体素子の電圧（Ｖｃｅ）と電流
（Ｉｃ）を示したものである。ターンオン・ターンオフ
時にはゲート・エミッタ間の容量特性によりミラー電圧
時間が現れる。特にターンオン時には高耐圧素子ほどミ
ラー電圧時間が長くなる傾向がある。これは、特にゲー
ト・エミッタ間の容量はコレクタ・エミッタ間電圧に依
存するためで、ターンオンによりコレクタ・エミッタ電
圧が低下してくるとゲート・エミッタ容量が増加するこ
とにある。
【０００５】ＰＷＭインバータでは負荷電流をより正弦
波にするため、そのスイッチング周波数を高くすること
が望まれるが、上記ミラー時間により最小オン時間やデ
ッドタイムの制約がでるため上限周波数が制限されてし
まうことになる。ミラー時間短縮のためにはゲート抵抗
を小さくすればよいが、絶縁ゲート型半導体素子のスイ
ッチング特性も早くなりターンオン時には急峻な電流の
立ち上がり（ｄｉ／ｄｔ）、ターンオフ時には急峻な電
圧の立ち上がり（ｄｖ／ｄｔ）により素子を破損する場
合がある。
波にするため、そのスイッチング周波数を高くすること
が望まれるが、上記ミラー時間により最小オン時間やデ
ッドタイムの制約がでるため上限周波数が制限されてし
まうことになる。ミラー時間短縮のためにはゲート抵抗
を小さくすればよいが、絶縁ゲート型半導体素子のスイ
ッチング特性も早くなりターンオン時には急峻な電流の
立ち上がり（ｄｉ／ｄｔ）、ターンオフ時には急峻な電
圧の立ち上がり（ｄｖ／ｄｔ）により素子を破損する場
合がある。
【０００６】図１２に示すように、ターンオン・ターン
オフ時には、図１１の上下アーム（Ｕ，Ｖ）のゲート信
号は、デッドタイムＴ０を設け上下短絡を防止してい
る。しかしながら、反対アームの絶縁ゲート型半導体素
子をターンオンすると、各端子間のキャパシタンスの分
担により、特に電流の急変（ｄｉ／ｄｔ）や電圧の急変
（ｄｖ／ｄｔ）によりゲート・エミッタの電圧が正方向
に持ち上がるという現象（図１２のＡ部）が確認されて
いる。これを防止するためゲート・エミッタ間にコンデ
ンサを設けることが有効であるが、コンデンサを設ける
と絶縁ゲー卜型半導体素子のスイッチング時間が遅くな
るためスイッチング損失が増加する問題が発生する。
オフ時には、図１１の上下アーム（Ｕ，Ｖ）のゲート信
号は、デッドタイムＴ０を設け上下短絡を防止してい
る。しかしながら、反対アームの絶縁ゲート型半導体素
子をターンオンすると、各端子間のキャパシタンスの分
担により、特に電流の急変（ｄｉ／ｄｔ）や電圧の急変
（ｄｖ／ｄｔ）によりゲート・エミッタの電圧が正方向
に持ち上がるという現象（図１２のＡ部）が確認されて
いる。これを防止するためゲート・エミッタ間にコンデ
ンサを設けることが有効であるが、コンデンサを設ける
と絶縁ゲー卜型半導体素子のスイッチング時間が遅くな
るためスイッチング損失が増加する問題が発生する。
【０００７】
【発明が解決しようとする課題】高電圧・大電流の絶縁
ゲート型半導体素子のミラー時間の短縮によるＰＷＭイ
ンバータのデッドタイムの短縮やゲート・エミッタ間に
コンデンサを設けずに対アームの絶縁ゲート型半導体素
子のターンオンによるｄｖ／ｄｔによりゲート・エミッ
タの電圧が正方向に持ち上がる現象を解決することが望
まれる。
ゲート型半導体素子のミラー時間の短縮によるＰＷＭイ
ンバータのデッドタイムの短縮やゲート・エミッタ間に
コンデンサを設けずに対アームの絶縁ゲート型半導体素
子のターンオンによるｄｖ／ｄｔによりゲート・エミッ
タの電圧が正方向に持ち上がる現象を解決することが望
まれる。
【０００８】本発明は、上記問題に鑑みてなされたもの
であり、その目的とするところは絶縁ゲート型半導体素
子の高周波動作を活かすことができ、インバータ等の電
力変換装置を安定に駆動する信頼性の高いゲート駆動方
式を提供することにある。
であり、その目的とするところは絶縁ゲート型半導体素
子の高周波動作を活かすことができ、インバータ等の電
力変換装置を安定に駆動する信頼性の高いゲート駆動方
式を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、Ｐチャンネル半導体素子と
Ｎチャンネル半導体素子を直列接続（トーテムポール接
続）した半導体素子群を複数設け、それぞれの半導体素
子群の陽極端子は正負の制御に接続し、第１の半導体素
子群の接続点は抵抗を介して絶縁ゲート型半導体素子の
ゲートに、第２の半導体素子群の接続中点はゲート抵抗
を介さず絶縁ゲート型半導体素子のゲートに直接接続
し、第２の半導体素子群のそれぞれの制御極への信号は
スイッチング信号源からのオンオフ制御信号を所定時間
遅延する遅延回路を介して供給するように構成したもの
である。
に、請求項１記載の発明は、Ｐチャンネル半導体素子と
Ｎチャンネル半導体素子を直列接続（トーテムポール接
続）した半導体素子群を複数設け、それぞれの半導体素
子群の陽極端子は正負の制御に接続し、第１の半導体素
子群の接続点は抵抗を介して絶縁ゲート型半導体素子の
ゲートに、第２の半導体素子群の接続中点はゲート抵抗
を介さず絶縁ゲート型半導体素子のゲートに直接接続
し、第２の半導体素子群のそれぞれの制御極への信号は
スイッチング信号源からのオンオフ制御信号を所定時間
遅延する遅延回路を介して供給するように構成したもの
である。
【００１０】次に、請求項２記載の発明は、第１の半導
体素子群の中点と前記絶縁ゲート型半導体素子のゲート
との間に抵抗を設けたものである。また、請求項３記載
の発明は、第１，第２の半導体素子群としてはＮＰＮト
ランジスタとＰＮＰトランジスタ、またはＮチャンネル
ＦＥＴとＰチャンネルＦＥＴを直列接続したものを少な
くとも一組用いて構成したものである。
体素子群の中点と前記絶縁ゲート型半導体素子のゲート
との間に抵抗を設けたものである。また、請求項３記載
の発明は、第１，第２の半導体素子群としてはＮＰＮト
ランジスタとＰＮＰトランジスタ、またはＮチャンネル
ＦＥＴとＰチャンネルＦＥＴを直列接続したものを少な
くとも一組用いて構成したものである。
【００１１】また、請求項４記載の発明は、正負の制御
電源間に第２の直列接続した半導体素子群の制御極へ供
給されるオンオフ制御信号は、コンデンサと抵抗による
遅延回路で構成されたものである。
電源間に第２の直列接続した半導体素子群の制御極へ供
給されるオンオフ制御信号は、コンデンサと抵抗による
遅延回路で構成されたものである。
【００１２】更に、請求項５記載の発明は、第１、第２
の半導体素子群の少なくとも一方の陽極端子は、それぞ
れ抵抗を介して正負制御電源へ接続するように構成され
たものである。
の半導体素子群の少なくとも一方の陽極端子は、それぞ
れ抵抗を介して正負制御電源へ接続するように構成され
たものである。
【００１３】また更に、請求項６記載の発明は、第１、
第２の半導体素子群にはそれぞれ絶縁型半導体素子のゲ
ート抵抗より小さい値の抵抗を直列に接続したものであ
る。そして、請求項７記載の発明は、第２の半導体素子
群の負側制御電源に接続される抵抗は、ゼロオームか正
側制御電源に接続される抵抗より非常に小さい値の抵抗
を直列に接続したものである。
第２の半導体素子群にはそれぞれ絶縁型半導体素子のゲ
ート抵抗より小さい値の抵抗を直列に接続したものであ
る。そして、請求項７記載の発明は、第２の半導体素子
群の負側制御電源に接続される抵抗は、ゼロオームか正
側制御電源に接続される抵抗より非常に小さい値の抵抗
を直列に接続したものである。
【００１４】また、請求項８記載の発明は、第１の半導
体素子群の陽極端子に接続する抵抗の少なくとも一方
は、絶縁型半導体素子のゲート抵抗より大きい値の抵抗
を直列に接続し正負制御電源に接続し、第２の半導体素
子群の陽極端子にはそれぞれ絶縁型半導体素子のゲート
抵抗より小さい値の抵抗を直列に接続し正負制御電源に
接続したものである。
体素子群の陽極端子に接続する抵抗の少なくとも一方
は、絶縁型半導体素子のゲート抵抗より大きい値の抵抗
を直列に接続し正負制御電源に接続し、第２の半導体素
子群の陽極端子にはそれぞれ絶縁型半導体素子のゲート
抵抗より小さい値の抵抗を直列に接続し正負制御電源に
接続したものである。
【００１５】更に、請求項９記載の発明は、第１の半導
体素子群の負側の制御電源に接続された抵抗と並列にコ
ンデンサを設けたものである。請求項１０記載の発明
は、正負の制御電源間に第２の半導体素子群の正負側の
少なくとも一方の半導体素子の制御極へ供給されるオン
オフ制御信号は、絶緑ゲート型半導体素子のゲート・エ
ミッタ間の電圧レベルが所定値に達したことを検出後に
供給するように制御されたものである。
体素子群の負側の制御電源に接続された抵抗と並列にコ
ンデンサを設けたものである。請求項１０記載の発明
は、正負の制御電源間に第２の半導体素子群の正負側の
少なくとも一方の半導体素子の制御極へ供給されるオン
オフ制御信号は、絶緑ゲート型半導体素子のゲート・エ
ミッタ間の電圧レベルが所定値に達したことを検出後に
供給するように制御されたものである。
【００１６】また、請求項１１記載の発明は、第２の半
導体素子群の正負側の少なくとも一方の半導体素子の制
御極へ供給されるオン制御信号は、第１の半導体素子群
の制御信号によりブロックする回路を設けている。
導体素子群の正負側の少なくとも一方の半導体素子の制
御極へ供給されるオン制御信号は、第１の半導体素子群
の制御信号によりブロックする回路を設けている。
【００１７】更に、請求項１２記載の発明は、第１の半
導体素子群の接続点の電位が正の場合には、所定時間遅
延させた後に第２の半導体素子群の正側半導体素子の制
御極へ、負の場合には所定時間遅延させた後に負側半導
体素子の制御極へ制御信号を供給するようにしたもので
ある。
導体素子群の接続点の電位が正の場合には、所定時間遅
延させた後に第２の半導体素子群の正側半導体素子の制
御極へ、負の場合には所定時間遅延させた後に負側半導
体素子の制御極へ制御信号を供給するようにしたもので
ある。
【００１８】また更に、請求項１３記載の発明は、絶縁
ゲート型半導体素子のゲート抵抗に流れる電流を検出す
る電流検出器を設け、この電流検出器の検出値が規定値
以下であることとスイッチング信号源からのオンオフ制
御信号との論理積により第２の半導体素子群のオンオフ
制御を行うものである。
ゲート型半導体素子のゲート抵抗に流れる電流を検出す
る電流検出器を設け、この電流検出器の検出値が規定値
以下であることとスイッチング信号源からのオンオフ制
御信号との論理積により第２の半導体素子群のオンオフ
制御を行うものである。
【００１９】そして、請求項１４記載の発明は、正負の
制御電源を複数設け、第１の半導体素子群のそれぞれの
陽極端子は第１の正負の制御電源に、第２の半導体素子
群のそれぞれの陽極端子は第１の正負の制御電源電圧と
異なる第２の正負の制御電源に接続されたものである。
制御電源を複数設け、第１の半導体素子群のそれぞれの
陽極端子は第１の正負の制御電源に、第２の半導体素子
群のそれぞれの陽極端子は第１の正負の制御電源電圧と
異なる第２の正負の制御電源に接続されたものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。
を用いて説明する。
【００２１】（第１の実施の形態）以下、本発明の請求
項１乃至３に対応する第１の実施の形態について、図１
を用いて説明する。
項１乃至３に対応する第１の実施の形態について、図１
を用いて説明する。
【００２２】図１に示すように、本実施の形態は、絶縁
ゲート型半導体素子１０と、ゲート抵抗１１と、ＮＰＮ
型ＰＮＰ型半導体素子を直列接続した半導体素子１２，
１３から構成される第１の半導体素子群Ａと、第１の直
列半導体素子群それぞれのゲートにつながる抵抗１４
と、第１の直列半導体素子群同様に構成されるＮＰＮ型
ＰＮＰ型半導体素子を直列接続した半導体素子１５，１
６から構成される第２の半導体素子群Ｂと、スイッチン
グ制御信号１７から所定時間遅延させる遅延回路１８，
１９と正負の制御電源Ｐ，Ｎから構成される。
ゲート型半導体素子１０と、ゲート抵抗１１と、ＮＰＮ
型ＰＮＰ型半導体素子を直列接続した半導体素子１２，
１３から構成される第１の半導体素子群Ａと、第１の直
列半導体素子群それぞれのゲートにつながる抵抗１４
と、第１の直列半導体素子群同様に構成されるＮＰＮ型
ＰＮＰ型半導体素子を直列接続した半導体素子１５，１
６から構成される第２の半導体素子群Ｂと、スイッチン
グ制御信号１７から所定時間遅延させる遅延回路１８，
１９と正負の制御電源Ｐ，Ｎから構成される。
【００２３】尚、半導体素子１２，１３，１５，１６と
しては、絶縁ゲート型半導体素子であるＭＯＳ−ＦＥ
Ｔ、ＩＧＢＴ、ＩＥＧＴ等が用いられる。次に、本実施
の形態の作用について、図２を用いて説明する。
しては、絶縁ゲート型半導体素子であるＭＯＳ−ＦＥ
Ｔ、ＩＧＢＴ、ＩＥＧＴ等が用いられる。次に、本実施
の形態の作用について、図２を用いて説明する。
【００２４】図２は、図１に示した本実施の形態の動作
タイムチャートを示している。図２に示すように、時刻
Ｔ０でスイッチング制御信号１７から半導体素子１２に
オン信号が供給されると、ゲート抵抗１１を介して絶縁
ゲート型半導体素子１０は時刻ｔ１でターンオンし、コ
レクタ・エミッタ間電圧（Ｖｃｅ）は低下して電流（Ｉ
ｃ）が流れる。しかし、絶緑ゲート型半導体素子１０の
ゲート電圧（Ｖｇｅ）は、図２の破線で示すように、ミ
ラー電圧レベルがゲート・エミッタ間容量の充電が完了
するまで継続する。この時間は、ゲー卜抵抗１１の抵抗
値にもよるが２０〜３０μｓにもなる。遅延回路１８で
設定（例えば１０μｓ）された時間後の時刻ｔ２で第２
の半導体素子群Ｂのスイッチング素子１５をオンすると
ゲート・エミッタ間容量は直ちに充電され正の制御電源
ＰレベルまでＶｇｅは上昇し、絶縁ゲート型半導体素子
１０は安定したオン状熊となる。
タイムチャートを示している。図２に示すように、時刻
Ｔ０でスイッチング制御信号１７から半導体素子１２に
オン信号が供給されると、ゲート抵抗１１を介して絶縁
ゲート型半導体素子１０は時刻ｔ１でターンオンし、コ
レクタ・エミッタ間電圧（Ｖｃｅ）は低下して電流（Ｉ
ｃ）が流れる。しかし、絶緑ゲート型半導体素子１０の
ゲート電圧（Ｖｇｅ）は、図２の破線で示すように、ミ
ラー電圧レベルがゲート・エミッタ間容量の充電が完了
するまで継続する。この時間は、ゲー卜抵抗１１の抵抗
値にもよるが２０〜３０μｓにもなる。遅延回路１８で
設定（例えば１０μｓ）された時間後の時刻ｔ２で第２
の半導体素子群Ｂのスイッチング素子１５をオンすると
ゲート・エミッタ間容量は直ちに充電され正の制御電源
ＰレベルまでＶｇｅは上昇し、絶縁ゲート型半導体素子
１０は安定したオン状熊となる。
【００２５】時刻ｔ３でスイッチング制御信号１７から
スイッチング半導体素子１２，１５にオフ信号、スイッ
チング素子１３にオン信号が与えられると、絶縁ゲート
型半導体素子１０のゲート・エミッタ間に充電されてい
た電荷はゲート抵抗１１を介して放電され始めミラー電
圧に低下後、時刻ｔ４で放電完了後コレクタ・エミッタ
間電圧（Ｖｃｅ）は上昇し電流は遮断されターンオフが
完了する。
スイッチング半導体素子１２，１５にオフ信号、スイッ
チング素子１３にオン信号が与えられると、絶縁ゲート
型半導体素子１０のゲート・エミッタ間に充電されてい
た電荷はゲート抵抗１１を介して放電され始めミラー電
圧に低下後、時刻ｔ４で放電完了後コレクタ・エミッタ
間電圧（Ｖｃｅ）は上昇し電流は遮断されターンオフが
完了する。
【００２６】絶緑ゲート型半導体素子１０のターンオフ
時間以上に遅延回路１９で設定された時間後の時刻ｔ５
で第２の半導体素子群Ｂのスイッチング素子１６をオン
すると、ゲート・エミッタ間電圧は負の制御電源Ｎレベ
ルとなり、インピーダンスなしで負の制御電源に固定さ
れ安定状態となる。
時間以上に遅延回路１９で設定された時間後の時刻ｔ５
で第２の半導体素子群Ｂのスイッチング素子１６をオン
すると、ゲート・エミッタ間電圧は負の制御電源Ｎレベ
ルとなり、インピーダンスなしで負の制御電源に固定さ
れ安定状態となる。
【００２７】インピーダンスなしで負の制御電圧に固定
することにより、図１１に示した回路の対アームのター
ンオン時のｄｖ／ｄｔによりゲート・エミッタ間電圧Ｖ
ｇｅが上昇しようとしても負の制御電源に流れ込むため
上昇することなく安定である。
することにより、図１１に示した回路の対アームのター
ンオン時のｄｖ／ｄｔによりゲート・エミッタ間電圧Ｖ
ｇｅが上昇しようとしても負の制御電源に流れ込むため
上昇することなく安定である。
【００２８】（第２の実施の形態）以下、本発明の請求
項４に対応する第２の実施の形態について、図３を用い
て説明する。
項４に対応する第２の実施の形態について、図３を用い
て説明する。
【００２９】図３に示すように、本実施の形態は、抵抗
２０とコンデンサ２１とダイオード２２から構成され、
スイッチング信号源１７からの信号を所定時間遅延して
第２の半導体素子群Ｂの半導体素子１５をオンさせる。
コンデンサ２１を抵抗２０で充電する時定数で遅延時間
は調整でき、リセットはダイオード２２で遅延なくコン
デンサ２１は放電される。
２０とコンデンサ２１とダイオード２２から構成され、
スイッチング信号源１７からの信号を所定時間遅延して
第２の半導体素子群Ｂの半導体素子１５をオンさせる。
コンデンサ２１を抵抗２０で充電する時定数で遅延時間
は調整でき、リセットはダイオード２２で遅延なくコン
デンサ２１は放電される。
【００３０】（第３の実施の形態）以下、本発明の請求
項５，６に対応する第３の実施の形態について、図４を
用いて説明する。尚、図４において図１に示す同一符号
は、同一の要素を表わすので説明は省略する。
項５，６に対応する第３の実施の形態について、図４を
用いて説明する。尚、図４において図１に示す同一符号
は、同一の要素を表わすので説明は省略する。
【００３１】図４に示すように、図１に対して第１の半
導体素子群Ａの半導体素子１２，１３の陽極端子にそれ
ぞれ抵抗２３，２４を、第２の半導体素子群Ｂの半導体
素子１５の陽極端子に抵抗２５を迫加したものである。
その際、抵抗２３，２４，２５はゲート抵抗１１よりも
抵抗値が小さい値の抵抗を接続する。
導体素子群Ａの半導体素子１２，１３の陽極端子にそれ
ぞれ抵抗２３，２４を、第２の半導体素子群Ｂの半導体
素子１５の陽極端子に抵抗２５を迫加したものである。
その際、抵抗２３，２４，２５はゲート抵抗１１よりも
抵抗値が小さい値の抵抗を接続する。
【００３２】本実施の形態では、抵抗２３，２４，２５
は少なくともーつは抵抗値が異なるもので構成する。
尚、第２の半導体素子群Ｂの半導体素子１６の陽極端子
には抵抗を設けていないが、接続してもよい。
は少なくともーつは抵抗値が異なるもので構成する。
尚、第２の半導体素子群Ｂの半導体素子１６の陽極端子
には抵抗を設けていないが、接続してもよい。
【００３３】次に、本実施の形態の作用について、説明
する。図４に示すように、ターンオン時にはゲート抵抗
１１と抵抗２３の和の値で決まる正のゲート電流を、夕
一ンオフ時にはゲート抵抗１１と抵抗２４の和の値で決
まる負のゲート電流を流すことができる。抵抗２３，２
４の値を変えることによりターンオンと夕一ンオフ時の
ゲート電流を変えることができるので、絶縁ゲート型半
導体素子１０のスイッチング特性を調整することが可能
である。尚、半導体素子１５の陽極端子の抵抗２５をゲ
ート抵抗１１より小さくすることにより、ゲート抵抗１
１を介さず絶縁ゲート型半導体素子１０のゲート・エミ
ッタ間キャパシタンスＣｇｅと抵抗２５の時定数でＣｇ
ｅを充電できるのでより早くゲート電圧Ｖｇｅを正の制
御電源電圧に上げることができる。
する。図４に示すように、ターンオン時にはゲート抵抗
１１と抵抗２３の和の値で決まる正のゲート電流を、夕
一ンオフ時にはゲート抵抗１１と抵抗２４の和の値で決
まる負のゲート電流を流すことができる。抵抗２３，２
４の値を変えることによりターンオンと夕一ンオフ時の
ゲート電流を変えることができるので、絶縁ゲート型半
導体素子１０のスイッチング特性を調整することが可能
である。尚、半導体素子１５の陽極端子の抵抗２５をゲ
ート抵抗１１より小さくすることにより、ゲート抵抗１
１を介さず絶縁ゲート型半導体素子１０のゲート・エミ
ッタ間キャパシタンスＣｇｅと抵抗２５の時定数でＣｇ
ｅを充電できるのでより早くゲート電圧Ｖｇｅを正の制
御電源電圧に上げることができる。
【００３４】（第４の実施の形態）以下、本発明の請求
項７に対応する第４の実施の形態について説明する。本
実施の形態は、図４に示した回路と同一回路であるが、
第２の半導体素子群Ｂの負側制御電源に接続される抵抗
は、ゼロオームか正側制御電源に接続される抵抗２５よ
り非常に小さい値の抵抗を直列に接続したものである。
項７に対応する第４の実施の形態について説明する。本
実施の形態は、図４に示した回路と同一回路であるが、
第２の半導体素子群Ｂの負側制御電源に接続される抵抗
は、ゼロオームか正側制御電源に接続される抵抗２５よ
り非常に小さい値の抵抗を直列に接続したものである。
【００３５】従って、本実施の形態における動作作用
は、絶緑ゲート型半導体素子１０がターンオフ完了時点
で半導体素子１６をオンすることにより低インピーダン
スで負の制御電源に接続されるので、オフ期間中のゲー
ト負バイアスを安定化することが可能となる。
は、絶緑ゲート型半導体素子１０がターンオフ完了時点
で半導体素子１６をオンすることにより低インピーダン
スで負の制御電源に接続されるので、オフ期間中のゲー
ト負バイアスを安定化することが可能となる。
【００３６】（第５の実施の形態）以下、本発明の請求
項８に対応する第５の実施の形態について説明する。本
実施の形態は、図４に示した回路と同一回路であるが、
第３の実施の形態と異なるところは、第１の半導体素子
群Ａの半導体素子１２，１３の陽極端子に接続される抵
抗２３，２４は、ゲート抵抗１１よりも大きい値の抵抗
をそれぞれに設けたものである。尚、本実施の形態回路
における動作作用は、第３の実施の形態と同一であり、
その説明は省略する。
項８に対応する第５の実施の形態について説明する。本
実施の形態は、図４に示した回路と同一回路であるが、
第３の実施の形態と異なるところは、第１の半導体素子
群Ａの半導体素子１２，１３の陽極端子に接続される抵
抗２３，２４は、ゲート抵抗１１よりも大きい値の抵抗
をそれぞれに設けたものである。尚、本実施の形態回路
における動作作用は、第３の実施の形態と同一であり、
その説明は省略する。
【００３７】（第６の実施の形態）以下、本発明の請求
項９に対応する第６の実施の形態について、図５を用い
て説明する。
項９に対応する第６の実施の形態について、図５を用い
て説明する。
【００３８】本実施の形態において、図４に示した回路
と同一回路であるが、第３の実施の形態と異なるところ
は、第１の半導体素子群Ａの半導体素子１２，１３の負
側の素子１３の陽極端子に接続される抵抗２４と並列に
コンデンサ２６を設けたことである。
と同一回路であるが、第３の実施の形態と異なるところ
は、第１の半導体素子群Ａの半導体素子１２，１３の負
側の素子１３の陽極端子に接続される抵抗２４と並列に
コンデンサ２６を設けたことである。
【００３９】次に、コンデンサ２６の作用効果について
説明する。スイッチング信号源１７の信号を受けて第１
の半導体素子群Ａの半導体素子１２，１３の負側の素子
１３がオンすると、正の制御電源電圧に充電されていた
絶縁ゲート型半導体素子１０のゲート・エミッタ間キャ
パシタンスＣｇｅは、ゲート端子Ｇ、ゲート抵抗１１、
スイッチング素子１３、コンデンサ２６、負の制御電源
Ｎとゼロボルト電位０のループで放電が開始される。ゲ
ート抵抗１１と抵抗２４の分圧比で決まる電圧までコン
デンサ２６が充電されると、抵抗２４を介して同様のル
ープで電流は流れる。
説明する。スイッチング信号源１７の信号を受けて第１
の半導体素子群Ａの半導体素子１２，１３の負側の素子
１３がオンすると、正の制御電源電圧に充電されていた
絶縁ゲート型半導体素子１０のゲート・エミッタ間キャ
パシタンスＣｇｅは、ゲート端子Ｇ、ゲート抵抗１１、
スイッチング素子１３、コンデンサ２６、負の制御電源
Ｎとゼロボルト電位０のループで放電が開始される。ゲ
ート抵抗１１と抵抗２４の分圧比で決まる電圧までコン
デンサ２６が充電されると、抵抗２４を介して同様のル
ープで電流は流れる。
【００４０】この結果、図４に示した第３の実施の形態
と同様な動作に比較し、ゲート抵抗１１とコンデンサ２
６の時定数の間は抵抗２４を介して流す電流より大きく
なるので、キャパシタンスＣｇｅの電荷を早く放電する
ことができる。従って、絶縁ゲート型半導体素子１０の
ターンオフ時のミラー時間を短縮することが可能とな
る。
と同様な動作に比較し、ゲート抵抗１１とコンデンサ２
６の時定数の間は抵抗２４を介して流す電流より大きく
なるので、キャパシタンスＣｇｅの電荷を早く放電する
ことができる。従って、絶縁ゲート型半導体素子１０の
ターンオフ時のミラー時間を短縮することが可能とな
る。
【００４１】（第７の実施の形態）以下、本発明の請求
項１０，１１に対応する第７の実施の形態について、図
６を用いて説明する。尚、図６において、図４及び図５
と同一符号は、同一要素を示すものであり、その説明は
省略する。
項１０，１１に対応する第７の実施の形態について、図
６を用いて説明する。尚、図６において、図４及び図５
と同一符号は、同一要素を示すものであり、その説明は
省略する。
【００４２】図６に示すように、本実施の形態は、絶縁
ゲート型半導体素子１０のゲート・エミッタ間の電圧Ｖ
ｇｅを検出する手段３０を設け、光発光素子（例えば、
フォトカプラなど）により絶縁ゲート型半導体素子が実
際にターンオン、ターンオフしたことを検出して判断す
る。その信号に基づき、第２の半導体素子群Ｂの半導体
素子１５，１６をオンオフ制御する。即ち、Ｖｇｅが正
方向の規定値（例えばミラー電圧）に達したら、半導体
素子１５をオンし，負方向規定値に達したら半導体素子
１６をオンする。スイッチング信号源１７の信号との論
理積３１，３２を設けて動作の確実性を確保している。
ゲート型半導体素子１０のゲート・エミッタ間の電圧Ｖ
ｇｅを検出する手段３０を設け、光発光素子（例えば、
フォトカプラなど）により絶縁ゲート型半導体素子が実
際にターンオン、ターンオフしたことを検出して判断す
る。その信号に基づき、第２の半導体素子群Ｂの半導体
素子１５，１６をオンオフ制御する。即ち、Ｖｇｅが正
方向の規定値（例えばミラー電圧）に達したら、半導体
素子１５をオンし，負方向規定値に達したら半導体素子
１６をオンする。スイッチング信号源１７の信号との論
理積３１，３２を設けて動作の確実性を確保している。
【００４３】（第８の実施の形態）以下、本発明の請求
項１２に対応する第８の実施の形態について、図７を用
いて説明する。尚、図７において、図４及び図５と同一
符号は、同一要素を示すものであり、その説明は省略す
る。
項１２に対応する第８の実施の形態について、図７を用
いて説明する。尚、図７において、図４及び図５と同一
符号は、同一要素を示すものであり、その説明は省略す
る。
【００４４】図７に示した本実施の形態において、図
４，５に示した実施の形態と異なるところは、第１の半
導体素子群Ａの半導体素子１２，１３の接続点の電圧を
検出して、所定時間遅延後に第２の半導体素子群Ｂの半
導体素子１５，１６のそれぞれを制御するものである。
４，５に示した実施の形態と異なるところは、第１の半
導体素子群Ａの半導体素子１２，１３の接続点の電圧を
検出して、所定時間遅延後に第２の半導体素子群Ｂの半
導体素子１５，１６のそれぞれを制御するものである。
【００４５】（第９の実施の形態）以下、本発明の請求
項１３に対応する第９の実施の形態について、図８を用
いて説明する。尚、図８において、図４及び図５と同一
符号は、同一要素を示すものであり、その説明は省略す
る。
項１３に対応する第９の実施の形態について、図８を用
いて説明する。尚、図８において、図４及び図５と同一
符号は、同一要素を示すものであり、その説明は省略す
る。
【００４６】図８に示した本実施の形態においては、電
流検出用変流器３１を設け、絶縁ゲー卜型半導体素子１
０のゲート抵抗１１に流れる電流の方向と大きさを判定
して第２の半導体素子群Ｂのオンオフ制御を行なうもの
である。即ち、ゲート抵抗１１に流れる電流が正の場合
には半導体素子１５を、負の場合には半導体素子１６を
オンさせるようにする。この時、スイッチング信号源１
７からの信号との論理積と遅延回路により第２の半導体
素子群Ｂの半導体素子１５，１６は、オンオフ制御され
る。
流検出用変流器３１を設け、絶縁ゲー卜型半導体素子１
０のゲート抵抗１１に流れる電流の方向と大きさを判定
して第２の半導体素子群Ｂのオンオフ制御を行なうもの
である。即ち、ゲート抵抗１１に流れる電流が正の場合
には半導体素子１５を、負の場合には半導体素子１６を
オンさせるようにする。この時、スイッチング信号源１
７からの信号との論理積と遅延回路により第２の半導体
素子群Ｂの半導体素子１５，１６は、オンオフ制御され
る。
【００４７】（第１０の実施の形態）以下、本発明の請
求項１４に対応する第１０の実施の形態について、図９
を用いて説明する。尚、図９において、図１乃至図５と
同一符号は、同一要素を示すものであり、その説明は省
略する。
求項１４に対応する第１０の実施の形態について、図９
を用いて説明する。尚、図９において、図１乃至図５と
同一符号は、同一要素を示すものであり、その説明は省
略する。
【００４８】図９に示した本実施の形態においては、絶
縁ゲート型半導体素子１０のゲートに供給される制御電
源として、第１の半導体素子群Ａの半導体素子１２，１
３用の第１の正負の制御電源と第２の半導体素子群Ｂの
半導体素子１５，１６用の第２の正負の制御電源とに分
けたものである。本実施の形態のように、第２の半導体
素子群Ｂの半導体素子としてＭＯＳＦＥＴを使用した場
合には回路が簡単になり有効である。このように構成す
ることにより、いろいろな種類の絶縁ゲート型半導体素
子のゲート条件に対応することが可能となる。
縁ゲート型半導体素子１０のゲートに供給される制御電
源として、第１の半導体素子群Ａの半導体素子１２，１
３用の第１の正負の制御電源と第２の半導体素子群Ｂの
半導体素子１５，１６用の第２の正負の制御電源とに分
けたものである。本実施の形態のように、第２の半導体
素子群Ｂの半導体素子としてＭＯＳＦＥＴを使用した場
合には回路が簡単になり有効である。このように構成す
ることにより、いろいろな種類の絶縁ゲート型半導体素
子のゲート条件に対応することが可能となる。
【００４９】
【発明の効果】以上述べたように、本発明によれば、高
電圧・大電流の絶縁ゲート型半導体素子特有のターンオ
ン・ターンオフ特性、即ち、ゲートミラー電圧の時間を
短縮することができ、ＰＷＭインバータのデッドタイム
を短縮することが可能となり絶緑ゲート型半導体素子の
特性を充分活かした高周波のスイッチングが可能となる
ゲート回路を提供することができる。
電圧・大電流の絶縁ゲート型半導体素子特有のターンオ
ン・ターンオフ特性、即ち、ゲートミラー電圧の時間を
短縮することができ、ＰＷＭインバータのデッドタイム
を短縮することが可能となり絶緑ゲート型半導体素子の
特性を充分活かした高周波のスイッチングが可能となる
ゲート回路を提供することができる。
【００５０】また、ＰＷＭインバータ等の電力変換装置
の対アームが動作した時のｄｖ／ｄｔによるゲートの誤
動作を防止することができ、信頼性の高いゲート回路を
提供できる。
の対アームが動作した時のｄｖ／ｄｔによるゲートの誤
動作を防止することができ、信頼性の高いゲート回路を
提供できる。
【図１】 本発明の第１の実施の形態を示す構成図。
【図２】 図１に示した第１の実施の形態の動作を示
すタイムチャート。
すタイムチャート。
【図３】 本発明の第２の実施の形態を示す構成図。
【図４】 本発明の第３の実施の形態を示す構成図。
【図５】 本発明の第６の実施の形態を示す構成図。
【図６】 本発明の第７の実施の形態を示す構成図。
【図７】 本発明の第８の実施の形態を示す構成図。
【図８】 本発明の第９の実施の形態を示す構成図。
【図９】 本発明の第１０の実施の形態を示す構成
図。
図。
【図１０】 従来の絶縁ゲート型半導体素子のゲート回
路を示す構成図。
路を示す構成図。
【図１１】 一般的なインバータ回路の１相分の回路を
示す構成図。
示す構成図。
【図１２】 図１０に示したゲート回路で図１１に示し
たインバータ回路を駆動した時の動作を示すタイムチャ
ート。
たインバータ回路を駆動した時の動作を示すタイムチャ
ート。
１０：絶縁ゲート型半導体素子 １１，１４：抵抗 １２，１５：ＮＰＮトランジスタ １３，１６：ＰＮＰトランジスタ １７：スイッチング信号源 １８，１９：遅延回路 ２０：抵抗 ２１：コンデンサ ２２：ダイオード ２３，２４，２５：抵抗 ３０：検出回路 ３１：変流器 Ａ：第１の半導体素子群 Ｂ：第２の半導体素子群 Ｐ：正側制御電源 Ｎ：負側制御電源
Claims (14)
- 【請求項１】 絶縁ゲート型半導体素子のゲートに正
負の電圧を供給し、オンオフ制御する絶縁ゲート型半導
体素子のゲート回路において、正負の制御電源と、この
正負の制御電源間に複数の半導体素子を直列接続した第
１及び第２の半導体素子群と、この第１及び第２の半導
体素子群の半導体素子にオンオフ制御信号を供給するス
イッチング信号源と、このスイッチング信号源から第１
若しくは第２の半導体素子群のいずれか一方の半導体素
子に供給するオンオフ制御信号を所定時間遅延する遅延
回路とを具備し、前記第１の半導体素子群の中点は前記
絶縁ゲート型半導体素子のゲートに接続され、前記第１
の半導体素子群のそれぞれの陽極端子は前記正負の制御
電源に接続され、前記第２の半導体素子群の接続点は前
記絶縁ゲート型半導体素子のゲート端子に接続されたこ
とを特徴とする絶縁ゲート型半導体素子のゲー卜回路。 - 【請求項２】 前記第１の半導体素子群の中点と前記絶
縁ゲート型半導体素子のゲートとの間に抵抗を設けたこ
とを特徴とする請求項１記載の絶縁ゲート型半導体素子
のゲー卜回路。 - 【請求項３】 前記第１及び第２の半導体素子群は、
ＮＰＮトランジスタとＰＮＰトランジスタの直列接続若
しくはＮチャンネルＦＥＴとＰチャンネルＦＥＴの直列
接続の少なくとも一方を使用して構成されたことを特徴
とする請求項１記載の絶縁ゲート型半導体素子のゲート
回路。 - 【請求項４】 前記遅延回路は、コンデンサと抵抗と
で構成されたことを特徴とする請求項１記載の絶縁ゲー
ト型半導体素子のゲート回路。 - 【請求項５】 前記第１及び第２の半導体素子群を構
成する半導体素子の少なくとも一方の陽極端子は、それ
ぞれ抵抗を介して前記正負の制御電源へ接続されたこと
を特徴とする請求項１記載の絶縁ゲート型半導体素子の
ゲート回路。 - 【請求項６】 前記第１及び第２の半導体素子群にそ
れぞれ絶縁型半導体素子のゲート抵抗より小さい値の抵
抗を直列に接続したことを特徴とする請求項５記載の絶
縁ゲート型半導体素子のゲート回路。 - 【請求項７】 前記第２の半導体素子群の前記負の制
御電源に接続される抵抗は、ゼロオーム若しくは前記正
の制御電源に接続される抵抗より小さい値の抵抗を直列
に接続したことを特徴とする請求項５記載の絶縁ゲート
型半導体素子のゲート回路。 - 【請求項８】 前記第１の半導体素子群の陽極端子に
接続する前記抵抗の少なくとも一方は、前記絶縁型半導
体素子のゲート抵抗より大きい値の抵抗を直列に接続し
前記正負の制御電源に接続し、前記第２の半導体素子群
の陽極端子にはそれぞれ前記絶縁型半導体素子のゲート
抵抗より小さい値の抵抗を直列に接続し前記正負の制御
電源に接続したことを特徴とする請求項５記載の絶縁ゲ
ート型半導体素子のゲート回路。 - 【請求項９】 前記第１の半導体素子群の負側の制御
電源に接続された抵抗と並列にコンデンサを設けたこと
を特徴とする請求項５記載の絶縁ゲート型半導体素子の
ゲート回路。 - 【請求項１０】 前記正負の制御電源間に第２の半導
体素子群の所定の半導体素子の制御極へ供給されるオン
オフ制御信号は、前記絶縁ゲート型半導体素子のゲート
・エミッタ間の電圧レベルが所定値に達したことを検出
した後に供給するように制御されたことを特徴とする請
求項１記載の絶縁ゲート型半導体素子のゲート回路。 - 【請求項１１】 前記第２の半導体素子群の正負側の
所定の半導体素子の制御極へ供給されるオン制御信号
は、前記第１の半導体素子群の制御信号によりブロック
する回路を有することを特徴とする請求項１０記載の絶
縁ゲート型半導体素子のゲート回路。 - 【請求項１２】 前記正負の制御電源間に前記第２の
半導体素子群の正負側の所定の半導体素子の制御極へ供
給されるオンオフ制御信号は、前記第１の半導体素子群
の接続点の電位が正の場合には、所定時間遅延させた後
に前記第２の半導体素子群の正側の半導体素子の制御極
へ、前記第１の半導体素子群の接続点の電位が負の場合
には、所定時間遅延させた後に前記第２の半導体素子群
の負側の半導体素子の制御極へそれぞれ制御信号を供給
することを特徴とする請求項１記載の絶縁ゲート型半導
体素子のゲート回路。 - 【請求項１３】 前記絶縁ゲート型半導体素子のゲー
ト抵抗に流れる電流を検出する電流検出器を設け、この
電流検出器の検出値が規定値以下であることと前記スイ
ッチング信号源からのオンオフ制御信号との論理積によ
り前記第２の半導体素子群の制御を行うことを特徴とす
る請求項１記載の絶縁ゲート型半導体素子のゲート回
路。 - 【請求項１４】 前記正負の制御電源を複数設け、前
記第１の半導体素子群のそれぞれの陽極端子は第１の正
負の制御電源に、前記第２の直列接続半導体素子のそれ
ぞれの陽極端子は第２の正負の制御電源にそれぞれ接続
されたことを特徴とする請求項１乃至１３のいずれかに
記載の絶縁ゲート型半導体素子のゲート回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04980199A JP3666843B2 (ja) | 1999-02-26 | 1999-02-26 | 絶縁ゲート型半導体素子のゲート回路 |
| AU19463/00A AU735847B2 (en) | 1999-02-26 | 2000-02-23 | Gate circuit for insulated gate semiconductor device |
| CNB001036203A CN1145252C (zh) | 1999-02-26 | 2000-02-25 | 绝缘栅型半导体元件的栅极电路 |
| US09/513,081 US6333665B1 (en) | 1999-02-26 | 2000-02-25 | Gate circuit for insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04980199A JP3666843B2 (ja) | 1999-02-26 | 1999-02-26 | 絶縁ゲート型半導体素子のゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000253646A true JP2000253646A (ja) | 2000-09-14 |
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|---|---|---|---|
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|---|---|
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| JP (1) | JP3666843B2 (ja) |
| CN (1) | CN1145252C (ja) |
| AU (1) | AU735847B2 (ja) |
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