JP2881755B2 - パワー素子駆動回路 - Google Patents
パワー素子駆動回路Info
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
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- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
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Description
【０００１】
【産業上の利用分野】本発明は、交流モーターの可変速
制御用等に使用されるインバーター用パワー素子の駆動
回路に関する。
制御用等に使用されるインバーター用パワー素子の駆動
回路に関する。
【０００２】
【従来の技術】インバーターは交流モーターの可変速度
制御用として広く使用されており、主に電圧型のＶ／Ｆ
（Variable/Frequency)制御が用いられている。この可
変速度制御は、交流モーターなどの負荷をインバーター
により規則的にスイッチングさせることにより行ってい
た。
制御用として広く使用されており、主に電圧型のＶ／Ｆ
（Variable/Frequency)制御が用いられている。この可
変速度制御は、交流モーターなどの負荷をインバーター
により規則的にスイッチングさせることにより行ってい
た。
【０００３】インバーター用パワー素子としては、ＩＧ
ＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ
ｔｒａｎｓｉｓｔｏｒｓ）、ＭＯＳＦＥＴ、パワート
ランジスタなどが使用されているが、ＩＧＢＴ，ＭＯＳ
ＦＥＴは電圧駆動型素子であり、ゲートの入力インピー
ダンスは非常に高くなっている。
ＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ
ｔｒａｎｓｉｓｔｏｒｓ）、ＭＯＳＦＥＴ、パワート
ランジスタなどが使用されているが、ＩＧＢＴ，ＭＯＳ
ＦＥＴは電圧駆動型素子であり、ゲートの入力インピー
ダンスは非常に高くなっている。
【０００４】この内、例えばＩＧＢＴを使用する場合
は、その電流、電圧特性により負荷短絡時に大電流が流
れる。さらに、ＩＧＢＴはそのチップ面積がパワートラ
ンジスタやＭＯＳＦＥＴに比べて小さいことから、熱容
量が少なく破壊しやすい。以上のことから、ＩＧＢＴを
使用する場合は特に、負荷短絡時にはできるだけ速く異
常を検出しゲート電圧を下げる必要がある。
は、その電流、電圧特性により負荷短絡時に大電流が流
れる。さらに、ＩＧＢＴはそのチップ面積がパワートラ
ンジスタやＭＯＳＦＥＴに比べて小さいことから、熱容
量が少なく破壊しやすい。以上のことから、ＩＧＢＴを
使用する場合は特に、負荷短絡時にはできるだけ速く異
常を検出しゲート電圧を下げる必要がある。
【０００５】従来のＩＧＢＴの保護の方法としては、例
えば、ＩＧＢＴを動作（オン）させる場合に、まずゲー
ト電圧を絞った状態で立ちあげ、短絡電流に制限をかけ
ておき、その状態で異常がないと判断される場合には、
ゲート電圧を通常レベルまで上げ、逆に負荷短絡時など
の異常が発生したと判断される場合には、ゲート電圧を
通常レベルまで上げないでＩＧＢＴがオフするようにゲ
ート電圧を下げるといった２段階の立ちあげを行う方法
があった。
えば、ＩＧＢＴを動作（オン）させる場合に、まずゲー
ト電圧を絞った状態で立ちあげ、短絡電流に制限をかけ
ておき、その状態で異常がないと判断される場合には、
ゲート電圧を通常レベルまで上げ、逆に負荷短絡時など
の異常が発生したと判断される場合には、ゲート電圧を
通常レベルまで上げないでＩＧＢＴがオフするようにゲ
ート電圧を下げるといった２段階の立ちあげを行う方法
があった。
【０００６】
【発明が解決しようとする課題】ところが、上記従来の
２段階の立ちあげ方法によってＩＧＢＴの保護を行った
場合、通常はＩＧＢＴのゲート電圧をスイッチングさせ
るための時間が０．１μｓ以下であるものが、異常を検
出するための検出時間も考慮すると、最低でも約５〜１
０μｓ程度必要となる。しかも、この時間はＩＧＢＴの
異常のある無しに拘わらず必要とされる時間である。
２段階の立ちあげ方法によってＩＧＢＴの保護を行った
場合、通常はＩＧＢＴのゲート電圧をスイッチングさせ
るための時間が０．１μｓ以下であるものが、異常を検
出するための検出時間も考慮すると、最低でも約５〜１
０μｓ程度必要となる。しかも、この時間はＩＧＢＴの
異常のある無しに拘わらず必要とされる時間である。
【０００７】このように、スイッチング時間が長くなる
と、前述のように熱容量が少ないことによる破壊や、電
力ロスの増大につながり、問題がある。
と、前述のように熱容量が少ないことによる破壊や、電
力ロスの増大につながり、問題がある。
【０００８】そこで、本発明の目的は、上記問題点に鑑
み、保護機能を有しつつ、ゲート電圧の立ちあげ時間を
短縮できるパワー素子駆動回路を提供することにある。
み、保護機能を有しつつ、ゲート電圧の立ちあげ時間を
短縮できるパワー素子駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１記載のパワー素子駆動回路は、パ
ワー素子と、該パワー素子のゲートに接続され該パワー
素子を駆動する駆動回路と、該駆動回路を制御するゲー
ト電圧制御回路と、前記パワー素子のコレクタに接続さ
れコレクタ電圧よりエラー状態を検出するエラー検出回
路と、該エラー検出回路のエラー信号に応じて前記パワ
ー素子の駆動電圧を漸次低下させるエラー検出時ゲート
電圧制御回路とを有し、且つ、エラー検出時のゲート電
圧低下過程時、ゲート電圧ＯＦＦの信号が入っても、該
駆動回路の前記ゲート電圧低下過程を保持する保護動作
保持回路を有してなることを特徴とするものである。
に、本発明の請求項１記載のパワー素子駆動回路は、パ
ワー素子と、該パワー素子のゲートに接続され該パワー
素子を駆動する駆動回路と、該駆動回路を制御するゲー
ト電圧制御回路と、前記パワー素子のコレクタに接続さ
れコレクタ電圧よりエラー状態を検出するエラー検出回
路と、該エラー検出回路のエラー信号に応じて前記パワ
ー素子の駆動電圧を漸次低下させるエラー検出時ゲート
電圧制御回路とを有し、且つ、エラー検出時のゲート電
圧低下過程時、ゲート電圧ＯＦＦの信号が入っても、該
駆動回路の前記ゲート電圧低下過程を保持する保護動作
保持回路を有してなることを特徴とするものである。
【００１０】また、請求項２記載のパワー素子駆動回路
の前記駆動回路は、ＮＰＮトランジスタとＰＮＰトラン
ジスタとが直列にコンプリメンタリ接続され、前記ＮＰ
Ｎトランジスタ及び前記ＰＮＰトランジスタの共通接続
されたエミッタに前記パワー素子の制御電極が接続され
てなる回路よりなることを特徴とするものである。
の前記駆動回路は、ＮＰＮトランジスタとＰＮＰトラン
ジスタとが直列にコンプリメンタリ接続され、前記ＮＰ
Ｎトランジスタ及び前記ＰＮＰトランジスタの共通接続
されたエミッタに前記パワー素子の制御電極が接続され
てなる回路よりなることを特徴とするものである。
【００１１】また、請求項３記載のパワー素子駆動回路
の前記エラー検出回路の出力は、前記保護動作保持回路
を介してゲート電圧制御回路と、エラー信号出力回路と
信号入力部とを介してゲート電圧制御回路と、エラー検
出時ゲート電圧制御回路を介してゲート電圧制御回路
と、に接続されてなることを特徴とするものである。
の前記エラー検出回路の出力は、前記保護動作保持回路
を介してゲート電圧制御回路と、エラー信号出力回路と
信号入力部とを介してゲート電圧制御回路と、エラー検
出時ゲート電圧制御回路を介してゲート電圧制御回路
と、に接続されてなることを特徴とするものである。
【００１２】前記パワー素子は例えばＩＧＢＴを用いる
ことを特徴とする。
ことを特徴とする。
【００１３】
【作用】上記のように、パワー素子のエラー時には、パ
ワー素子の駆動電圧（例えばＩＧＢＴの場合にはゲート
電圧）を急激に低下させるのではなく、漸次低下させて
いくので、パワー素子の破壊等の問題が生じることなく
高信頼性を保証できる。また、エラー検出は、このよう
に一旦パワー素子を立ち上げた後に行うので、従来のよ
うに異常検出を考慮した２段階の立ち上げ方法に比較し
て、立ち上げ時間の短縮化を図れ、この結果、従来生じ
ていた熱的な破壊や電力のロスといった問題を解消でき
る。
ワー素子の駆動電圧（例えばＩＧＢＴの場合にはゲート
電圧）を急激に低下させるのではなく、漸次低下させて
いくので、パワー素子の破壊等の問題が生じることなく
高信頼性を保証できる。また、エラー検出は、このよう
に一旦パワー素子を立ち上げた後に行うので、従来のよ
うに異常検出を考慮した２段階の立ち上げ方法に比較し
て、立ち上げ時間の短縮化を図れ、この結果、従来生じ
ていた熱的な破壊や電力のロスといった問題を解消でき
る。
【００１４】さらに、エラー検出時のゲート電圧低下過
程時、ゲート電圧ＯＦＦの信号が入っても、前記ゲート
電圧低下過程を保持する保護動作保持回路を有している
ので、やはりパワー素子の駆動電圧は急激に低下するこ
とはなくパワー素子の破壊等の問題を避けられる。
程時、ゲート電圧ＯＦＦの信号が入っても、前記ゲート
電圧低下過程を保持する保護動作保持回路を有している
ので、やはりパワー素子の駆動電圧は急激に低下するこ
とはなくパワー素子の破壊等の問題を避けられる。
【００１５】
【実施例】本発明によるパワー素子駆動回路の主な特徴
は、従来のようにＩＧＢＴの異常を考慮して、２段階か
らなる立ちあげを行うのではなく、一旦短時間で立ちあ
げた後、ＩＧＢＴ異常のある時にＩＧＢＴのゲート電圧
を序々に低下させることにある。
は、従来のようにＩＧＢＴの異常を考慮して、２段階か
らなる立ちあげを行うのではなく、一旦短時間で立ちあ
げた後、ＩＧＢＴ異常のある時にＩＧＢＴのゲート電圧
を序々に低下させることにある。
【００１６】以下、本発明の一実施例について、図１を
参照して説明する。図１は本実施例によるパワー素子駆
動回路の回路図である。なお、ここではパワー素子とし
てＩＧＢＴをとりあげているが、他のＭＯＳＦＥＴでも
同様である。
参照して説明する。図１は本実施例によるパワー素子駆
動回路の回路図である。なお、ここではパワー素子とし
てＩＧＢＴをとりあげているが、他のＭＯＳＦＥＴでも
同様である。
【００１７】図１に示すように、信号入力部１は後述す
るＩＧＢＴ６のゲート電圧を制御するゲート電圧制御回
路２に接続され、このゲート電圧制御回路２はＮＰＮト
ランジスタ３とＰＮＰトランジスタ４をコンプリメンタ
リ接続した駆動回路のベース共通接続部に接続されてい
る。そして、両トランジスタのエミッタ共通接続部は抵
抗５を介してＩＧＢＴ６のゲートに接続されている。Ｉ
ＧＢＴ６のコレクタ、エミッタ間には高耐圧ダイオード
７が接続されている。また、ＩＧＢＴ６のコレクタは、
高耐圧ダイオード８を介してエラー検出回路９に接続さ
れている。ここで、高耐圧ダイオード８のアノードと電
源ＶC C 間に抵抗１０が、またアノードとＧＮＤ間にコ
ンデンサ１１が介挿されている。
るＩＧＢＴ６のゲート電圧を制御するゲート電圧制御回
路２に接続され、このゲート電圧制御回路２はＮＰＮト
ランジスタ３とＰＮＰトランジスタ４をコンプリメンタ
リ接続した駆動回路のベース共通接続部に接続されてい
る。そして、両トランジスタのエミッタ共通接続部は抵
抗５を介してＩＧＢＴ６のゲートに接続されている。Ｉ
ＧＢＴ６のコレクタ、エミッタ間には高耐圧ダイオード
７が接続されている。また、ＩＧＢＴ６のコレクタは、
高耐圧ダイオード８を介してエラー検出回路９に接続さ
れている。ここで、高耐圧ダイオード８のアノードと電
源ＶC C 間に抵抗１０が、またアノードとＧＮＤ間にコ
ンデンサ１１が介挿されている。
【００１８】エラー検出回路９には、さらに、ＶC C −
ＧＮＤ間をツェナーダイオード１２及び定電流回路１３
で分割した分岐点が接続されている。
ＧＮＤ間をツェナーダイオード１２及び定電流回路１３
で分割した分岐点が接続されている。
【００１９】エラー検出回路９の出力は３箇所に接続さ
れている。１つは、保持回路１４を介してゲート電圧制
御回路２に、また他の１つはエラー信号出力回路１５を
介して信号入力部１に、さらに他の１つはエラー検出時
ゲート電圧制御回路１６を介してゲート電圧制御回路２
に接続されている。図中、点線で囲んだ回路部１７がＩ
ＧＢＴ６のコレクタ電圧を検出する検出機能と検出レベ
ル設定機能とを有している。
れている。１つは、保持回路１４を介してゲート電圧制
御回路２に、また他の１つはエラー信号出力回路１５を
介して信号入力部１に、さらに他の１つはエラー検出時
ゲート電圧制御回路１６を介してゲート電圧制御回路２
に接続されている。図中、点線で囲んだ回路部１７がＩ
ＧＢＴ６のコレクタ電圧を検出する検出機能と検出レベ
ル設定機能とを有している。
【００２０】以上の回路構成の動作について、以下説明
する。
する。
【００２１】まず、ＩＧＢＴ６のコレクタ電圧検出動作
について説明する。
について説明する。
【００２２】前述のように、ＩＧＢＴ６のコレクタは高
耐圧ダイオード８を介してエラー検出回路９に入力され
ている。そして、エラー検出回路９はコンパレータ回路
になっており、ＩＧＢＴ６のコレクタ電圧と、検出レベ
ル（ＶC C −ツェナー１２のツェナー電圧）との条件に
よって出力が変化する。なお、エラー検出レベルは、Ｉ
ＧＢＴ６のエミッタ電位により、即ち、ＩＧＢＴ６の逆
バイアスの電圧の大小にかかわらずＶC C の電圧を基準
に設定しているが、基準電圧としては、ＧＮＤ基準での
設定や外部から独立に電位を加える方法をとってもよ
い。
耐圧ダイオード８を介してエラー検出回路９に入力され
ている。そして、エラー検出回路９はコンパレータ回路
になっており、ＩＧＢＴ６のコレクタ電圧と、検出レベ
ル（ＶC C −ツェナー１２のツェナー電圧）との条件に
よって出力が変化する。なお、エラー検出レベルは、Ｉ
ＧＢＴ６のエミッタ電位により、即ち、ＩＧＢＴ６の逆
バイアスの電圧の大小にかかわらずＶC C の電圧を基準
に設定しているが、基準電圧としては、ＧＮＤ基準での
設定や外部から独立に電位を加える方法をとってもよ
い。
【００２３】次に、ＩＧＢＴ６の異常の有無に応じた動
作について各々説明する。
作について各々説明する。
【００２４】まず、ＩＧＢＴ６のゲートがＨＩＧＨの状
態で、負荷（ここで、負荷とはＩＧＢＴ６自体の負荷と
いう意味である、以下同じ）及びＩＧＢＴ６に異常がな
い場合は、ＩＧＢＴ６のコレクタ電圧は約２〜５Ｖまで
低下する。よって、コレクタ電圧を検出している高耐圧
ダイオード８を通してエラー検出回路９にはＬＯＷレベ
ルが入力される。エラー検出回路９にＬＯＷレベルが入
力されると、保持回路１４、エラー信号出力回路１５、
エラー検出時ゲート電圧制御回路１６は動作しない。
態で、負荷（ここで、負荷とはＩＧＢＴ６自体の負荷と
いう意味である、以下同じ）及びＩＧＢＴ６に異常がな
い場合は、ＩＧＢＴ６のコレクタ電圧は約２〜５Ｖまで
低下する。よって、コレクタ電圧を検出している高耐圧
ダイオード８を通してエラー検出回路９にはＬＯＷレベ
ルが入力される。エラー検出回路９にＬＯＷレベルが入
力されると、保持回路１４、エラー信号出力回路１５、
エラー検出時ゲート電圧制御回路１６は動作しない。
【００２５】また、負荷及びＩＧＢＴ６に異常が無く、
入力信号も入っていない場合には、ＩＧＢＴ６の保護の
必要がないため、保持回路１４、エラー信号出力回路１
５、エラー検出時ゲート電圧制御回路１６は信号入力部
１の入力信号に連動して動作しない構成としている。
入力信号も入っていない場合には、ＩＧＢＴ６の保護の
必要がないため、保持回路１４、エラー信号出力回路１
５、エラー検出時ゲート電圧制御回路１６は信号入力部
１の入力信号に連動して動作しない構成としている。
【００２６】次に、負荷及びＩＧＢＴ６に異常があり、
入力信号が入っている場合について説明する。ＩＧＢＴ
６のコレクタ電圧がＨＩＧＨレベルになった場合、エラ
ー検出回路９にＨＩＧＨレベルが入力され、保持回路１
４、エラー信号出力回路１５、エラー検出時ゲート電圧
制御回路１６が動作し、ＩＧＢＴ６のゲート電圧を序々
に下げる。ここで、ＩＧＢＴ６のゲート電圧を急激に低
下させるのではなく、除々に下げるのは、ＩＧＢＴ６が
負荷からの戻り電流により短絡電流を増加させるといっ
た回路動作によって破壊してしまうことを防止するため
である。
入力信号が入っている場合について説明する。ＩＧＢＴ
６のコレクタ電圧がＨＩＧＨレベルになった場合、エラ
ー検出回路９にＨＩＧＨレベルが入力され、保持回路１
４、エラー信号出力回路１５、エラー検出時ゲート電圧
制御回路１６が動作し、ＩＧＢＴ６のゲート電圧を序々
に下げる。ここで、ＩＧＢＴ６のゲート電圧を急激に低
下させるのではなく、除々に下げるのは、ＩＧＢＴ６が
負荷からの戻り電流により短絡電流を増加させるといっ
た回路動作によって破壊してしまうことを防止するため
である。
【００２７】このゲート電圧の低下について、図２を参
照してさらに詳細に説明する。
照してさらに詳細に説明する。
【００２８】図２はエラー検出時ゲート電圧制御回路１
６の回路図である。ここでは、エラー検出時ゲート電圧
制御回路１６と関連ある回路構成要素のみを示してい
る。
６の回路図である。ここでは、エラー検出時ゲート電圧
制御回路１６と関連ある回路構成要素のみを示してい
る。
【００２９】また、図１と同一機能部分には同一記号を
付している。例えば、図３の記号２及び１６はそれぞ
れ、図１の記号２及び１６に対応し、図３においてその
回路構成をより具体的に示している。
付している。例えば、図３の記号２及び１６はそれぞ
れ、図１の記号２及び１６に対応し、図３においてその
回路構成をより具体的に示している。
【００３０】図２において、ＩＧＢＴ６及び負荷が異常
状態にあるか否かは、ＩＧＢＴ６のコレクタ電位を検出
し、エラー検出回路９により異常か正常かを判断し、異
常であると判断した場合には、定電流スイッチング回路
１６２によって下記のような動作を行う。
状態にあるか否かは、ＩＧＢＴ６のコレクタ電位を検出
し、エラー検出回路９により異常か正常かを判断し、異
常であると判断した場合には、定電流スイッチング回路
１６２によって下記のような動作を行う。
【００３１】即ち、ＮＰＮトランジスタ２０をＯＮ、Ｎ
ＰＮトランジスタ２１をＯＦＦ、ＮＰＮトランジスタ２
２をＯＮすれば、ＰＮＰトランジスタ４がＯＮし、急速
にゲート電圧が低下してしまう。そこで、本実施例にお
いては、ＮＰＮトランジスタ２０をＯＦＦした状態で、
定電流回路１６０をＯＦＦし定電流回路１６１をＯＮす
ることにより、ベース電流を引き込むことによってゲー
ト電圧を除々に下げることができる。
ＰＮトランジスタ２１をＯＦＦ、ＮＰＮトランジスタ２
２をＯＮすれば、ＰＮＰトランジスタ４がＯＮし、急速
にゲート電圧が低下してしまう。そこで、本実施例にお
いては、ＮＰＮトランジスタ２０をＯＦＦした状態で、
定電流回路１６０をＯＦＦし定電流回路１６１をＯＮす
ることにより、ベース電流を引き込むことによってゲー
ト電圧を除々に下げることができる。
【００３２】なお、図中、１８はインターフェース、２
３、２４は抵抗、２５はダイオードである。また、１６
２は定電流スイッチング回路であり、図１のエラー検出
回路９を含んでいる。定電流スイッチング回路１６２へ
の入力は図１のＤ点より行われる。１６３は論理素子で
ある。
３、２４は抵抗、２５はダイオードである。また、１６
２は定電流スイッチング回路であり、図１のエラー検出
回路９を含んでいる。定電流スイッチング回路１６２へ
の入力は図１のＤ点より行われる。１６３は論理素子で
ある。
【００３３】ところで、上記のゲート電圧の下げのスピ
ードは、定電流回路１６１の電流値を任意に設定するこ
とにより変えることができる。また、定電流回路１６１
の代わりに抵抗を使用してもよい。その場合は、抵抗値
を変えることによって、ゲート電圧の下げのスピードを
変えることができる。
ードは、定電流回路１６１の電流値を任意に設定するこ
とにより変えることができる。また、定電流回路１６１
の代わりに抵抗を使用してもよい。その場合は、抵抗値
を変えることによって、ゲート電圧の下げのスピードを
変えることができる。
【００３４】また、図２においては、ＮＰＮトランジス
タ３とＰＮＰトランジスタ４のエミッタ接続点とベース
接続点との間に抵抗１９を介挿している。この抵抗１８
はＰＮＰトランジスタ４をスイッチングさせないために
有効である。
タ３とＰＮＰトランジスタ４のエミッタ接続点とベース
接続点との間に抵抗１９を介挿している。この抵抗１８
はＰＮＰトランジスタ４をスイッチングさせないために
有効である。
【００３５】図３は図１の各部信号波形図である。図３
の（Ａ）乃至（Ｅ）は、図１のＡ乃至Ｅに、またＩC は
ＩＧＢＴ６のコレクタ電流ＩC にそれぞれ対応してい
る。
の（Ａ）乃至（Ｅ）は、図１のＡ乃至Ｅに、またＩC は
ＩＧＢＴ６のコレクタ電流ＩC にそれぞれ対応してい
る。
【００３６】図３において、実線及び点線はそれぞれ、
ＩＧＢＴ６が正常状態及び異常状態にある場合を示して
いる。図３に示すように、負荷短絡の状態やＩＧＢＴ異
常の場合には、ＩＧＢＴ６のコレクタに大電流が流れ、
（Ｃ）のＩＧＢＴ６のコレクタ電圧が上昇し、エラー検
出回路９が動作しＩＧＢＴの保護動作が働く。よって、
（Ｂ）がＬＯＷレベルになり（Ｅ）もＬＯＷレベルとな
る。
ＩＧＢＴ６が正常状態及び異常状態にある場合を示して
いる。図３に示すように、負荷短絡の状態やＩＧＢＴ異
常の場合には、ＩＧＢＴ６のコレクタに大電流が流れ、
（Ｃ）のＩＧＢＴ６のコレクタ電圧が上昇し、エラー検
出回路９が動作しＩＧＢＴの保護動作が働く。よって、
（Ｂ）がＬＯＷレベルになり（Ｅ）もＬＯＷレベルとな
る。
【００３７】ところで、図１及び図２の回路において、
ＩＧＢＴ６が異常状態にあって、ゲート電圧を序々に下
げる途中で、例えば入力光が突然遮断される等により、
外部からゲート電圧ＯＦＦの信号が入力されて、急激に
ゲート電圧がＯＦＦされてしまう場合があり得る。この
場合、前述したように、ＩＧＢＴ６が負荷からの戻り電
流によって短絡電流を増加させ破壊してしまうといった
問題点がある。
ＩＧＢＴ６が異常状態にあって、ゲート電圧を序々に下
げる途中で、例えば入力光が突然遮断される等により、
外部からゲート電圧ＯＦＦの信号が入力されて、急激に
ゲート電圧がＯＦＦされてしまう場合があり得る。この
場合、前述したように、ＩＧＢＴ６が負荷からの戻り電
流によって短絡電流を増加させ破壊してしまうといった
問題点がある。
【００３８】これに対して、図４のような回路構成をと
ることにより上記問題点を解消できる。図４は保護動作
保持の回路図である。ここでも、保護動作に関連ある回
路構成要素のみを示している。また、図１及び図２と同
一機能部分には同一記号を付している。
ることにより上記問題点を解消できる。図４は保護動作
保持の回路図である。ここでも、保護動作に関連ある回
路構成要素のみを示している。また、図１及び図２と同
一機能部分には同一記号を付している。
【００３９】図４に示すように、保護動作保持回路３０
においては、エラー検出回路９からの信号を直接オア回
路３１に入力する一方、遅延回路３２を通してオア回路
３１に入力する。オア回路３１の出力は出力反転回路３
３を介してアンド回路３４の一方に入力されている。ア
ンド回路３４の他方には入力信号を入力する。
においては、エラー検出回路９からの信号を直接オア回
路３１に入力する一方、遅延回路３２を通してオア回路
３１に入力する。オア回路３１の出力は出力反転回路３
３を介してアンド回路３４の一方に入力されている。ア
ンド回路３４の他方には入力信号を入力する。
【００４０】以上の回路構成において、エラー検出回路
から信号が出された場合、遅延回路３２で得られた遅延
時間の間、アンド回路３４の入力がなく入力信号がイン
ターフェース１７に伝達されない。よって、入力の有無
にかかわらず出力は保持される。
から信号が出された場合、遅延回路３２で得られた遅延
時間の間、アンド回路３４の入力がなく入力信号がイン
ターフェース１７に伝達されない。よって、入力の有無
にかかわらず出力は保持される。
【００４１】図５はエラー検出回路部分にヒステリシス
を持たせるための回路である。
を持たせるための回路である。
【００４２】図５において、ＰＮＰトランジスタ４０と
ＰＮＰトランジスタ４１とがエミッタを共通とされ、こ
の共通点と電源間に定電流回路４２が設けられている。
ＰＮＰトランジスタ４０及び４１のコレクタはそれぞ
れ、ベースが共通とされたＮＰＮトランジスタ４３及び
４４のコレクタに接続されている。ＮＰＮトランジスタ
４３のベース−エミッタは短絡されている。
ＰＮＰトランジスタ４１とがエミッタを共通とされ、こ
の共通点と電源間に定電流回路４２が設けられている。
ＰＮＰトランジスタ４０及び４１のコレクタはそれぞ
れ、ベースが共通とされたＮＰＮトランジスタ４３及び
４４のコレクタに接続されている。ＮＰＮトランジスタ
４３のベース−エミッタは短絡されている。
【００４３】また、ＰＮＰトランジスタ４０のベースは
ＰＮＰトランジスタ４５のエミッタに接続され、ＰＮＰ
トランジスタ４５のベースと電源間にツェナーダイオー
ド４６が、またベースより分岐して定電流回路４７が設
けられている。
ＰＮＰトランジスタ４５のエミッタに接続され、ＰＮＰ
トランジスタ４５のベースと電源間にツェナーダイオー
ド４６が、またベースより分岐して定電流回路４７が設
けられている。
【００４４】また、ＰＮＰトランジスタ４１のベースは
ＰＮＰトランジスタ４８のエミッタに接続され、ＰＮＰ
トランジスタ４８のベース−エミッタ間にダイオード４
９が介挿されている。ＰＮＰトランジスタ４８のベース
がエラー検出電圧の入力端子となっている。
ＰＮＰトランジスタ４８のエミッタに接続され、ＰＮＰ
トランジスタ４８のベース−エミッタ間にダイオード４
９が介挿されている。ＰＮＰトランジスタ４８のベース
がエラー検出電圧の入力端子となっている。
【００４５】以上のような回路構成において、ツェナー
ダイオード４６と定電流回路４７によりコンパレータの
基準電圧の設定を行っている。図５の回路においては、
基準電圧は電源−ツェナーダイオード４６のツェナー電
圧により設定される。
ダイオード４６と定電流回路４７によりコンパレータの
基準電圧の設定を行っている。図５の回路においては、
基準電圧は電源−ツェナーダイオード４６のツェナー電
圧により設定される。
【００４６】エラー検出部分の電圧入力端子Ｖｉｎは、
ＬＯＷレベルからＨＩＧＨレベルに上がる場合は、Ｑ点
は（入力電圧−ダイオード４９のＶF 電圧）になるが、
ＨＩＧＨレベルからＬＯＷレベルに下がる場合、Ｑ点は
（入力電圧＋ＰＮＰトランジスタ４８のＶB E 電圧）に
なる。
ＬＯＷレベルからＨＩＧＨレベルに上がる場合は、Ｑ点
は（入力電圧−ダイオード４９のＶF 電圧）になるが、
ＨＩＧＨレベルからＬＯＷレベルに下がる場合、Ｑ点は
（入力電圧＋ＰＮＰトランジスタ４８のＶB E 電圧）に
なる。
【００４７】よって、エラー検出部分の電圧入力端子Ｖ
ｉｎから見ると、（ダイオード４９のＶF ＋ＰＮＰトラ
ンジスタ４８のＶB E 電圧）＝０．７V ＋０．７V ＝
１．４V になり、１．４V のヒステリシスが得られる。
ｉｎから見ると、（ダイオード４９のＶF ＋ＰＮＰトラ
ンジスタ４８のＶB E 電圧）＝０．７V ＋０．７V ＝
１．４V になり、１．４V のヒステリシスが得られる。
【００４８】つまり、通常使用しているＰＮＰトランジ
スタのコンパレータのＰＮＰトランジスタ４８のエミッ
タ−ベース間に、ダイオード４９を接続するだけで、入
力に対して簡単にヒステリシスを持たせることができ
る。
スタのコンパレータのＰＮＰトランジスタ４８のエミッ
タ−ベース間に、ダイオード４９を接続するだけで、入
力に対して簡単にヒステリシスを持たせることができ
る。
【００４９】図６は、前述したパワー素子駆動回路を光
結合素子に組み込んだ回路の概略回路図である。図１と
同一機能部分には同一記号を付している。
結合素子に組み込んだ回路の概略回路図である。図１と
同一機能部分には同一記号を付している。
【００５０】図６の光結合素子は、１次側に発光ダイオ
ード１００のアノードとカソードの端子を有しており、
２次側にＶＣＣ、ＧＮＤの電源端子、ＩＧＢＴ６のベー
スに接続するＯ２端子、エラーを検出するＣ端子を有し
ている。図中、１０１は発光ダイオード１００の光を受
光するフォトダイオード、１０２はアンプ、１０３は定
電圧回路、１０４、１０５は論理素子、１０６はＩＧＢ
Ｔ保護回路、１０７はコンデンサ、１０８は２次側の発
光ダイオード、１０９は発光ダイオード１０８からの光
を受光するフォトトライアックである。
ード１００のアノードとカソードの端子を有しており、
２次側にＶＣＣ、ＧＮＤの電源端子、ＩＧＢＴ６のベー
スに接続するＯ２端子、エラーを検出するＣ端子を有し
ている。図中、１０１は発光ダイオード１００の光を受
光するフォトダイオード、１０２はアンプ、１０３は定
電圧回路、１０４、１０５は論理素子、１０６はＩＧＢ
Ｔ保護回路、１０７はコンデンサ、１０８は２次側の発
光ダイオード、１０９は発光ダイオード１０８からの光
を受光するフォトトライアックである。
【００５１】以上の構成において、２次側、即ちＩＧＢ
Ｔ６のドライブ回路側で検出されたエラー信号を発光ダ
イオード１０８とフォトトライアック１０９により１次
側にフィードバックさせている。
Ｔ６のドライブ回路側で検出されたエラー信号を発光ダ
イオード１０８とフォトトライアック１０９により１次
側にフィードバックさせている。
【００５２】このように、ＩＧＢＴ保護機能を光結合素
子に１チップ化すれば、従来ディスクリートで組んでい
たＩＰＭ等に比べて大幅な小型化が図れる。また、ディ
スクリートで組んでいたＩＰＭに比べて各部品を１チッ
プ化しているので特性ばらつきを抑えられ、ノイズに対
しても強くなる。さらに、汎用インバータとしても部品
点数を大幅に削減でき、コスト的にも従来１つのＩＰＭ
で数千円かかっていたものが、数十円までコストダウン
できる。
子に１チップ化すれば、従来ディスクリートで組んでい
たＩＰＭ等に比べて大幅な小型化が図れる。また、ディ
スクリートで組んでいたＩＰＭに比べて各部品を１チッ
プ化しているので特性ばらつきを抑えられ、ノイズに対
しても強くなる。さらに、汎用インバータとしても部品
点数を大幅に削減でき、コスト的にも従来１つのＩＰＭ
で数千円かかっていたものが、数十円までコストダウン
できる。
【００５３】なお、本実施例では、光結合素子内部で１
次側に信号をフィードバックしているが、２次側にエラ
ー信号として出力することも可能である。
次側に信号をフィードバックしているが、２次側にエラ
ー信号として出力することも可能である。
【００５４】また、１次側の発光素子１００が劣化によ
り光量が減少し光結合素子のスレッシュレベルが上昇し
た場合、発光素子１００の光量をモニタし、発光素子１
００が正常レベルを満足できなくなったことを示す警告
機能、あるいは、１次側の発光素子１００が劣化した場
合、光結合素子のスレッシュレベルを上昇させないよう
に発光素子１００の順方向電流を増加させる機能を付加
してもよい。
り光量が減少し光結合素子のスレッシュレベルが上昇し
た場合、発光素子１００の光量をモニタし、発光素子１
００が正常レベルを満足できなくなったことを示す警告
機能、あるいは、１次側の発光素子１００が劣化した場
合、光結合素子のスレッシュレベルを上昇させないよう
に発光素子１００の順方向電流を増加させる機能を付加
してもよい。
【００５５】
【発明の効果】前記目的を達成するために、本発明の請
求項１記載のパワー素子駆動回路によれば、パワー素子
と、該パワー素子のゲートに接続され該パワー素子を駆
動する駆動回路と、該駆動回路を制御するゲート電圧制
御回路と、前記パワー素子のコレクタに接続されコレク
タ電圧よりエラー状態を検出するエラー検出回路と、該
エラー検出回路のエラー信号に応じて前記パワー素子の
駆動電圧を漸次低下させるエラー検出時ゲート電圧制御
回路とを有し、且つ、エラー検出時のゲート電圧低下過
程時、ゲート電圧ＯＦＦの信号が入っても、該駆動回路
の前記ゲート電圧低下過程を保持する保護動作保持回路
を有してなることを特徴とするものである。従って、パ
ワー素子のエラー時には、ゲート電圧の立ちあげ時間を
短縮できると共に、パワー素子の駆動電圧（例えばＩＧ
ＢＴの場合にはゲート電圧）を急激に低下させるのでは
なく、漸次低下させていくので、パワー素子の破壊等の
問題が生じることなく高信頼性を保証できる。また、エ
ラー検出は、このように一旦パワー素子を立ち上げた後
に行うので、従来のように異常検出を考慮した２段階の
立ち上げ方法に比較して、立ち上げ時間の短縮化を図
れ、この結果、従来生じていた熱的な破壊や電力のロス
といった問題を解消できる。さらに、エラー検出時のゲ
ート電圧低下過程時において、ゲート電圧ＯＦＦの信号
が入った場合であっても、前記ゲート電圧低下過程を保
持する保護動作保持回路を有しているので、やはりパワ
ー素子の駆動電圧は急激に低下することはなく序々に低
下するので、パワー素子の破壊等の問題を避けられる。
求項１記載のパワー素子駆動回路によれば、パワー素子
と、該パワー素子のゲートに接続され該パワー素子を駆
動する駆動回路と、該駆動回路を制御するゲート電圧制
御回路と、前記パワー素子のコレクタに接続されコレク
タ電圧よりエラー状態を検出するエラー検出回路と、該
エラー検出回路のエラー信号に応じて前記パワー素子の
駆動電圧を漸次低下させるエラー検出時ゲート電圧制御
回路とを有し、且つ、エラー検出時のゲート電圧低下過
程時、ゲート電圧ＯＦＦの信号が入っても、該駆動回路
の前記ゲート電圧低下過程を保持する保護動作保持回路
を有してなることを特徴とするものである。従って、パ
ワー素子のエラー時には、ゲート電圧の立ちあげ時間を
短縮できると共に、パワー素子の駆動電圧（例えばＩＧ
ＢＴの場合にはゲート電圧）を急激に低下させるのでは
なく、漸次低下させていくので、パワー素子の破壊等の
問題が生じることなく高信頼性を保証できる。また、エ
ラー検出は、このように一旦パワー素子を立ち上げた後
に行うので、従来のように異常検出を考慮した２段階の
立ち上げ方法に比較して、立ち上げ時間の短縮化を図
れ、この結果、従来生じていた熱的な破壊や電力のロス
といった問題を解消できる。さらに、エラー検出時のゲ
ート電圧低下過程時において、ゲート電圧ＯＦＦの信号
が入った場合であっても、前記ゲート電圧低下過程を保
持する保護動作保持回路を有しているので、やはりパワ
ー素子の駆動電圧は急激に低下することはなく序々に低
下するので、パワー素子の破壊等の問題を避けられる。
【００５６】また、請求項２記載のパワー素子駆動回路
の前記駆動回路によれば、ＮＰＮトランジスタとＰＮＰ
トランジスタとが直列にコンプリメンタリ接続され、前
記ＮＰＮトランジスタ及び前記ＰＮＰトランジスタの共
通接続されたエミッタに前記パワー素子の制御電極が接
続されてなる回路よりなることを特徴とするものであ
る。従って、ＮＰＮトランジスタとＰＮＰトランジスタ
とのコンプリメンタリ接続によって、前記駆動回路が構
成されているため、エラー信号に応じて前記パワー素子
の駆動電圧を確実に漸次低下させることができ、パワー
素子の破壊等の問題が生じることなく高信頼性を保証で
きる。
の前記駆動回路によれば、ＮＰＮトランジスタとＰＮＰ
トランジスタとが直列にコンプリメンタリ接続され、前
記ＮＰＮトランジスタ及び前記ＰＮＰトランジスタの共
通接続されたエミッタに前記パワー素子の制御電極が接
続されてなる回路よりなることを特徴とするものであ
る。従って、ＮＰＮトランジスタとＰＮＰトランジスタ
とのコンプリメンタリ接続によって、前記駆動回路が構
成されているため、エラー信号に応じて前記パワー素子
の駆動電圧を確実に漸次低下させることができ、パワー
素子の破壊等の問題が生じることなく高信頼性を保証で
きる。
【００５７】また、請求項３記載のパワー素子駆動回路
の前記エラー検出回路の出力によれば、前記保護動作保
持回路を介してゲート電圧制御回路と、エラー信号出力
回路と信号入力部とを介してゲート電圧制御回路と、エ
ラー検出時ゲート電圧制御回路を介してゲート電圧制御
回路と、に接続されてなることを特徴とするものであ
る。従って、負荷及びパワー素子のあらゆる異常に対応
するエラー検出回路を得ることができる。
の前記エラー検出回路の出力によれば、前記保護動作保
持回路を介してゲート電圧制御回路と、エラー信号出力
回路と信号入力部とを介してゲート電圧制御回路と、エ
ラー検出時ゲート電圧制御回路を介してゲート電圧制御
回路と、に接続されてなることを特徴とするものであ
る。従って、負荷及びパワー素子のあらゆる異常に対応
するエラー検出回路を得ることができる。
【００５８】さらに、請求項４記載のパワー素子駆動回
路によれば、前記パワー素子はＩＧＢＴであることを特
徴とするものである。従って、省略力化されたパワー素
子駆動回路を得ることができる。また、上記パワー素子
駆動回路を光結合素子に一体的に組み込むことによっ
て、保護機能を有する光結合素子の大幅な小型化、コス
トダウン化を図れる。
路によれば、前記パワー素子はＩＧＢＴであることを特
徴とするものである。従って、省略力化されたパワー素
子駆動回路を得ることができる。また、上記パワー素子
駆動回路を光結合素子に一体的に組み込むことによっ
て、保護機能を有する光結合素子の大幅な小型化、コス
トダウン化を図れる。
【図１】本発明の一実施例によるパワー素子駆動回路の
回路図である。
回路図である。
【図２】図１の一部を構成するエラー検出時ゲート電圧
制御回路の回路図である。
制御回路の回路図である。
【図３】図１の回路図の各部信号波形図である。
【図４】本発明の他の実施例によるパワー素子駆動回路
の要部回路図である。
の要部回路図である。
【図５】本発明のさらに他の実施例によるパワー素子駆
動回路の要部回路図である。
動回路の要部回路図である。
【図６】本発明のパワー素子駆動回路を組み込んだ光結
合素子の回路図である。
合素子の回路図である。
２ ゲート電圧制御回路 ３ ＮＰＮトランジスタ ４ ＰＮＰトランジスタ ６ パワー素子（ＩＧＢＴ） ９ エラー検出回路 １６ エラー検出時ゲート電圧制御回路 ３０ 保護動作保持回路
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/00 Ｈ０３Ｋ 17/00 Ｂ 17/56 17/56 Ｚ (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 1/00 H02H 3/24 H02M 3/28 H02M 7/537 H03K 17/56
Claims (4)
- 【請求項１】 パワー素子と、該パワー素子のゲートに
接続され該パワー素子を駆動する駆動回路と、該駆動回
路を制御するゲート電圧制御回路と、前記パワー素子の
コレクタに接続されコレクタ電圧よりエラー状態を検出
するエラー検出回路と、該エラー検出回路のエラー信号
に応じて前記パワー素子の駆動電圧を漸次低下させるエ
ラー検出時ゲート電圧制御回路とを有し、 且つ、エラー検出時のゲート電圧低下過程時、ゲート電
圧ＯＦＦの信号が入っても、該駆動回路の前記ゲート電
圧低下過程を保持する保護動作保持回路を有し てなるこ
とを特徴とするパワー素子駆動回路。 - 【請求項２】 請求項１に記載のパワー素子駆動回路に
おいて、 前記駆動回路は、ＮＰＮトランジスタとＰＮＰトランジ
スタとが直列にコンプリメンタリ接続され、前記ＮＰＮ
トランジスタ及び前記ＰＮＰトランジスタの共通接続さ
れたエミッタに前記パワー素子の制御電極が接続されて
なる回路より なることを特徴とするパワー素子駆動回
路。 - 【請求項３】 請求項１に記載のパワー素子駆動回路に
おいて、前記エラー検出回路の出力は、前記保護動作保持回路を
介してゲート電圧制御回路と、エラー信号出力回路と信
号入力部とを介してゲート電圧制御回路と、エラー検出
時ゲート電圧制御回路を介してゲート電圧制御回路と、
に接続されて なることを特徴とするパワー素子駆動回
路。 - 【請求項４】 請求項１乃至３のいづれかに記載のパワ
ー素子駆動回路において、前記パワー素子はＩＧＢＴで
あることを特徴とするパワー素子駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089310A JP2881755B2 (ja) | 1994-04-27 | 1994-04-27 | パワー素子駆動回路 |
| KR1019950007925A KR100225768B1 (ko) | 1994-04-27 | 1995-04-06 | 파워 소자 구동 회로(Power Element Driving Cirluit) |
| DE69533383T DE69533383T2 (de) | 1994-04-27 | 1995-04-25 | Treiberschaltung für ein Leistungsbauelement |
| EP95106202A EP0680146B1 (en) | 1994-04-27 | 1995-04-25 | Power element driving circuit |
| US08/892,343 US5852538A (en) | 1994-04-27 | 1997-07-14 | Power element driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089310A JP2881755B2 (ja) | 1994-04-27 | 1994-04-27 | パワー素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07298602A JPH07298602A (ja) | 1995-11-10 |
| JP2881755B2 true JP2881755B2 (ja) | 1999-04-12 |
Family
ID=13967104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089310A Expired - Fee Related JP2881755B2 (ja) | 1994-04-27 | 1994-04-27 | パワー素子駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5852538A (ja) |
| EP (1) | EP0680146B1 (ja) |
| JP (1) | JP2881755B2 (ja) |
| KR (1) | KR100225768B1 (ja) |
| DE (1) | DE69533383T2 (ja) |
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|---|---|---|---|---|
| US6060792A (en) * | 1997-05-20 | 2000-05-09 | International Rectifier Corp. | Instantaneous junction temperature detection |
| JPH11112313A (ja) * | 1997-10-02 | 1999-04-23 | Mitsubishi Electric Corp | 半導体回路及びパワートランジスタ保護回路 |
| DE19849097A1 (de) * | 1998-10-24 | 2000-04-27 | Abb Daimler Benz Transp | Verfahren zur Schaltzustandsüberwachung eines IGBT und Vorrichtung zur Durchführung des Verfahrens |
| JP3666843B2 (ja) * | 1999-02-26 | 2005-06-29 | 株式会社東芝 | 絶縁ゲート型半導体素子のゲート回路 |
| DE19918966A1 (de) * | 1999-04-27 | 2000-11-02 | Daimler Chrysler Ag | Verfahren zur Überstromabschaltung eines Bipolartransistors mit isoliert angeordneter Gateelektrode und Vorrichtung zur Durchführung des Verfahrens |
| DE19922128C1 (de) * | 1999-05-12 | 2001-01-25 | Siemens Ag | Integrierter Schaltkreis zur Erzeugung eines Ansteuersignals für einen Isolated Gate Bipolar Transistor (IGBT) |
| DE10118457A1 (de) * | 2001-04-12 | 2002-05-23 | Infineon Technologies Ag | Schaltungsanordnung mit einem Leistungstransistor und einer zugehörigen Ansteuerschaltung |
| KR100429079B1 (ko) * | 2001-06-02 | 2004-04-28 | 한국철도기술연구원 | 아이지비티소자를 보호하기 위한 게이트 드라이브를 갖는전기적 관성부하 제어장치 |
| US6809571B2 (en) * | 2001-10-01 | 2004-10-26 | International Rectifier Corporation | Power control circuit with active impedance to avoid interference and sensing problems |
| JP3886876B2 (ja) * | 2002-01-17 | 2007-02-28 | 三菱電機株式会社 | 電力用半導体素子の駆動回路 |
| JP4647266B2 (ja) * | 2004-09-08 | 2011-03-09 | 富士電機システムズ株式会社 | インバータ装置、集積回路チップ及び車両駆動装置 |
| JP2009071956A (ja) * | 2007-09-12 | 2009-04-02 | Mitsubishi Electric Corp | ゲート駆動回路 |
| US7570101B1 (en) | 2008-02-27 | 2009-08-04 | The United States Of America As Represented By The United States Department Of Energy | Advanced insulated gate bipolar transistor gate drive |
| DE102011003733B4 (de) | 2011-02-07 | 2023-06-15 | Infineon Technologies Ag | Verfahren zur Ansteuerung eines Transistors und Ansteuerschaltung |
| US9071245B2 (en) * | 2013-04-24 | 2015-06-30 | Hamilton Sundstrand Corporation | Solid state power controller gate control |
| WO2015079492A1 (ja) | 2013-11-26 | 2015-06-04 | サンケン電気株式会社 | ゲート駆動回路及びインテリジェントパワーモジュール |
| JP6610154B2 (ja) * | 2015-10-15 | 2019-11-27 | Ｔｄｋ株式会社 | スイッチ駆動装置およびスイッチ駆動方法 |
| JP7037538B2 (ja) * | 2019-12-20 | 2022-03-16 | 株式会社タムラ製作所 | ゲート駆動回路 |
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|---|---|---|---|---|
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| JPH0479758A (ja) * | 1990-07-19 | 1992-03-13 | Fuji Electric Co Ltd | 電流センスｉｇｂｔの駆動回路 |
| JP2669117B2 (ja) * | 1990-07-19 | 1997-10-27 | 富士電機株式会社 | 電圧駆動形半導体素子の駆動回路 |
| JP2674355B2 (ja) * | 1991-05-15 | 1997-11-12 | 三菱電機株式会社 | パワー素子の過電流保護装置 |
| US5485341A (en) * | 1992-09-21 | 1996-01-16 | Kabushiki Kaisha Toshiba | Power transistor overcurrent protection circuit |
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- 1994-04-27 JP JP6089310A patent/JP2881755B2/ja not_active Expired - Fee Related
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- 1995-04-25 DE DE69533383T patent/DE69533383T2/de not_active Expired - Lifetime
-
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- 1997-07-14 US US08/892,343 patent/US5852538A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5852538A (en) | 1998-12-22 |
| DE69533383T2 (de) | 2005-08-11 |
| DE69533383D1 (de) | 2004-09-23 |
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