JP2000208669A - ハイブリッド集積回路装置の構造 - Google Patents

ハイブリッド集積回路装置の構造

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Abstract

(57)【要約】 【課題】 絶縁回路基板１に半導体チップ２を直接的に
搭載した場合において、この半導体チップ２に対して保
護等用のコンデンサを設けることによる大型化及び重量
のアップ、価格のアップを回避する。 【解決手段】 前記絶縁回路基板１の表面のうち前記半
導体チップ２の部分に、適宜面積の導体膜６を形成し、
この導体膜の表面に誘電体層７を形成し、この誘電体層
の表面に前記半導体チップ２を導電ペースト８にて接着
することにより、導体膜６と、導電ペースト８と、その
間における誘電体層７とによってコンデンサを形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、各種の回路素子を
形成した半導体チップを、絶縁回路基板に対して直接的
に搭載して成るハイブリッド集積回路装置において、そ
の構造に関するものである。
【０００２】
【従来の技術】最近のハイブリッド集積回路装置におい
ては、その小型・軽量化を図ることのために、各種の回
路パターンを形成した絶縁回路基板に、各種の回路素子
を形成した半導体チップを直接的に搭載すると言ういわ
ゆるチップオン型に構成することが行われている。
【０００３】そして、このチップオン型のハイブリッド
集積回路装置において、その絶縁回路基板に搭載した半
導体チップに対しては、当該半導体チップを保護する等
のために、絶縁回路基板における電源回路パターン又は
グランド回路パターンとの間にコンデンサを設けること
が必要であり、従来は、このコンデンサを、前記半導体
チップとは別個にして、前記絶縁回路基板に搭載するよ
うに構成している。
【０００４】
【発明が解決しようとする課題】しかし、このように、
半導体チップの保護等に対するコンデンサを、前記半導
体チップとは別個にして絶縁回路基板に搭載すること
は、絶縁回路基板には、このコンデンサを搭載するため
のスペース、及び、このコンデンサに対する回路パター
ンを必要とするから、この分だけハイブリット集積回路
装置の小型・軽量化を図ることができないばかりか、こ
れに加えて前記コンデンサを搭載する手数が必要である
ために、価格のアップを招来すると言う問題があった。
【０００５】本発明は、これらの問題を解消した構造を
提供することを技術的課題とするものである。
【０００６】
【課題を解決するための手段】この技術的課題を達成す
るため本発明は、「各種の回路素子を形成した半導体チ
ップを、表面に回路パターンを形成した絶縁回路基板に
搭載して成るハイブリット集積回路装置において、前記
絶縁回路基板における表面のうち前記半導体チップの部
分に、前記回路パターンの一部に電気的に導通する適宜
面積の導体膜を形成し、この導体膜の表面に誘電体層を
形成し、この誘電体層の表面に前記半導体チップを導電
ペーストにて接着する。」と言う構成にした。
【０００７】
【発明の作用・効果】このように構成することにより、
絶縁回路基板の表面に形成した導体膜と、半導体チップ
に対する接着用の導電ペーストと、その間における誘電
体層とによってコンデンサを形成することができ、換言
すると、半導体チップに対する保護等のコンデンサを、
当該半導体チップの裏側に形成することができるのであ
る。
【０００８】従って、本発明によると、絶縁回路基板に
半導体チップに対する保護等用のコンデンサを搭載する
ためのスペース及び回路パターンを設けること、並び
に、コンデンサを搭載することの工程を省略することが
できるから、絶縁回路基板の小型・軽量化、ひいては、
ハイブリッド集積回路装置の小型・軽量化を確実に達成
できると共に、低価格化を達成できる効果を有する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を、図
１及び図２の図面について説明する。この図において、
符号１は、フレキシブル回路基板等の絶縁回路基板を示
し、この絶縁回路基板１の表面の一部には、半導体チッ
プ２を搭載するためのスペース３が設けられていると共
に、前記半導体チップ２に電気的に接続する各種の回路
パターン４、及び電源回路パターン５又はグランド回路
パターンが形成されている。
【００１０】前記絶縁回路基板１の表面にのうち前記半
導体チップ２を搭載するためのスペース３に、前記電源
回路パターン５に電気的に一体的に繋がる適宜面積の導
体膜６を形成する。なお、この導体膜６は、前記各種の
回路パターン４，５を、絶縁回路基板１の表面に対する
スクリーン印刷にて形成するとき、又は、絶縁回路基板
１の表面全体を形成した金属膜に対するホォトリソ法に
て形成するときにおいて同時に形成する。
【００１１】そして、前記導体膜６の上面に、酸化チタ
ン、チタン酸バリウム又は窒化珪素等の誘電体層７を形
成したのち、この誘電体層７の上面に、前記半導体チッ
プ２を、銀ペースト等の導電ペースト８にて接着するの
である。なお、前記誘電体層７は、その薄板を前記導体
膜６に対して貼着することによって形成するか、前記導
体膜６に対して塗布することによって形成する。
【００１２】このように構成することにより、絶縁回路
基板１の表面に形成した導体膜６と、半導体チップ２に
対する接着用の導電ペースト８と、その間における誘電
体層７とによってコンデンサを形成することができ、換
言すると、半導体チップ２に対する保護等のコンデンサ
を、当該半導体チップ２の裏側に形成することができる
のである。
【００１３】なお、前記コンデンサにおける静電容量
は、前記導体膜６、誘電体層７及び導電ペースト８の面
積によって任意に設定できることは言うまでもない。ま
た、前記半導体チップ２と、前記各回路パターン４との
間は、その間をワイヤボンディングした金属線９にて電
気的に接続され、この半導体チップ２の全体は、絶縁回
路基板１の上面に塗布した樹脂１０にてパッケージされ
ている。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す縦断正面図である。
【図２】本発明の実施の形態の分解した状態を示す斜視
図である。
【符号の説明】
１ 絶縁回路基板 ２ 半導体チップ ４ 回路パターン ５ 電源回路パターン ６ 導体膜 ７ 誘電体層 ８ 導電ペースト

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】各種の回路素子を形成した半導体チップ
    を、表面に回路パターンを形成した絶縁回路基板に搭載
    して成るハイブリット集積回路装置において、 前記絶縁回路基板における表面のうち前記半導体チップ
    の部分に、前記回路パターンの一部に電気的に導通する
    適宜面積の導体膜を形成し、この導体膜の表面に誘電体
    層を形成し、この誘電体層の表面に前記半導体チップを
    導電ペーストにて接着したことを特徴とするハイブリッ
    ド集積回路装置の構造。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005561A (ja) * 2005-06-23 2007-01-11 Fujitsu Ltd キャパシタ内蔵両面実装回路基板を有する電子装置
WO2007029445A1 (ja) * 2005-09-06 2007-03-15 Matsushita Electric Industrial Co., Ltd. キャパシタ搭載型半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6442158A (en) * 1987-08-10 1989-02-14 Nec Corp Hybrid integrated circuit device
JPH0435058A (ja) * 1990-05-31 1992-02-05 Hitachi Ltd 複合集積回路装置および混成集積回路装置
JPH08340059A (ja) * 1995-06-12 1996-12-24 Oki Electric Ind Co Ltd 半導体デバイスパッケージングシステム
JPH09252076A (ja) * 1996-03-15 1997-09-22 Sansei Denshi Japan Kk Ｉｃ及びｉｃ用リードフレーム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005561A (ja) * 2005-06-23 2007-01-11 Fujitsu Ltd キャパシタ内蔵両面実装回路基板を有する電子装置
JP4486553B2 (ja) * 2005-06-23 2010-06-23 富士通株式会社 キャパシタ内蔵両面実装回路基板を有する電子装置
WO2007029445A1 (ja) * 2005-09-06 2007-03-15 Matsushita Electric Industrial Co., Ltd. キャパシタ搭載型半導体装置
US7884443B2 (en) 2005-09-06 2011-02-08 Panasonic Corporation Semiconductor device having a mounting substrate with a capacitor interposed therebetween

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