KR20000029577A - 선형전류-전압특성을가지는반도체부품 - Google Patents
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Abstract
양방향 구조와 결합된 병렬의 기점을 통해 선형 전류-전압특성을 얻는 반도체장치가 기술된다. 전형적인 장치는 p-로 도핑된 기판(10) 상에 산화층(20)을 포함한다. 이 산화층의 상부에는 세로방향의 n-드리프트영역을 형성하는 n-형 드리프트영역(30)이 생성된다. n-드리프트영역은 각 단부에 약하게 도핑된 p-형 웰(32)을 가지고 그리고 p-형 웰은 소오스 또는 드레인전극(35)에 대한 콘택을 구성하는, 강하게 도핑된 p+반도체재료로 된 부분(31)을 가진다. p-형 웰(32) 각각은 n+영역(33)을 포함하고 또한 상기 p-형 웰의 상부에 게이트전극(34)을 가져, n+로 도핑된 영역(33)은 게이트와 드레인전극 또는 게이트와 소오스전극 사이의 p-형 웰(32)에 위치된다. 따라서, 공통 드리프트영역을 가지는 양방향 이중 DMOS구조가 생성된다.
Description
SOI(Silicon-On-Insulator)상의 횡형 절연게이트 바이폴라트랜지스터의 단면이 도 1에 도시되어 있다. 도 2는 두 개의 등가 계면효과트랜지스터와 두 개의 접합트랜지스터(T1 및 T2)로서 설명될 수 있는, 이 복합장치의 단순한 등가회로를 보여주는 것으로서, p-웰은 T2를 위한 소오스저항으로서 역할한다. LIGBT는 횡형 이중-확산 금속-산화물-반도체(LDMOS) 트랜지스터와 비슷하게 보인다. LDMOS 트랜지스터는 드리프트영역(drift region)으로 알려진, 약하게 도핑된 수 마이크로미터의 재료에 의해 채널영역으로부터 드레인콘택이 분리되는 것을 제외하고는 NMOS 트랜지스터와 매우 비슷하다. 개략적인 LDMOS 장치가 도 3에 도시되어 있는데, 이는 양극으로 불리는 p+영역이 드레인으로 불리는 n+확산으로 대체된 것을 제외하고는 도 1의 장치와 유사하다. 오프-상태에서, LDMOS는 드리프트영역과 p-웰과 p-형 기재가 형성하는 두개의 역-바이어스된 pn접합에서 높은 드레인전압을 지원하기 위해 드리프트영역을 사용한다. 이 단순한 변형은 전류-전압특성에 관해서 이 장치의 동작특성에 상당한 영향을 미친다.
온-상태에서, 도 1에서 설명된 LIBGT는 도 3에 따른 등가 LDMOS의 저항보다 5-10배 낮은 온-저항을 가져, 저항이 중요한 응용에서는 훌륭한 선택을 할 수 있게 해준다. 그러나, LIGBT는 양극측의 pn다이오드로 인해 낮은 전류에서 매우 높은 저항을 가진다는 단점이 있는데, 이러한 단점은, 만일 트랜지스터가 낮은 전류에서 구동한다면 왜곡을 야기시켜 트랜지스터가 이 영역에서 비-선형 함수를 나타내게 한다.
도 4에 설명된 바와 같이 양극 콘택영역에 n+와 p+확산 둘다를 가지는 하이브리드 IGBT와 DMOS를 설계할 수 있다. 이러한 구성은 일반적으로 단-양극 LIGBT(Short-Anode LIGBT : SA-LIGBT)로서 표시된다. 게이트에 인가되는 임계전압보다 큰 양전압과 양극상의 낮은 전압으로, 이 장치는 LDMOS 장치와 같이 전자전류를 전도한다. 특정 전류레벨에서, p+영역을 따라 전개된 전압강하가 양극/드리프트 접합에 순방향 바이어스를 걸기에 충분하고 그리고 양극이 드리프트영역에 소수 캐리어(홀(hole))를 주입한다. 이들 소수 캐리어들은 드리프트영역의 전도성을 변조시키고 그리고 장치는 일반적인 LIGBT와 같이 작동한다. 따라서, 그러한 장치는 n-드리프트영역의 직렬저항이 양극 p와 n접합을 높은 전류로 순방향 바이어스하여 장치가 IGBT 전류-전압특성을 취하기 전까지 DMOS 선형 행위를 가지게 된다. 따라서 전체 전류-전압 특성곡선은 두개의 완전한 선형 부분을 보이지만 그러나 이들은 상당이 상이한 미분(기울기)을 가진다. 따라서, 두 곡선의 기울기 간에 특성의 변화가 있게 되어 비-선형성이 존재하게 되어 이 과정에서 왜곡을 생성하게 된다(이에 관한 또 다른 정보는 미국 캘리포니아 스탠포드대학의 전기공학부에서 1993년에 도날드 알. 디즈니(Donald R. Disney)가 발표한 기술보고서 제 ICL 93-020 "Physics and Techology of Lateral Power Devices in Silicon-On-Insulator Substrates"에서 볼 수 있다).
이외에도, 만일 SOI재료에서 절연체 아래 기재바이어싱이 변한다면, n-드리프트영역내 직렬저항이 절연체와 실리콘계면에서 전기적 하전캐리어들의 축적 또는 공핍으로 인해 변하게 되고, 이에 따라 장치의 전류-전압특성이 변하게 된다. 또한 AC조건하에서 트랜지스터는 작동하지 않게 되는데, 이는 가장 높은 전압이 ｐ＋양극에 가해지기 때문이다
전화시스템에서 중계기능과 같은 몇몇 응용에서, 병렬의 기점을 통한 선형성과 양방향 전압지원을 통한 선형성을 필요로 한다.
예컨대, 새트윈더(Satwinder)와 와이(Wai)의 1995년도 미국특허 제5,382,535호에는 "Method of fabricating performance Lateral Double-diffused MOS Transistor"가 기재되어 있는데, 이는 대칭의 종류를 설명하고 또한 REduced SURface Field를 나타내는, 공통적으로 RESURF로 불리는 기술을 사용한다. 그러나 이 해결책은 두 개의 소오스콘택들 사이에 중앙으로 연장하는 드레인을 가진다. 즉 한쪽의 소오스는 드레인으로서 사용되지 않는다. 이는, 쌍방향 해결책(bilateral solution)으로 여겨질 수 없고, 쌍방향 작용을 이루기 위해 이러한 부품은 대응하는 LDMOS와 직렬로 연결되어야만 한다는 것을 의미한다.
본 발명은 병렬의 기점(the origin of coordinates) 통해 선형 전류-전압특성들을 구하기 위한, SOI(Silicon-On-Insulator)상의 횡형 절연게이트 바이폴라트랜지스터(Lateral Insulated Gate Bipolar Transistor : LIGBT)의 개선에 관한 것이다.
도 1은 LIGBT장치의 단면도를 보여주는 도면.
도 2는 LIGBT장치의 등가회를 보여주는 도면.
도 3은 LDMOS트랜지스터의 단면을 보여주는 도면.
도 4는 단-양극 LIGBT장치의 단면을 보여주는 도면.
도 5는 본 발명에 따른 양방향 IGBT장치의 단면을 보여주는 도면.
도 6은 본 발명에 따른, 구획된 양방향 IGBT장치의 단면을 보여주는 도면.
본 발명은 상기에서 언급한 LIGBT의 단점들을 개선하여, 전류-전압특성에 관해서 병렬의 기점을 통해 선형성을 이루지만, 이는 양방향 구조를 나타낼 뿐만 아니라 AC동작이 이루어지게 한다.
본 발명은 SOI웨이퍼상에 IGBT의 양극 대신에 DMOS 트랜지스터구조를 제공한다. 가장 기본적인 형태에서, 양극은 음극에 대칭되게 된다.
온-상태에서, 게이트들은 DMOS트랜지스터가 온-상태에 있도록 바이어스된다. 양극측에서, 전류는 먼저 제2트랜지스터가 p-웰 다이오드를 순방향 바이어스하여 드리트프영역의 전도성변조를 시작시키기 전까지 제2트랜지스터를 통과하여, LIGBT 전류-전압특성을 보인다. 고유 트랜지스터들의 대칭성은 장치가 AC조건하에서 작동하도록 한다.
개선된 설계는 드리프트영역의 전도성변조를 개선하기 위해 트랜지스터의 횡방향 설계에 포함된 p＋전극들을 포함할 수 있다．또한 균일하지 않은 드리프트영역 도핑은 온－저항에 대한 전압항복을 극대화시키도록 설계될 수 있다.
본 발명의 목적과 장점을 포함해, 본 발명은 첨부 도면과 함께 이루어진 다음의 상세한 설명을 참조함으로써 보다 잘 이해될 수 있을 것이다.
도 5와 도 6은 SOI웨이퍼상에 IGBT의 양극 대신에 DMOS트랜지스터를 제공하는, 본 발명에 따른 구조를 보여준다. 가장 기본적인 실시예 형태에서, 양극은 도 5에서 잘 나타나 있듯이 음극에 대히 완전히 대칭되게 된다.
양방향 구조로 결합된 병렬의 기점을 통하여 선형 전류-전압특성을 구하기 위한 도 5의 반도체장치는, 실시예에서 p-로 도핑된 기판의 상부 위에 산화층을 포함한다. 이 산화층의 위에는, 세로방향 n-드리프트영역을 형성하는 n-형 드리프트영역이 만들어진다. n-드리프트영역은 각 단부에 p+로 도핑된 반도체재료로 이루어진 p-형 웰을 포함하고 그리고 각 p-형 웰은 소오스 또는 드레인전극을 구성하게 되는 n+영역을 포함한다. p-형 웰들의 상부에는, 부가적으로 채널영역의 전류를 제어하기 위한 계면효과 구조를 얻기 위해 게이트전극들이 만들어진다. 그러므로, 공통 드리프트영역을 가지는 양방향 이중 DMOS구조가 만들어진다.
시작재료로서, 기판(10)과, 절연층(20)과 그리고 반도체 상부층(30)으로 구성된 SOI재료를 사용할 수 있다. 기판(10)은 1000㎛의 두께를 가지고 또한 약하게 또는 강하게 도핑된 실리콘기판일 수 있다. 기판은 또한 이산화규소, 사파이어, 또는 다이아몬드 등으로 구성되는 절연체일 수 있다. 실시예에서 절연체(20)는 0.1 내지 10㎛의 두께를 가지는 이산화규소층일 수 있다. 택일적으로, 절연체는 기판(10) 그 자체와 같은 형태의 재료일 수 있다. 즉 이산화실리콘, 사파이어, 다이아몬드 등과 같은 재료일 수 있다. 상부층(30)은 0.1 내지 30㎛의 두께를 가지고 또한 약하게 도핑된 실리콘층일 수 있다.
상기에서 설명된 부품은 먼저 상부층(30)에 얇은 보호 산화층을 성장 또는 증착함으로써 제조될 수 있다. 계속하여, 정확한 기본 도핑레벨이 상부층에서 이루어지도록 n-도핑물의 이온주입이 행해진다. 이온주입된 도핑량은 1011내지 1013㎝-2정도일 수 있다. 후속하는 어닐링 후에 사진식각(포토리소그래피)적으로 규정된 패턴을 통해 이온주입을 행함으로써 p+영역(31)이 생성될 수 있다. 적절한 주입량 레벨은 1014내지 1016㎝-2이다. p+영역은 무엇 보다도 후속단계에서 만들어지는 p-웰 영역(32)에 대한 훌륭한 콘택을 얻기 위하여 필요하다. 리소그래피 패턴을 형성하는 재료가 제거된 후에, 후속하는 어닐링은 도 5에 도시되어 있듯이 p+영역(31)을 매립된 절연체를 향해 아래쪽으로 드라브인시킨다. 그러나, 이는 완전히 필요한 것은 아니고 그리고 상부층(30)이 두꺼운 경우에는 실행하기에 어려울 수 있다.
p+영역(31) 뿐만 아니라 상부층의 기본 도핑레벨이 형성된 후에, 보호 산화막을 제거할 수 있다. 그런 다음, 상부층(30) 위에 게이트산화막과 게이트재료를 각각 성장 또는 증착할 수 있다. 실시예에서 게이트산화막의 두께는 50-1000Å 정도일 수 있다. 게이트재료는 0.1 - 1㎛의 두께를 가지는, 강하게 도핑된 다결정 실리콘으로 구성될 수 있다. 후속하는 사진식각적 패턴으로, 드레인과 소오스측에 대한 게이트구조가 에칭으로 형성될 수 있다. 적절한 게이트의 길이는 0.2 - 5㎛일 수 있다.
부가적인 사진식각적인 패턴으로, p-웰(32)이 1011내지 1014㎝-2의 이온주입량의 이온주입으로 부가될 수 있다. 패턴은 p-웰 영역(32)이 게이트구조의 한 모서리(36)를 향해 제어되도록 패턴이 형성된다. (그러한 모서리가 도 6에서 점선(36)으로 표시되어 있다). 후속하는 어닐링에서 측방향 확산에 의해 채널길이가 결정되게 된다(얼마나 멀리 게이트구조 아래로 p-웰이 도달하는가가 결정된다). 동일한 방식으로, 드레인과 소오스측에서 n+영역(33)이 형성되어 열처리된다. 대쉬선으로 제한되어 있는 p-웰(32)은 도 5와 도 6에 도시되어 있듯이 강하게 도핑된 p+영역(31)과 적어도 하나의 n+영역을 포함한다는 것을 명심해야 한다.
드리프트영역의 길이(소오스와 드레인 간의 거리)는 부품이 용인하고 또한 견딜 수 있는 전압레벨에 의해 결정된다. 주어진 드리프트영역의 길이에 대한 전압 용인성을 개선하기 위해, 측방향으로 가변하는 도핑프로파일이 사용될 수 있어서, 소오스에서 드레인까지 가능한 균일한 전기장 분포를 얻게 된다. 측방향으로 가변하는 도핑프로파일은 다른 모든 도핑영역과 같은 방식으로 형성된다.
다른 실시예에서, 드리프트영역은 균일하게 도핑되지 않고, 농도가 소오스에서부터 장치의 중심을 향해 증가하고 그리고 그런 다음에 중심에서 드레인을 향해 감소한다. 보다 단순한 제조를 위해 그러한 비-균일 드리프트영역은 계단모양으로 도핑되고 그리고 소오스 또는 드레인으로부터 옆으로 보면 중심을 향해 증가하는 계단모양이다.
부품을 완전히 다 만들기 위해서, 표준 단계인 콘택홀과, 메탈리제이션과 패시베이션단계가 후속한다.
병렬의 기점을 통해 선형이 되게 되는 전류-전압특성을 보일 수 있는 능력 이외에 기술된 부품의 부가적인 장점으로서, 장치는 그의 양방향 구조로 인해, 드리프트영역을 제어하기 위한 제1게이트와 바이어싱전압으로 작동모드를 규정하기 위한 제2게이트를 사용하여 소오스와 드레이을 가지는 DMOS장치 또는 음극과 양극을 가지는 IGBT장치와 같이 작동하도록 제어될 수 있다.
본 기술분야의 당업자라면 청구항에 의해 규정된 본 발명의 사상과 범위를 벗어남이 없이 본 발명의 개념에 따른 장치에 다양한 수정과 변경들이 이루어질 수 있다는 것을 알 수 있을 것이다.
Claims (7)
- 기판의 상부에는 절연층을 가지고 또한 상기 절연층의 상부에는 n-형 드리프트영역을 가지면; 상기 n-드리프트영역의 각 단부에는 p-웰을 구성하는 약하게 도핑된 p-형 영역이 형성되고 또한 상기 p-웰은 소오스 또는 드레인영역을 형성하는 강하게 도핑된 n+영역을 가지고; 상기 p-형 웰은 적어도 일부분이 p+로 도핑된 반도체재료와 그리고 상기 p-형 웰의 상부의 게이트전극을 포함하고, 상기 n+로 도핑된 반도체재료의 부분 또는 부분들은 게이트와 드레인전극 또는 게이트와 소오스전극 사이의 상기 p-웰에 위치되어 공통 드리프트영역을 가지는 양방향 이중 DMOS구조를 형성하게 되는, 양방향 구조로 결합된 병렬의 기점을 통해 선형 전류-전압특성을 구하는 반도체장치.
- 제1항에 있어서, 상기 기판은 n-형으로 도핑된 실리콘기판이거나 또는 p-형으로 도핑된 실리콘기판인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 기판이 절연체인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 기판은 산화물 절연체인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 소오스와 드레인측의 p-형 웰내 몇몇 영역에서 상기 p+로 도핑된 반도체재료가 상기 드리프트영역까지 도달하여 소수 캐리어의 주입을 개선하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 프리프트영역은 균일하게 도핑되지 않고, 도핑농도가 소오스 또는 드레인측에서 보았을 때에 장치의 중앙을 향해 증가하고 또한 드리프트영역의 중앙에서 보았을 때에 드레인 또는 소오스를 향해 감소하는 것을 특징으로 하는 반도체장치.
- 제6항에 있어서, 상기 드리프트영역의 도핑은 소오스 또는 드레인에서 보았을 때에 계단형식으로 중앙을 향해 증가하는 것을 특징으로 하는 반도체장치.
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