JPH0529911A - Ecl範囲外の信号検知用bicmos入力回路 - Google Patents
Ecl範囲外の信号検知用bicmos入力回路Info
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- JPH0529911A JPH0529911A JP3142245A JP14224591A JPH0529911A JP H0529911 A JPH0529911 A JP H0529911A JP 3142245 A JP3142245 A JP 3142245A JP 14224591 A JP14224591 A JP 14224591A JP H0529911 A JPH0529911 A JP H0529911A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】 (修正有)
【目的】 同一のピンがECL信号を入力することも、
テスト等のような特別の機能のためのECL範囲より低
い信号を検知することも可能であって、BiCMOS集
積回路のピン数を節約できる。 【構成】 直列接続した複数個のCMOSインバータ回
路21−22,23−24,25−26を有しており、
一番目のインバータの入力ノードは本回路の入力端子4
1へ接続しており且つ最後のインバータ回路の出力ノー
ドは本回路の出力端子45へ接続している。ダイオード
接続型バイポーラトランジスタ11,12,13が、一
番目のインバータから最後のインバータへかけて減少す
る態様で、VCCと各CMOSインバータ回路のPMO
Sトランジスタのソース電極との間に電圧差を形成す
る。最後のインバータ回路は、全く電圧差を有しておら
ず、従ってその出力は完全なCMOSのスイングを有し
ている。
テスト等のような特別の機能のためのECL範囲より低
い信号を検知することも可能であって、BiCMOS集
積回路のピン数を節約できる。 【構成】 直列接続した複数個のCMOSインバータ回
路21−22,23−24,25−26を有しており、
一番目のインバータの入力ノードは本回路の入力端子4
1へ接続しており且つ最後のインバータ回路の出力ノー
ドは本回路の出力端子45へ接続している。ダイオード
接続型バイポーラトランジスタ11,12,13が、一
番目のインバータから最後のインバータへかけて減少す
る態様で、VCCと各CMOSインバータ回路のPMO
Sトランジスタのソース電極との間に電圧差を形成す
る。最後のインバータ回路は、全く電圧差を有しておら
ず、従ってその出力は完全なCMOSのスイングを有し
ている。
Description
【0001】
【産業上の利用分野】本発明は集積回路における入力回
路に関するものであって、更に詳細には、BiCMOS
集積回路において有用なトライステート入力回路に関す
るものである。
路に関するものであって、更に詳細には、BiCMOS
集積回路において有用なトライステート入力回路に関す
るものである。
【0002】
【従来の技術】集積回路における一般的な問題は、集積
回路と外部世界との間で電気的接続を形成するのに使用
可能なピン数が制限されているということである。集積
回路が一層複雑となり且つより進んだ機能を実施するこ
とが可能となるに従い、物理的拘束条件は使用可能なピ
ン数を低い値に維持している。ピンの数が低いというこ
とは、しばしば、通信上のネックとなる場合がある。
回路と外部世界との間で電気的接続を形成するのに使用
可能なピン数が制限されているということである。集積
回路が一層複雑となり且つより進んだ機能を実施するこ
とが可能となるに従い、物理的拘束条件は使用可能なピ
ン数を低い値に維持している。ピンの数が低いというこ
とは、しばしば、通信上のネックとなる場合がある。
【0003】本発明は、殆どの集積回路における二状態
ピンと対比して、入力ピンが三つの状態の電圧信号に応
答する技術を提供するものである。この「トライステー
ト」技術は、特に、BiCMOS集積回路に対して適合
されている。
ピンと対比して、入力ピンが三つの状態の電圧信号に応
答する技術を提供するものである。この「トライステー
ト」技術は、特に、BiCMOS集積回路に対して適合
されている。
【0004】BiCMOS集積回路は、バイポーラ技術
と相補的金属酸化物半導体(CMOS)技術とが結合さ
れた半導体装置である。このようなBiCMOS集積回
路においては、より速度が早くより大きな電力消費のバ
イポーラトランジスタ回路が、バイポーラトランジスタ
において本質的な速度及び駆動能力を使用するために、
半導体装置において適宜の位置に設けられる。CMOS
回路は、そのより高い集積度及びより低い電力消費が妥
当する箇所において使用される。
と相補的金属酸化物半導体(CMOS)技術とが結合さ
れた半導体装置である。このようなBiCMOS集積回
路においては、より速度が早くより大きな電力消費のバ
イポーラトランジスタ回路が、バイポーラトランジスタ
において本質的な速度及び駆動能力を使用するために、
半導体装置において適宜の位置に設けられる。CMOS
回路は、そのより高い集積度及びより低い電力消費が妥
当する箇所において使用される。
【0005】あるBiCMOS集積回路は、バイポーラ
論理回路にとって適切な信号レベルで外部世界と通信す
る。CMOSレベル信号は該装置内において使用され
る。BiCMOS装置において使用される一般的なバイ
ポーラ論理はエミッタ結合論理(ECL)であり、それ
は−0.9乃至−1.7Vの間の信号範囲を有してい
る。一方、CMOS信号は5Vの範囲でスイング、即ち
振れる。
論理回路にとって適切な信号レベルで外部世界と通信す
る。CMOSレベル信号は該装置内において使用され
る。BiCMOS装置において使用される一般的なバイ
ポーラ論理はエミッタ結合論理(ECL)であり、それ
は−0.9乃至−1.7Vの間の信号範囲を有してい
る。一方、CMOS信号は5Vの範囲でスイング、即ち
振れる。
【0006】
【発明が解決しようとする課題】本発明は、ECL範囲
より低い電圧レベルを持った信号に応答する入力回路を
提供している。このことは、同一のピンが通常の通信に
対するECL信号を集積回路の残部へ送信することを可
能とし、且つ例えばテスト等のようなBiCMOS装置
における特別の機能のためにECL範囲より低い電圧レ
ベルにおける特別の信号を送信することを可能とする。
より低い電圧レベルを持った信号に応答する入力回路を
提供している。このことは、同一のピンが通常の通信に
対するECL信号を集積回路の残部へ送信することを可
能とし、且つ例えばテスト等のようなBiCMOS装置
における特別の機能のためにECL範囲より低い電圧レ
ベルにおける特別の信号を送信することを可能とする。
【0007】
【課題を解決するための手段】本発明は、複数個のCM
OSインバータ回路を有するBiCMOS回路を提供し
ている。第一インバータ回路の入力端子は入力パッドへ
接続されており、その入力パッドは入力ピンに接続され
ている。該インバータ回路を形成するPMOSトランジ
スタのソース電極は、第一電圧差回路を介して、第一基
準電圧へ結合されている。
OSインバータ回路を有するBiCMOS回路を提供し
ている。第一インバータ回路の入力端子は入力パッドへ
接続されており、その入力パッドは入力ピンに接続され
ている。該インバータ回路を形成するPMOSトランジ
スタのソース電極は、第一電圧差回路を介して、第一基
準電圧へ結合されている。
【0008】第二CMOSインバータ回路が、第一イン
バータ回路と直列的に接続されており、第一インバータ
回路の出力端子は第二インバータ回路の入力端子へ接続
されている。同様に、第二インバータ回路を形成するP
MOSトランジスタのソース電極は、第二電圧差回路を
介して、基準電圧へ結合されている。この回路による電
圧差の量は、第一電圧差回路のものよりも小さい。
バータ回路と直列的に接続されており、第一インバータ
回路の出力端子は第二インバータ回路の入力端子へ接続
されている。同様に、第二インバータ回路を形成するP
MOSトランジスタのソース電極は、第二電圧差回路を
介して、基準電圧へ結合されている。この回路による電
圧差の量は、第一電圧差回路のものよりも小さい。
【0009】対応する電圧発生回路を具備する直列接続
したCMOSインバータ回路のシーケンスは、最後のC
MOSインバータ回路が該インバータ回路のそのPMO
Sトランジスタのソース電極をECL入力条件の下で第
一基準電圧へ直接的に接続させる迄、その電圧差の量で
継続する。最後のCMOSインバータ回路は、CMOS
動作のための完全なCMOS電圧スイング即ち振れが可
能である。
したCMOSインバータ回路のシーケンスは、最後のC
MOSインバータ回路が該インバータ回路のそのPMO
Sトランジスタのソース電極をECL入力条件の下で第
一基準電圧へ直接的に接続させる迄、その電圧差の量で
継続する。最後のCMOSインバータ回路は、CMOS
動作のための完全なCMOS電圧スイング即ち振れが可
能である。
【0010】実施上、三個のCMOSインバータ回路が
充分であることが判明した。ダイオード接続したバイポ
ーラトランジスタは、PMOSトランジスタと第一基準
電圧との間に電圧差回路を形成する。
充分であることが判明した。ダイオード接続したバイポ
ーラトランジスタは、PMOSトランジスタと第一基準
電圧との間に電圧差回路を形成する。
【0011】
【実施例】図1は、本発明の一実施例に基づいて構成し
た回路を示している。入力パッド41は、図1の回路が
一部を形成する集積回路へ送信するために、接続した入
力ピン(不図示)から信号を受取る。従来、殆どのBi
CMOS集積回路は、二つの供給電圧、例えば0Vにあ
るVCC及び−5.2VにあるVEEの間で動作する。
た回路を示している。入力パッド41は、図1の回路が
一部を形成する集積回路へ送信するために、接続した入
力ピン(不図示)から信号を受取る。従来、殆どのBi
CMOS集積回路は、二つの供給電圧、例えば0Vにあ
るVCC及び−5.2VにあるVEEの間で動作する。
【0012】図1の入力回路は、パッド41と出力端子
45との間で動作する。この入力回路は、相補的トラン
ジスタ対21及び22,23及び24,25及び26に
よって形成される三個のCMOSインバータ回路を有し
ている。第一インバータの入力端子は、トランジスタ2
1,22の共通接続したゲート電極であり、それは入力
パッド41へ接続されている。そのインバータの出力端
子は、相補的トランジスタ対21,22の共通ノードで
あり、それは相補的トランジスタ対23,24によって
形成される次のCMOSインバータ回路の入力ノードへ
接続されている。次いで、トランジスタ対23,24の
出力ノードは、相補的トランジスタ対25,26によっ
て形成される最後のインバータ回路の入力ノードへ接続
されている。トランジスタ対25,26の共通ノードは
そのインバータの出力ノードであり、それは出力端子4
5へ接続されている。
45との間で動作する。この入力回路は、相補的トラン
ジスタ対21及び22,23及び24,25及び26に
よって形成される三個のCMOSインバータ回路を有し
ている。第一インバータの入力端子は、トランジスタ2
1,22の共通接続したゲート電極であり、それは入力
パッド41へ接続されている。そのインバータの出力端
子は、相補的トランジスタ対21,22の共通ノードで
あり、それは相補的トランジスタ対23,24によって
形成される次のCMOSインバータ回路の入力ノードへ
接続されている。次いで、トランジスタ対23,24の
出力ノードは、相補的トランジスタ対25,26によっ
て形成される最後のインバータ回路の入力ノードへ接続
されている。トランジスタ対25,26の共通ノードは
そのインバータの出力ノードであり、それは出力端子4
5へ接続されている。
【0013】トランジスタ21,22によって形成され
る第一インバータ回路に関して、PMOSトランジスタ
21のソース電極は、二個のダイオード接続したバイポ
ーラトランジスタ11,12によって、第一基準電圧V
CCへ結合されている。NPNバイポーラトランジスタ
11,12の各々は、それらのベース及びコレクタ電極
を共通接続している。バイポーラトランジスタ11,1
2は、第一電圧差回路を形成しており、それは、0Vか
ら約−1.7Vへ2VBEの電圧分降下させる。一方、
NMOSトランジスタ22のソース電極は、−5.2V
であるVEEにある第二基準電圧へ接続されている。
る第一インバータ回路に関して、PMOSトランジスタ
21のソース電極は、二個のダイオード接続したバイポ
ーラトランジスタ11,12によって、第一基準電圧V
CCへ結合されている。NPNバイポーラトランジスタ
11,12の各々は、それらのベース及びコレクタ電極
を共通接続している。バイポーラトランジスタ11,1
2は、第一電圧差回路を形成しており、それは、0Vか
ら約−1.7Vへ2VBEの電圧分降下させる。一方、
NMOSトランジスタ22のソース電極は、−5.2V
であるVEEにある第二基準電圧へ接続されている。
【0014】更に、PMOSトランジスタ21が設けら
れるN−ドープ基板は、−1.7Vであるソース電極電
圧にバイアスされている。従って、ECL範囲(−0.
8乃至−1.1V)における入力信号の場合、NMOS
トランジスタ22はオン状態を維持し、且つ該インバー
タの出力信号は低状態を維持する。該インバータは、入
力信号電圧が−1.7−VT(尚、VTはPMOSトラ
ンジスタ21のスレッシュホールド電圧)より下側に降
下した場合にのみ、高状態へスイッチすることが可能で
ある。相補的トランジスタ対21,22のCMOSイン
バータの出力電圧は、従って、−5Vから−1.7Vの
範囲でスイング即ち、振れることが可能である。
れるN−ドープ基板は、−1.7Vであるソース電極電
圧にバイアスされている。従って、ECL範囲(−0.
8乃至−1.1V)における入力信号の場合、NMOS
トランジスタ22はオン状態を維持し、且つ該インバー
タの出力信号は低状態を維持する。該インバータは、入
力信号電圧が−1.7−VT(尚、VTはPMOSトラ
ンジスタ21のスレッシュホールド電圧)より下側に降
下した場合にのみ、高状態へスイッチすることが可能で
ある。相補的トランジスタ対21,22のCMOSイン
バータの出力電圧は、従って、−5Vから−1.7Vの
範囲でスイング即ち、振れることが可能である。
【0015】相補的トランジスタ対23,24のCMO
Sインバータも同様に接続されている。PMOSトラン
ジスタ23のソース電極は、電圧差回路、即ち単一のN
PNダイオード接続型バイポーラトランジスタ13を介
して、第一基準電圧VCCへ結合されている。トランジ
スタ13は、そのベース及びコレクタ電極を、該第一基
準電圧へ接続しており、且つそのエミッタ電極をトラン
ジスタ23のソース電極へ接続している。トランジスタ
24のソース電極は、第二基準電圧VEEへ接続されて
いる。
Sインバータも同様に接続されている。PMOSトラン
ジスタ23のソース電極は、電圧差回路、即ち単一のN
PNダイオード接続型バイポーラトランジスタ13を介
して、第一基準電圧VCCへ結合されている。トランジ
スタ13は、そのベース及びコレクタ電極を、該第一基
準電圧へ接続しており、且つそのエミッタ電極をトラン
ジスタ23のソース電極へ接続している。トランジスタ
24のソース電極は、第二基準電圧VEEへ接続されて
いる。
【0016】トランジスタ21と同様に、PMOSトラ
ンジスタ23のN−基板もそのソース電極電圧、即ちV
CCからVBE一個分低い電圧にバイアスされている。
従って、トランジスタ23,24のCMOSインバータ
回路の出力信号は、−0.8V(即ち、VCCよりV
BE一個分低い電圧)から−5.2Vの間の範囲で動作
し、一方、入力信号範囲は、−0.8−VT(尚、VT
はPMOSトランジスタ23のスレッシュホールド電圧
である)からである。殆どのCMOSプロセスにおいて
は、VTは、典型的に、0.75乃至1.1Vの範囲内
である。
ンジスタ23のN−基板もそのソース電極電圧、即ちV
CCからVBE一個分低い電圧にバイアスされている。
従って、トランジスタ23,24のCMOSインバータ
回路の出力信号は、−0.8V(即ち、VCCよりV
BE一個分低い電圧)から−5.2Vの間の範囲で動作
し、一方、入力信号範囲は、−0.8−VT(尚、VT
はPMOSトランジスタ23のスレッシュホールド電圧
である)からである。殆どのCMOSプロセスにおいて
は、VTは、典型的に、0.75乃至1.1Vの範囲内
である。
【0017】相補的トランジスタ対25,26によって
形成される第三CMOSインバータ回路は、何等電圧差
回路を伴うことなしに第一基準電圧へ接続されている。
PMOSトランジスタ25のソース電極は0V
(VCC)であり、且つNMOSトランジスタ26のソ
ース電極は−5.2V(VEE)にある。従って、該イ
ンバータの出力ノード、PMOSトランジスタ25の共
通ドレインノード、及びNMOSトランジスタ26のド
レインノードからの出力信号は、完全なCMOS電圧範
囲においてスイング、即ち振れる。出力端子45は、集
積回路の残部におけるその他のCMOS回路へ信号レベ
ルを供給することが可能である。図1の回路は、更に、
二個のダイオード接続型バイポーラトランジスタ11,
12及び一個のダイオード接続型バイポーラトランジス
タ13を常時ターンオンした状態に維持するために付加
的な回路を有している。NMOSトランジスタ31によ
って形成される電流源(実際には、電流シンク)は、ト
ランジスタ11,12に対してこの機能を与えている。
トランジスタ31は、そのゲート及びドレイン電極を、
バイポーラトランジスタ12のエミッタ電極へ接続して
いる。従って、トランジスタ31は、ダイオード形態で
あり、且つバイポーラトランジスタ11,12から第二
基準電圧VEEへ電流を引出す。引出された電流は、こ
れらのバイポーラトランジスタをターンオンした状態に
維持するのに丁度充分な大きさである。
形成される第三CMOSインバータ回路は、何等電圧差
回路を伴うことなしに第一基準電圧へ接続されている。
PMOSトランジスタ25のソース電極は0V
(VCC)であり、且つNMOSトランジスタ26のソ
ース電極は−5.2V(VEE)にある。従って、該イ
ンバータの出力ノード、PMOSトランジスタ25の共
通ドレインノード、及びNMOSトランジスタ26のド
レインノードからの出力信号は、完全なCMOS電圧範
囲においてスイング、即ち振れる。出力端子45は、集
積回路の残部におけるその他のCMOS回路へ信号レベ
ルを供給することが可能である。図1の回路は、更に、
二個のダイオード接続型バイポーラトランジスタ11,
12及び一個のダイオード接続型バイポーラトランジス
タ13を常時ターンオンした状態に維持するために付加
的な回路を有している。NMOSトランジスタ31によ
って形成される電流源(実際には、電流シンク)は、ト
ランジスタ11,12に対してこの機能を与えている。
トランジスタ31は、そのゲート及びドレイン電極を、
バイポーラトランジスタ12のエミッタ電極へ接続して
いる。従って、トランジスタ31は、ダイオード形態で
あり、且つバイポーラトランジスタ11,12から第二
基準電圧VEEへ電流を引出す。引出された電流は、こ
れらのバイポーラトランジスタをターンオンした状態に
維持するのに丁度充分な大きさである。
【0018】同様に、バイポーラトランジスタ13をオ
ンした状態に維持するために、NMOSトランジスタ3
2によって形成される第二電流源が、バイポーラトラン
ジスタ13を介して電流を引出している。トランジスタ
32のドレイン電極は、バイポーラトランジスタ13の
エミッタ電極へ接続されており、且つトランジスタ32
のソース電極は、第二基準電圧VEEへ接続されてい
る。トランジスタ32のゲート電極は、バイポーラトラ
ンジスタ12のエミッタ電極へ結合されている。この接
続は、トランジスタ32によってバイポーラトランジス
タ13を介して引出される電流が過剰に大きなものとな
ることがなく、NPNトランジスタ13をターンオンし
た状態に維持するのに充分な大きさであることを確保し
ている。
ンした状態に維持するために、NMOSトランジスタ3
2によって形成される第二電流源が、バイポーラトラン
ジスタ13を介して電流を引出している。トランジスタ
32のドレイン電極は、バイポーラトランジスタ13の
エミッタ電極へ接続されており、且つトランジスタ32
のソース電極は、第二基準電圧VEEへ接続されてい
る。トランジスタ32のゲート電極は、バイポーラトラ
ンジスタ12のエミッタ電極へ結合されている。この接
続は、トランジスタ32によってバイポーラトランジス
タ13を介して引出される電流が過剰に大きなものとな
ることがなく、NPNトランジスタ13をターンオンし
た状態に維持するのに充分な大きさであることを確保し
ている。
【0019】入力パッド41には入力端子47も接続さ
れており、入力端子47は、BiCMOS集積回路への
入力バッファ回路を形成するスタンダードなECL回路
へ接続させることが可能である。従って、ECL範囲内
の信号は、スタンダードな動作のために、ライン46及
び端子47を介して集積回路内に伝搬される。特別の動
作が要求される場合、ECLよりも低い入力信号、即ち
より特定的には、−1.7−VTの電圧よりも低い電圧
の入力信号が入力パッド41に印加される。これによ
り、端子45においてCMOS高レベル信号が得られ、
端子45は、例えば集積回路のテスト動作等のような特
別の動作を実施するためにCMOS回路へ接続させるこ
とが可能である。このように、本発明構成によれば、テ
ストを行なうために付加的な入力ピンが必要とされず、
入力ピンの数を最小とさせることが可能である。
れており、入力端子47は、BiCMOS集積回路への
入力バッファ回路を形成するスタンダードなECL回路
へ接続させることが可能である。従って、ECL範囲内
の信号は、スタンダードな動作のために、ライン46及
び端子47を介して集積回路内に伝搬される。特別の動
作が要求される場合、ECLよりも低い入力信号、即ち
より特定的には、−1.7−VTの電圧よりも低い電圧
の入力信号が入力パッド41に印加される。これによ
り、端子45においてCMOS高レベル信号が得られ、
端子45は、例えば集積回路のテスト動作等のような特
別の動作を実施するためにCMOS回路へ接続させるこ
とが可能である。このように、本発明構成によれば、テ
ストを行なうために付加的な入力ピンが必要とされず、
入力ピンの数を最小とさせることが可能である。
【0020】以上、本発明の具体的実施の態様について
説明したが、本発明は、これら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱すること
なしに種々の変形が可能であることは勿論である。例え
ば、上述した実施例は特定の電圧変位回路及び三個のC
MOSインバータ回路を使用する場合について説明した
が、そのような電圧変位回路を修正し且つインバータ回
路の数を変えることによって、本発明が、ECLとは異
なったレベルの所定の電圧範囲より低い信号を検知する
ことも可能である。
説明したが、本発明は、これら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱すること
なしに種々の変形が可能であることは勿論である。例え
ば、上述した実施例は特定の電圧変位回路及び三個のC
MOSインバータ回路を使用する場合について説明した
が、そのような電圧変位回路を修正し且つインバータ回
路の数を変えることによって、本発明が、ECLとは異
なったレベルの所定の電圧範囲より低い信号を検知する
ことも可能である。
【図1】 本発明の一実施例に基づいて構成された回路
の概略図。
の概略図。
11,12,13 ダイオード接続型バイポーラトラン
ジスタ 21−22,23−24,25−26 CMOSインバ
ータ回路 41 入力パッド 45 出力端子
ジスタ 21−22,23−24,25−26 CMOSインバ
ータ回路 41 入力パッド 45 出力端子
Claims (20)
- 【請求項1】 入力端子と出力端子とを具備するBiC
MOS回路において、前記回路が所定の電圧範囲以下の
前記入力端子上の信号を検知することが可能であり、複
数個のCMOSインバータ回路が設けられており、各イ
ンバータ回路は第一基準電圧へ結合された第一電源ノー
ドと第二基準電圧へ結合された第二電源ノードと入力ノ
ードと出力ノードとを具備しており、前記インバータ回
路は、一番目から最後のもの迄互いに直列的に結合され
ており、一つのインバータ回路の出力ノードはそれに続
くインバータ回路の入力ノードへ接続されており、前記
最初のインバータ回路の入力ノードは前記入力端子へ接
続されており、前記最後のインバータ回路の出力ノード
は前記出力端子へ接続されており、少なくとも前記最初
のインバータ回路の前記第一電源ノードと前記第一基準
電圧との間に電圧差手段が接続されており、前記入力端
子上の信号が所定の範囲の信号値よりも低い場合にの
み、前記入力端子上の前記信号を前記出力端子へ送信す
ることを特徴とするBiCMOS回路。 - 【請求項2】 請求項1において、前記複数個のCMO
Sインバータ回路が、前記最初の及び最後のインバータ
回路の間に一個以上のインバータ回路を有しており、前
記電圧差手段が前記インバータ回路の前記第一電源端子
と前記第一基準電圧との間に接続されており、電圧差の
量は前記最初のインバータ回路から前記最後のインバー
タ回路へかけて減少し、前記最後のインバータ回路は、
前記最後のインバータ回路の前記第一電源端子と前記第
一基準電圧との間に何等電圧差を有するものではないこ
とを特徴とするBiCMOS回路。 - 【請求項3】 請求項2において、前記電圧差手段が、
前記インバータ回路と前記第一基準電圧との間に直列接
続した少なくとも一個のダイオード接続型バイポーラト
ランジスタを有することを特徴とするBiCMOS回
路。 - 【請求項4】 請求項3において、前記所定の範囲がE
CL電圧レベルを有することを特徴とするBiCMOS
回路。 - 【請求項5】 請求項3において、更に、前記バイポー
ラトランジスタへ接続されており前記バイポーラトラン
ジスタをオン状態に維持するための電流源が設けられて
いることを特徴とするBiCMOS回路。 - 【請求項6】 請求項5において、前記電流源がダイオ
ード接続型MOSトランジスタを有することを特徴とす
るBiCMOS回路。 - 【請求項7】 請求項1において、前記CMOSインバ
ータ回路の各々がPMOSトランジスタ及びNMOSト
ランジスタを有しており、各トランジスタは、ソース電
極とドレイン電極とゲート電極とを有しており、前記両
方のトランジスタのドレイン電極は共通接続されて前記
出力ノードを形成しており、前記両方のトランジスタの
ゲート電極は共通接続されて前記入力ノードを形成して
おり、前記NMOSトランジスタのソース電極は前記第
二供給電圧ノードを形成しており、前記PMOSトラン
ジスタのソース電極は前記第一供給電圧を形成してお
り、前記PMOSトランジスタの基板は前記PMOSト
ランジスタソース電極と同一の電圧に保持され、前記入
力ノードにおける電圧が前記ソース電極電圧とPMOS
トランジスタスレッシュホールド電圧との和よりも低い
場合に、前記PMOSトランジスタがターンオンするこ
とを特徴とするBiCMOS回路。 - 【請求項8】 請求項7において、前記電圧差手段が、
前記入力信号がECLレベルよりも低い場合に、前記第
1インバータ回路のPMOSトランジスタがターンオン
するようなものであることを特徴とするBiCMOS回
路。 - 【請求項9】 請求項8において、前記電圧差の量が、
バイポーラトランジスタの順方向ベース・エミッタ電圧
降下であるVBEの二つ分であることを特徴とするBi
CMOS回路。 - 【請求項10】 請求項1において、更に、前記入力端
子をECLレベル信号に応答する回路へ接続させる信号
経路が設けられていることを特徴とするBiCMOS回
路。 - 【請求項11】 入力端子と出力端子とを具備するBi
CMOS回路において、前記回路はECL電圧範囲より
下の前記入力端子上の信号を検知することが可能であ
り、第一、第二及び第三CMOSインバータ回路が設け
られており、各インバータ回路は第一基準電圧へ結合さ
れた第一電源ノードと第二基準電圧へ結合された第二電
源ノードと入力ノードと出力ノードとを有しており、前
記第一インバータ回路入力ノードは前記入力端子へ接続
されており、前記第一インバータ出力ノードは前記第二
インバータ入力ノードヘ接続されており、前記第二イン
バータ出力ノードは前記第三インバータ入力ノードへ接
続されており、前記第三インバータ出力ノードは前記出
力端子ヘ接続されており、前記第一インバータの第一電
源ノードに接続して第一バイポーラ電圧差手段が設けら
れており、前記第二インバータの第一電源ノードへ接続
して第二バイポーラ電圧差手段が設けられており、前記
第二バイポーラ電圧差手段の電圧差の量が前記第一バイ
ポーラ電圧差手段のものよりも小さく、前記入力端子上
の信号がECL範囲の値よりも低い場合に、前記入力端
子上の信号が前記出力端子へ送信されることを特徴とす
るBiCMOS回路。 - 【請求項12】 請求項11において、前記第一及び第
二バイポーラ電圧差手段が、少なくとも一個のダイオー
ド接続型バイポーラトランジスタを有することを特徴と
するBiCMOS回路。 - 【請求項13】 請求項12において、前記第一バイポ
ーラ電圧差手段が、直列接続した二個のダイオード接続
型バイポーラトランジスタを有しており、且つ前記第二
バイポーラ電圧差手段が一個のダイオード接続型バイポ
ーラトランジスタを有することを特徴とするBiCMO
S回路。 - 【請求項14】 請求項13において、更に、前記ダイ
オード接続型バイポーラトランジスタをオン状態に維持
するために第一及び第二電流源が前記第一及び第二バイ
ポーラ電圧手段に接続されていることを特徴とするBi
CMOS回路。 - 【請求項15】 請求項14において、前記第一及び第
二電流源がMOSトランジスタを有することを特徴とす
るBiCMOS回路。 - 【請求項16】 請求項12において、前記第一バイポ
ーラ電圧差手段が第一及び第二NPNトランジスタを有
しており、各NPNトランジスタは共通接続された共通
ベース/コレクタ電極とエミッタ電極とを有しており、
前記第一トランジスタベース/コレクタ電極は前記第一
基準電圧へ接続されており、前記第一トランジスタエミ
ッタ電極は前記第二トランジスタベース/コレクタ電極
へ接続されており、前記第二トランジスタエミッタ電極
は前記第一インバータの前記第一電源ノードへ接続され
ており、前記第二バイポーラ電圧差手段は第三NPNト
ランジスタを有しており、前記第三NPNトランジスタ
は共通接続された共通ベース/コレクタ電極及びエミッ
タ電極を有しており、前記第三トランジスタベース/コ
レクタ電極は前記第一基準電圧へ接続されており、前記
第三トランジスタエミッタ電極は前記第二インバータ回
路の前記第一電源ノードへ接続されていることを特徴と
するBiCMOS回路。 - 【請求項17】 請求項16において、更に、前記第一
電流源が共通ゲート/ドレイン電極及びソース電極を具
備する第一MOSトランジスタを有しており、前記ゲー
ト/ドレイン電極は前記第二バイポーラトランジスタの
エミッタ電極へ接続されており、前記第二電流源が共通
ゲート/ドレイン電極とソース電極とを具備する第二M
OSトランジスタを有しており、前記ゲート/ドレイン
電極は前記第三トランジスタのエミッタ電極へ接続され
ていることを特徴とするBiCMOS回路。 - 【請求項18】請求項17において、前記第二MOSト
ランジスタのゲート電極が前記第二トランジスタのエミ
ッタ電極へ接続されていることを特徴とするBiCMO
S回路。 - 【請求項19】 請求項11において、前記CMOSイ
ンバータ回路の各々が、PMOSトランジスタ及びNM
OSトランジスタを有しており、各トランジスタはソー
ス電極とドレイン電極とゲート電極とを有しており、前
記両方のトランジスタのドレイン電極は共通接続されて
前記出力ノードを形成しており、前記両方のトランジス
タのゲート電極は共通接続されて前記入力ノードを形成
しており、前記NMOSトランジスタのソース電極は前
記第二電源ノードを形成しており、前記PMOSトラン
ジスタのソース電極は前記第一電源ノードを形成してお
り、前記PMOSトランジスタの基板は前記PMOSト
ランジスタソース電極と同一の電圧に保持されており、
前記入力ノードにおける電圧が前記ソース電極電圧とP
MOSトランジスタスレッシュホールド電圧との和より
も低い場合に、前記PMOSトランジスタがターンオン
することを特徴とするBiCMOS回路。 - 【請求項20】 請求項11において、更に、ECLレ
ベル信号に応答して前記入力端子を回路へ接続させる信
号経路が設けられていることを特徴とするBiCMOS
回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US502261 | 1983-06-08 | ||
US07/502,261 US5136189A (en) | 1990-04-02 | 1990-04-02 | Bicmos input circuit for detecting signals out of ecl range |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0529911A true JPH0529911A (ja) | 1993-02-05 |
Family
ID=23997034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3142245A Pending JPH0529911A (ja) | 1990-04-02 | 1991-04-01 | Ecl範囲外の信号検知用bicmos入力回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5136189A (ja) |
EP (1) | EP0450453B1 (ja) |
JP (1) | JPH0529911A (ja) |
KR (1) | KR100207940B1 (ja) |
DE (1) | DE69118007T2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69109884T2 (de) * | 1990-02-09 | 1995-10-26 | Canon Kk | Tintenstrahlaufzeichnungssystem. |
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Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1990
- 1990-04-02 US US07/502,261 patent/US5136189A/en not_active Expired - Lifetime
-
1991
- 1991-03-26 DE DE69118007T patent/DE69118007T2/de not_active Expired - Fee Related
- 1991-03-26 EP EP91104701A patent/EP0450453B1/en not_active Expired - Lifetime
- 1991-04-01 KR KR1019910005222A patent/KR100207940B1/ko not_active IP Right Cessation
- 1991-04-01 JP JP3142245A patent/JPH0529911A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0450453B1 (en) | 1996-03-20 |
US5136189A (en) | 1992-08-04 |
DE69118007T2 (de) | 1996-10-31 |
KR910019329A (ko) | 1991-11-30 |
DE69118007D1 (de) | 1996-04-25 |
EP0450453A1 (en) | 1991-10-09 |
KR100207940B1 (ko) | 1999-07-15 |
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