JP4978160B2 - 半導体集積回路装置 - Google Patents
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Description
以下、本発明の第1の実施形態について図1および図2を参照しながら説明する。
図1は、定電流回路を備えたエアバッグ点火用ICの電気的構成を示している。この図1において、従来構成のICを示す図20と同一部分には同一符号を付しており、本発明に係る要部以外の回路、電極パッド、リード端子などについては記載を省略している。このIC11(半導体集積回路装置)は、エアバッグECUに設けられており、点火指令信号が入力されると車両のエアバッグを展開するためにスクイブ(図1において等価的に抵抗の記号で示し、以下の説明では負荷RLと称す)に定電流(例えば目標値として1.4Aの電流)を流すように動作する。
IC11のウェハ検査時には、信号SmがLレベル、信号SsがHレベルとなり、スイッチ回路SW1、SW2がオフ、スイッチ回路SW3、SW4がオンとなる。このとき、制御信号生成回路16には、シャント抵抗Rsの両端電圧が入力される。これに対し、製造されたIC11の実使用時には、信号SmがHレベル、信号SsがLレベルとなり、スイッチ回路SW1、SW2がオン、スイッチ回路SW3、SW4がオフとなる。このとき、制御信号生成回路16には、シャント抵抗Rmの両端電圧が入力される。チップ12上に形成された図示しないロジック回路は、動作モード(通常モード、テストモード)に応じて上記レベルの信号Sm、Ssを出力する。
次に、本発明の第2の実施形態について図3および図4を参照しながら説明する。
図3、図4は、それぞれ図1、図2に相当するもので、図1、図2と同一部分には同一符号を付している。IC17のチップ18に形成された電流制御回路19において、シャント抵抗RmとRsのMOSFETM1側の端子は電気的に接続されている。そこで、図4に示すように、センシング端子Js2を省略し、センシング端子Jm2から制御信号生成回路16のトランジスタT8のエミッタに至る信号経路に、共通化した1つのスイッチ回路SW5(第1、第2のスイッチ回路に相当)を形成している。このスイッチ回路SW5は、IC17のウェハ検査時および製造後の実使用時にオンする。
次に、本発明の第3の実施形態について図5および図6を参照しながら説明する。
図5、図6は、それぞれ図1、図2に相当するもので、図1、図2と同一部分には同一符号を付している。IC20のチップ21には第2のパッドとして3つのパッドPs1、Ps2、Ps3が形成されており、電流制御回路22においてこれら各パッドPs1、Ps2、Ps3とMOSFETM1のドレインとの間にはそれぞれシャント抵抗Rs1、Rs2、Rs3(第2の抵抗に相当)が形成されている。シャント抵抗Rs1、Rs2、Rs3の抵抗値は、シャント抵抗Rmの抵抗値よりも高く設定されている。
次に、本発明の第4の実施形態について図7および図8を参照しながら説明する。
図7、図8は、それぞれ図1、図2に相当するもので、図1、図2と同一部分には同一符号を付している。IC23のチップ24に形成された電流制御回路25において、パッドPmとMOSFETM1のドレインとの間には、スイッチ回路SW6とシャント抵抗Rt1との直列回路およびスイッチ回路SW7とシャント抵抗Rt2との直列回路がそれぞれ接続されている。また、パッドPsとMOSFETM1のドレインとの間には、スイッチ回路SW8とシャント抵抗Rsとが直列に接続されている。図8に示すように、シャント抵抗Rmおよびシャント抵抗Rs、Rt1、Rt2を構成する各アルミ配線パターンは、パッドPm、Psの形成方向と同じ方向に並んで形成されている。シャント抵抗Rs、Rt1、Rt2の端部には、それぞれスイッチ回路SW8、SW6、SW7が形成されている。
図9は、本発明の第5の実施形態を示すもので、図8と同一部分には同一符号を付している。IC27のチップ28には、抵抗回路26に替えてロジック部29(選択回路に相当)が形成されている。このロジック部29は、電気的に書き換え可能な不揮発性メモリから構成されている。ロジック部29には、スイッチ回路SW6〜SW8のオンオフ指令状態が記憶されており、スイッチ回路SW6〜SW8は、ロジック部29からその記憶データに応じて出力されるオンオフ指令信号によりオンオフ駆動されるようになっている。
図10は、本発明の第6の実施形態を示すもので、図8と同一部分には同一符号を付している。IC30のチップ31に形成されたスイッチ回路SW6〜SW8は、IC30の外部から与えられるオンオフ指令信号によって制御されるようになっている。パッドPg1、Pg2、Pg3とリード電極Tg1、Tg2、Tg3は、上記オンオフ指令信号を入力するために設けられており、それぞれワイヤボンディングにより接続されている。本実施形態によっても、第4、第5の実施形態と同様に、出力電流値を高精度に合わせ込むことができる。
次に、本発明の第7の実施形態について図11および図12を参照しながら説明する。
図11、図12は、それぞれ図1、図2に相当するもので、図1、図2と同一部分には同一符号を付している。既述したように、IC32のチップ33に形成された電流制御回路34において、シャント抵抗Rmの両端子(センシング端子Jm1、Jm2)から制御信号生成回路16のトランジスタT7、T8の各エミッタに至る信号経路には、それぞれスイッチ回路SW1、SW2が形成されており、シャント抵抗Rsの両端子(センシング端子Js1、Js2)からトランジスタT7、T8の各エミッタに至る信号経路には、それぞれスイッチ回路SW3、SW4が形成されている。スイッチ回路SW1の制御端子は、抵抗R7でプルアップされ信号Smが与えられている。スイッチ回路SW3、SW4の制御端子は、抵抗R8でプルダウンされ信号Ssが与えられている。
図13は、本発明の第8の実施形態を示すもので、図11と同一部分には同一符号を付している。IC36のチップ37には、抵抗回路35に替えてロジック部38(選択回路に相当)が形成されている。このロジック部38は、電気的に書き換え可能な不揮発性メモリから構成されている。ロジック部29には、スイッチ回路SW2、SW9、SW10のオンオフ指令状態が記憶されており、スイッチ回路SW2、SW9、SW10は、ロジック部38からその記憶データに応じて出力されるオンオフ指令信号によりオンオフ駆動されるようになっている。
次に、本発明の第9の実施形態について図14、図15を参照しながら説明する。
図14、図15は、それぞれ図1、図2に相当するもので、図1、図2と同一部分には同一符号を付している。パッドPmとリードフレームのリード電極Tbは、ワイヤ13を用いてボンディングにより接続されている。IC39のチップ40に形成された電流制御回路41において、パッドPmとMOSFETM1のドレインとの間には、シャント抵抗Rm(第1の抵抗に相当)とシャント抵抗Rs(第2の抵抗に相当)とが直列に接続されている。
図16は、本発明の第10の実施形態を示すもので、図14と同一部分には同一符号を付している。このIC42のチップ43に形成された電流制御回路44は、制御信号生成回路45を備えている。制御信号生成回路45は、上述した各実施形態で用いた制御信号生成回路16において、定電流回路CC1に替えて電流調整(トリミング)可能な定電流回路CC2(第1の定電流回路に相当)を備えるとともに、トランジスタT6に替えて電流調整(トリミング)可能な定電流回路CC3(第2の定電流回路に相当)を備えている。その他の構成は、図14に示すIC39と同じである。
図17は、本発明の第11の実施形態を示すもので、図16と同一部分には同一符号を付している。このIC46のチップ47に形成された電流制御回路48は、図16に示す電流制御回路44に対しスイッチ回路SW1〜SW4の接続位置が異なる。制御信号生成回路49は、トランジスタT7、T8に相当する2組のトランジスタT7m、T8mおよびトランジスタT7s、T8sを備えている。トランジスタT7m、T8mの各エミッタはシャント抵抗Rmの各一端子に接続されており、トランジスタT7s、T8sの各エミッタはシャント抵抗Rsの各一端子に接続されている。
図18は、本発明の第12の実施形態を示すもので、図1、図16と同一部分には同一符号を付している。このIC50のチップ51に形成された電流制御回路52は、図1における制御信号生成回路16を図16に示す制御信号生成回路45に置き換えたものである。
図19は、本発明の第13の実施形態を示すもので、図17、図18と同一部分には同一符号を付している。このIC53のチップ54に形成された電流制御回路55は、図18に示す構成に対し、図17に示す制御信号生成回路49を適用したものである。本実施形態においても、シャント抵抗Rsに対応したトランジスタT7sに対するトランジスタT8sのエミッタ面積比を、シャント抵抗Rmに対応したトランジスタT7mに対するトランジスタT8mのエミッタ面積比よりも小さく設定することにより、実使用時における出力電流がより大きい場合にもウェハ検査工程でプローブテスタを用いた動作確認が可能となる。
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
第3ないし第6、第12の実施形態においても、第2の実施形態と同様にしてスイッチ回路SW2とSW4を共通化してもよい。
第3の実施形態において、第2のパッドと第2の抵抗との直列回路の数は2つに限られず、1つまたは3つ以上であってもよい。
第1ないし第8の実施形態においても、定電流回路CC1を電流調整可能な定電流回路CC2に置き換えてもよい。また、制御信号生成回路16を制御信号生成回路45に置き換えてもよい。この場合および第10ないし第13の実施形態において、定電流回路CC2、CC3のうち何れか一方のみを電流調整可能な構成としてもよい。
電流制御回路は、MOSトランジスタにより構成してもよい。この場合、MOSトランジスタのゲート、ソース、ドレインがそれぞれ制御端子、第1主端子、第2主端子に相当する。
各実施形態のICに形成された電流制御回路は定電流制御回路であったが、シャント抵抗を電流検出手段として用いて電流を制御する回路であればよい。
MOSFETM1はチップ外に設けられていてもよい。また、ローサイド接続とされていてもよい。
パッド(電極パッド)とリード電極とは、ワイヤボンディング以外の手段を用いて接続してもよい。
Claims (17)
- 半導体基板上に出力トランジスタの出力電流を制御する電流制御回路が形成された半導体集積回路装置において、
前記半導体基板上に第1および第2のパッドを備え、
前記電流制御回路は、
前記第1のパッドと前記出力トランジスタとの間に形成された第1の抵抗と、
前記第2のパッドと前記出力トランジスタとの間に形成され、前記第1の抵抗よりも高い抵抗値を持つ第2の抵抗と、
前記第1の抵抗の両端子の電圧および前記第2の抵抗の両端子の電圧の何れか一方を入力し、入力した電圧に基づいて前記出力トランジスタに対する制御信号を生成する制御信号生成回路と、
前記第1の抵抗の両端子から前記制御信号生成回路に至る信号経路にそれぞれ形成された第1のスイッチ回路と、
前記第2の抵抗の両端子から前記制御信号生成回路に至る信号経路にそれぞれ形成された第2のスイッチ回路とから構成され、
前記第1および第2のスイッチ回路の何れか一方がオン状態に制御されることを特徴とする半導体集積回路装置。 - 前記第2のパッドおよび前記第2の抵抗は複数形成されており、
前記第2のスイッチ回路は、これら複数の第2の抵抗のうち1つの抵抗の両端子から前記制御信号生成回路に至る信号経路に形成されていることを特徴とする請求項1記載の半導体集積回路装置。 - 前記電流制御回路は、
前記第1のパッドと前記出力トランジスタとの間に形成され、前記第1の抵抗よりも高い抵抗値を持つ第3の抵抗と、
この第3の抵抗に直列に形成された第3のスイッチ回路と、
前記第2の抵抗に直列に形成された第4のスイッチ回路とを備え、
前記第3および第4のスイッチ回路は、それぞれ独立してオンオフさせることが可能に構成されていることを特徴とする請求項1記載の半導体集積回路装置。 - 前記第1のパッドと前記出力トランジスタとの間には、前記第3の抵抗と前記第3のスイッチ回路との直列回路が複数形成されていることを特徴とする請求項3記載の半導体集積回路装置。
- 前記第3および第4のスイッチ回路のそれぞれに対してトリミング抵抗を備え、当該各トリミング抵抗が切断されるとそれぞれ前記第3および第4のスイッチ回路に対してオン指令信号を出力する選択回路を備えていることを特徴とする請求項3または4記載の半導体集積回路装置。
- 前記第3および第4のスイッチ回路の各オンオフ指令状態を保持可能に構成され、その保持しているオンオフ指令状態に応じた指令信号を前記第3および第4のスイッチ回路に対してそれぞれ出力する選択回路を備えていることを特徴とする請求項3または4記載の半導体集積回路装置。
- 前記第1の抵抗の前記出力トランジスタ側の端子から前記制御信号生成回路に至る信号経路に設けられた前記第1のスイッチ回路と、前記第2の抵抗の前記出力トランジスタ側の端子から前記制御信号生成回路に至る信号経路に設けられた前記第2のスイッチ回路とは、共通化された1つのスイッチ回路として形成されていることを特徴とする請求項1ないし6の何れかに記載の半導体集積回路装置。
- 半導体基板上に出力トランジスタの出力電流を制御する電流制御回路が形成された半導体集積回路装置において、
前記半導体基板に第1および第2のパッドを備え、
前記電流制御回路は、
前記第1のパッドと前記出力トランジスタとの間に形成され、両端子およびその中間位置から電圧を取り出し可能に構成された第1の抵抗と、
前記第2のパッドと前記出力トランジスタとの間に形成され、前記第1の抵抗よりも高い抵抗値を持つ第2の抵抗と、
前記第1の抵抗の少なくとも一部分に生じる電圧および前記第2の抵抗の両端子の電圧の何れか一方を入力し、入力した電圧に基づいて前記出力トランジスタに対する制御信号を生成する制御信号生成回路と、
前記第1の抵抗の両端子およびその中間位置から前記制御信号生成回路に至る信号経路にそれぞれ形成された第1のスイッチ回路と、
前記第2の抵抗の両端子から前記制御信号生成回路に至る信号経路にそれぞれ形成された第2のスイッチ回路とから構成され、
前記第1の抵抗の前記第1のパッド側の端子について設けられた前記第1のスイッチ回路と前記第2のスイッチ回路の何れか一方がオン状態に制御されるとともに、前記第1の抵抗の前記出力トランジスタ側の端子および前記中間位置について設けられた前記第1のスイッチ回路は、それぞれ独立してオンオフさせることが可能に構成されていることを特徴とする半導体集積回路装置。 - 前記第1の抵抗は、その両端子間の複数の中間位置から電圧を取り出し可能に構成されており、これらの各中間位置に対応してそれぞれ前記第1のスイッチ回路が形成されていることを特徴とする請求項8記載の半導体集積回路装置。
- 前記第1の抵抗の前記出力トランジスタ側の端子および前記中間位置について設けられた前記第1のスイッチ回路のそれぞれに対してトリミング抵抗を備え、当該各トリミング抵抗が切断されるとそれぞれ対応する前記第1のスイッチ回路に対してオン指令信号を出力する選択回路を備えていることを特徴とする請求項8または9記載の半導体集積回路装置。
- 前記第1の抵抗の前記出力トランジスタ側の端子および前記中間位置について設けられた前記第1のスイッチ回路の各オンオフ指令状態を保持可能に構成され、その保持しているオンオフ指令状態に応じた指令信号をそれぞれ対応する第1のスイッチ回路に対して出力する選択回路を備えていることを特徴とする請求項8または9記載の半導体集積回路装置。
- 前記半導体基板上に形成された各抵抗は、互いに同一方向を向き且つ並んで形成された部分を有していることを特徴とする請求項1ないし11の何れかに記載の半導体集積回路装置。
- 半導体基板上に出力トランジスタの出力電流を制御する電流制御回路が形成された半導体集積回路装置において、
前記半導体基板上にパッドを備え、
前記電流制御回路は、
前記パッドと前記出力トランジスタとの間に直列に形成された第1の抵抗および当該第1の抵抗よりも高い抵抗値を持つ第2の抵抗と、
前記第1の抵抗の両端子の電圧および前記第2の抵抗の両端子の電圧の何れか一方を入力し、入力した電圧に基づいて前記出力トランジスタに対する制御信号を生成する制御信号生成回路と、
前記第1の抵抗の両端子から前記制御信号生成回路に至る信号経路にそれぞれ形成された第1のスイッチ回路と、
前記第2の抵抗の両端子から前記制御信号生成回路に至る信号経路にそれぞれ形成された第2のスイッチ回路とから構成され、
前記第1および第2のスイッチ回路の何れか一方がオン状態に制御されることを特徴とする半導体集積回路装置。 - 前記制御信号生成回路は、
第1主端子(エミッタ/ソース)が前記第1または第2の抵抗のパッド側端子に接続される第1のトランジスタと、
この第1のトランジスタに対し制御端子(ベース/ゲート)同士が接続され、第1主端子が前記第1または第2の抵抗の出力トランジスタ側端子に接続される第2のトランジスタと、
前記第1のトランジスタの第2主端子(コレクタ/ドレイン)と所定の電源線との間に第1、第2主端子間が接続された第3のトランジスタと、
この第3のトランジスタに対し制御端子同士が接続され、前記出力トランジスタの制御端子と前記電源線との間に第1、第2主端子間が接続された第4のトランジスタと、
前記第2のトランジスタに電流を流す第1の定電流回路と、
前記出力トランジスタの制御端子を挟んで前記第4のトランジスタに電流を流す第2の定電流回路とを備えて構成されていることを特徴とする請求項1ないし13の何れかに記載の半導体集積回路装置。 - 前記第1および第2のトランジスタは、前記第1の抵抗および前記第2の抵抗のそれぞれに対して個別に設けられており、
前記第1のスイッチ回路は、前記第1の抵抗の両端子から前記制御信号生成回路に至る信号経路に替えて、前記制御信号生成回路内において前記第1の抵抗に対して設けられた前記第1のトランジスタと前記第3のトランジスタとの間および前記第1の抵抗に対して設けられた前記第2のトランジスタと前記第4のトランジスタとの間にそれぞれ形成されており、
前記第2のスイッチ回路は、前記第2の抵抗の両端子から前記制御信号生成回路に至る信号経路に替えて、前記制御信号生成回路内において前記第2の抵抗に対して設けられた前記第1のトランジスタと前記第3のトランジスタとの間および前記第2の抵抗に対して設けられた前記第2のトランジスタと前記第4のトランジスタとの間にそれぞれ形成されていることを特徴とする請求項14記載の半導体集積回路装置。 - 前記第2の抵抗に対して設けられた前記第1のトランジスタに対する前記第2のトランジスタの電流比は、前記第1の抵抗に対して設けられた前記第1のトランジスタに対する前記第2のトランジスタの電流比よりも小さく設定されていることを特徴とする請求項15記載の半導体集積回路装置。
- 前記第1の定電流回路と前記第2の定電流回路の少なくとも一方の電流値が調整可能に構成されていることを特徴とする請求項14ないし16の何れかに記載の半導体集積回路装置。
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