DE69837898T2

DE69837898T2 - Laserstrahlsynchronisierungsverfahren für einen Laserdrucker

Info

Publication number: DE69837898T2
Application number: DE69837898T
Authority: DE
Inventors: Gary Scott Lexington Overall; Thomas Campbell Lexington Wade
Original assignee: Lexmark International Inc
Current assignee: Lexmark International Inc
Priority date: 1997-04-10
Filing date: 1998-04-09
Publication date: 2008-02-21
Anticipated expiration: 2018-04-10
Also published as: JPH1134446A; EP0871140B1; EP0871140A3; EP0871140A2; DE69837898D1; KR19980081211A; US5982408A; CN1195945A; KR100596342B1; TW390093B; CN1156172C

Description

Die vorliegende Erfindung betrifft ein Verfahren und einen Drucker zum Erzielen einer Zeile-zu-Zeile-Synchronisation. Die Erfindung ermöglicht eine äußerst genaue Horizontal-Synchronisiersignal (Hsync)-Synchronisation, während eine Takterzeugung nicht beeinträchtigt wird. Das Verfahren überwindet Zeile-zu-Zeile-Synchronisationsprobleme auf vereinfachte Weise, während ein Zeile-zu-Zeile-Platzierungsfehler von nahe Null geliefert wird.
Ein kritischer Parameter, der die Ausgangsqualität von jeglichem Rasterscangerät beeinflusst, ist die Genauigkeit der Zeile-zu-Zeile-Synchronisation. Rasterscangeräte, wie z.B. Laserdrucker oder Videodisplays, liefern typischerweise ein Horizontal-Synchronisationssignal (HSYNC), während der Laser- oder Beleuchtungsstrahl die Ebene einer festen Detektionseinrichtung überquert, die gewöhnlich vor und in der Nähe des Anfangs von jedem neuen Scan angeordnet ist. Das bei jedem neuen Scan erzeugte HSYNC-Signal dient als eine Anzeige, dass der Strahl einen festen horizontalen Bezugspunkt überquert. Digitale Systeme, wie z.B. Laserdrucker, müssen das HSYNC-Signal überwachen und verwenden es als einen Bezug für die Serialisierung von digitalen Videodaten für den Scan. Da digitale Systeme ohne synchrone Beziehung zur physischen Erzeugung des HSYNC-Signals bei festen Intervallen getaktet werden, kann ein Zeile-zu-Zeile-Horizontal-Synchronisationsfehler resultieren.
Z.B. kann ein digitales System mit einer Speicherbitmap, bei der ein einzelnes Bit einem physischen 1/600'' × 1/600'' Bereich der gedruckten Seite entspricht, mit einer Periode gleich der Zeit getaktet sein, die für den Laser benötigt wird, um 1/600'' über die Abbildungsoberfläche zu streichen. Deshalb ist das am weitesten links stehende serialisierte Bit von einem beliebigen Scan bei einer festen Anzahl von Takten nach dem Takt, der zuerst ein aktives HSYNC abtastete, platziert. Da das HSYNC-Signal an einer beliebigen Position zwischen den Taktimpulsflanken auftreten kann, aber die Digitallogik neue Bits von Videodaten übereinstimmend mit den Taktimpulsflanken erzeugen kann, kann die physische Platzierung des ersten Bildelements (ein Bildelement ist ein Bit einer Speicherbitmap, die verwendet wird, um ein Bild in einem digitalen Speichersystem darzustellen) um soviel wie 1/600'' fehlerhaft sein. Jegliche Ungenauigkeiten in einer Zeile-zu-Zeile-Synchronisation rufen eine Versetzung von Bildelementen hervor, was zu wahrnehmbaren Artefakten führt.
Das Bit wird durch das Abbildungsgerät in einen physischen Raum entsprechend der Bildauflösung, wie z.B. 1/600'' × 1/600'', übertragen. Die Zeit, die vom Abbildungsgerät benötigt wird, um über diesen Bereich zu streichen, wird als die Bildelementzeit bezeichnet. PELCLK ist ein Takt, der verwendet wird, um Teile eines digitalen Abbildungssystems zu betreiben, dessen Periode eine Bildelementzeit ist.
Ein Slice ist im Allgemeinen die Anzahl von diskreten Perioden, in die jedes Bildelement unterteilt ist. Indem auf einen Teil eines Bildelements eingewirkt wird, können verschiedene Tastgrade und Druckverbesserungen erhalten werden. Die Slicezeit entspricht der Bildelementzeit, dividiert durch die Anzahl von Slices, die das Bildelement bilden. SLICECLK ist ein Takt, der verwendet wird, um Teile eines digitalen Abbildungssystems zu betreiben, dessen Periode eine Slicezeit ist.
Es gibt drei primäre Verfahren zur Reduzierung eines Zeile-zu-Zeile-Platzierungsfehlers.
Das erste beinhaltet einen Hochgeschwindigkeitsslicetakt. Eine Methode kann eine Zeile-zu-Zeile-Synchronisation betreffen, indem ein interner Takt, SLICECLK, mit einer höheren Frequenz als der Takt betrieben wird, der mit der Bildelementerzeugung (PELCLK) synchron ist. Das PELCLK-Signal wird normalerweise über eine Teilerlogik erzeugt, die eine neue aktive Flanke von PELCLK alle n Zählungen eines Zählers erzeugt. Unter Verwendung eines solchen Lösungsansatzes ist es möglich, das HSYNC-Signal mit einer höheren Frequenz als PELCLK abzutasten. Nach Abtasten eines HSYNC-Signals mit der SLICECLK-Logik muss die Logik für jeden Scan PELCLK neu starten, indem die Tellerlogik rückgesetzt wird, die PELCLK erzeugt. Das vorausgehende Verfahren erzeugt eine erste Flanke von PELCLK, die einen maximalen Fehler gleich der Periode von SLICECLK aufweist. Z.B., wenn der SLICECLK mit der 4fachen Frequenz von PELCLK läuft, kann der Platzierungsfehler so groß wie 1/4 Bildelement oder 1/2400'' bei einem 600 dpi (Punkt pro Inch)-Drucker sein.
Während das vorhergehende Verfahren eine größere Zeile-zu-Zeile-Synchronisationsgenauigkeit liefert, als wenn nur PELCLK verwendet wird, muss PELCLK entweder am Ende eines Scan gestoppt werden und bei HSYNC neu gestartet werden, oder er muss eine gewisse Unterbrechung an dem Punkt umfassen, wo der PELCLK-Teiler durch HSYNC rückgesetzt wird.
Ein zweites Verfahren verwendet einen Hochgeschwindigkeitsslicetakt mit PELCLK-Synchronisation auf jeder Flanke von SLICECLK. Frühere Lexmark^TM-Drucker-Konstruktionen haben ein Verfahren verwendet, das einen Hochfrequenztakt verwendet, der HSYNC sowohl auf ansteigenden als auch abfallenden Flanken abtastet. Wenn ein HSYNC abgetastet wird, dann erzeugt eine Steuerlogik einen SLICECLK, der entweder die "wahre" oder "invertierte" Version des Abtasttaktes ist, abhängig davon, welche Flanke das aktive HSYNC-Signal zuerst abtastete. Infolgedessen liegt die erste SLICECLK-Flanke innerhalb der Hälfte einer Taktperiode von dem HSYNC-Signal.
Wie es der Fall bei dem früheren Verfahren war, wird der PELCLK durch Logik erzeugt, die SLICECLK teilt. Die Logik schaltet SLICECLK am Ende eines Scan aus und startet ihn neu, wenn irgendeine Flanke des Hochfrequenzabtasttakts das HSYNC-Signal wahrnimmt. Da der Teiler, der PELCLK erzeugt, auch am Ende des Scan rückgesetzt wird, startet der erste SLICECLK eines neuen Scan den Teiler neu, wodurch PELCLK bis auf innerhalb 1/2 eines SLICECLK synchronisiert wird. Z.B. kann, wenn der SLICECLK mit der vierfachen Frequenz von PELCLK läuft, der Platzierungsfehler so groß wie 1/8 Bildelement oder 1/4800'' in einem 600 dpi-Drucker sein.
Das vorausgehende Verfahren weist den Vorteil auf, eine größere Zeile-zu-Zeile-Synchronisationsgenauigkeit bereitzustellen, als wenn bloß PELCLK oder SLICECLK verwendet wird. Die Genauigkeit ist fakultativ zweimal besser, als wenn eine ein zige Flanke von SLICECLK verwendet wird. Jedoch weist das Verfahren Nachteile auf. Der SLICECLK muss am Ende eines Scan gestoppt werden und bei HSYNC neu gestartet werden, wodurch eine Unterbrechung in SLICECLK sowohl am Ende des Scan erzeugt wird, wenn versucht wird, den Takt zu stoppen, als auch am Anfang des Scan, wenn versucht wird, einen neuen neu zu starten. Solche Unterbrechungen können zu Taktimpulsbreiten führen, die Zeitablaufsspezifikationen für getaktete Schaltungselemente verletzen. Da der SLICECLK hochfrequent ist, wird ein Unterbrechen und Neustarten des Takts, ohne dass Fehler erzeugt werden, schwieriger.
Weiter, da Laserdruckergeschwindigkeiten weiter ansteigen, müssen auch die Taktfrequenzen, die erforderlich sind, um HSYNC genau abzutasten, ansteigen. Bei sechzehn Seiten pro Minute Druckgeschwindigkeit bei der Optra^TM-Familie von Druckern wird eine Taktfrequenz von 53 mHz benötigt, um eine 1/4800''-Zeile-zu-Zeile-Synchronisationsgenauigkeit bereitzustellen. Bei 24 Seiten pro Minute wird eine Frequenz von ungefähr 85 mHz benötigt, um dieselbe Genauigkeit bereitzustellen. Mit heutzutage verfügbaren Siliciumgeometrien ist es unpraktisch, einen ganzen komplexen Bildelementerzeugungslogikblock mit solchen Frequenzen zur takten.
Ein drittes Verfahren beinhaltet eine Taktauswahl. Die US-Patente Nos. 5,438,353 , 5,109,283 und 5,122,883 beschreiben ähnliche Verfahren zum Erzielen einer Zeile-zu-Zeile-Synchronisation. Diese Patente beschreiben ein System, das die niedrigere Frequenz PELCLK erzeugt und eine Synchronisation mit dem HSYNC-Signal erzielt, indem der PELCLK neu gestartet wird, wobei seine erste Flanke nahezu mit HSYNC zusammenfällt. Die Entwürfe erzeugen mehrere Takte mit der Bildelementfrequenz. Jeder Takt ist von seinem Vorgänger durch ein Verzögerungselement sukzessive phasenversetzt. Während das HSYNC-Signal aktiv wird, überprüft die Logik sämtliche Takte und wählt den Takt aus, der die nächstgelegene Phasenbeziehung zu HSYNC aufweist. Der ausgewählte Takt wird dann PELCLK für den Scan, und der Prozess wird bei sukzessiven Scans wiederholt. 1 veranschaulicht ein solches Verfahren.
Das Taktauswahlverfahren ist vorteilhaft, indem eine nahezu perfekte Genauigkeit in der Phasenbeziehung zwischen HSYNC und dem PELCLK ermöglicht wird. Der Phasenunterschied zwischen HSYNC und PELCLK kann so klein wie ein Verzögerungselement sein. Auch gibt es keine Notwendigkeit für eine Hochfrequenzlogik, die HSYNC abtastet.
Das Taktauswahlverfahren weist Nachteile auf. Die meisten Druckersysteme erfordern das Vermögen, ein Bildelement in Slices zu unterteilen, um solche Vorgänge wie Bildelementtastgradmodulation und Bildelementflankenverschiebung auszuführen. Dies erfordert die Verwendung eines Takts, der von höherer Frequenz als PELCLK ist. Wenn jeder Scan einen neuen PELCLK mit verschiedenen Phasenbeziehungen startet, kann es schwierig oder unmöglich sein, einen höherfrequenten SLICECLK zu verwenden, da er keine reproduzierbare Phasenbeziehung mit PELCLK aufweist. Um diesen Lösungsansatz in einem System zu verwenden, das sowohl einen PELCLK als auch einen SLICECLK benötigt, kann der Entwurf erfordern, unter phasenverschobenen SLICECLKs bei jedem neuen Scan auszuwählen und dann PELCLK zu erzeugen, indem SLICECLK geteilt wird. Mit einem Taktauswahlverfahren wird es schwieriger, SLICECLK zu stoppen und neu zu starten, was auf seine höheren Frequenzen zurückzuführen ist.
Die US 5,270,687 offenbart ein Palettengerät mit Schaltungsanordnung zum Synchronisieren von schräg verzerrten Signalen. Diese Synchronisation wird durch Abtast-Flipflops mit ansteigender Auflösung ausgeführt.
Die US 5,485,195 offenbart die Verwendung eines Mehrphasentakts, um Zeile-zu-Zeile-Jitter zu verringern.
Die vorhergehenden und andere Unzulänglichkeiten des Standes der Technik werden durch die vorliegende Erfindung angegangen, die auf ein Verfahren und eine Vorrichtung zur Erzielung einer Zeile-zu-Zeile-Synchronisation zur Verwendung mit einem Rasterscangerät gerichtet ist, indem ein Synchronisationsfehler zwischen einem synchronen Ereignis und einer diskreten Taktimpulsflanke eines Taktsignals verringert wird, umfassend die Schritte: Bestimmen des Fehlers zwischen dem synchronen Ereignis und der diskreten Taktimpulsflanke durch: Einspeisen eines synchronen Signals in eine Kette von Verzögerungselementen; und Messen einer Anzahl der Elemente der Kette, die von dem synchronen Signal durchquert werden, an der Taktimpulsflanke; und Verringern des Synchronisationsfehlers, indem eine Verzögerung zu einem Ausgangsdatenpfad eingestellt wird, durch: Einführen von Daten in die Kette von Verzögerungselementen, und Umgehen einer Anzahl der Verzögerungselemente, die der Anzahl von Verzögerungselementen entspricht, die von dem synchronen Signal während des Fehlerbestimmungsschritts durchquert werden. Es wird eine Zeile-zu-Zeile-Synchronisation mit einem hohen Grad an Synchronisationsgenauigkeit erzielt. Die Synchronisationsaufgabe kann einem spezifischen Hochgeschwindigkeitsblock der Logik überlassen bleiben, der den Anfang von Scans zur PELCLK-bezogenen Logik an Bildelementgrenzen signalisiert und ein Unterbildelementverschieben bereitstellt, während es Daten zwischen der Bildelementerzeugungslogik und dem Lasersteuersignal schickt.
Ein Ziel der vorliegenden Erfindung besteht darin, den Synchronisationsfehler nicht wahrnehmbar klein zu machen. Die Erfindung kann verwendet werden, um einen Synchronisationsfehler bis zu einem Niveau gleich der Ausbreitungsverzögerung durch ein einzelnes Multiplexerelement zu steuern. Solche Verzögerungen können bis zu Werte kleiner als 1/2 ns in den im Augenblick verfügbaren Siliciumgeometrien gesteuert werden.
Ein anderes Ziel der vorliegenden Erfindung besteht darin, die Notwendigkeit zu beseitigen, die Takte zu stoppen und neu zu starten.
Ein anderes Ziel der vorliegenden Erfindung besteht darin, alle komplexe Bildelementerzeugungslogik mit der verhältnismäßig niedrigen Frequenz PELCLK ohne Rücksicht auf die Synchronisationsaufgabe zu takten.
Ausführungsformen der Erfindung werden nun nur anhand eines Beispiels und mit Bezug auf die begleitenden Zeichnungen beschrieben.
1 ist ein Beispiel für einen Taktauswahlalgorithmus gemäß dem Stand der Technik;
2 ist ein Wellenformdiagramm, das die Signale gemäß dem Verfahren der vorliegenden Erfindung darstellt;
3 ist ein Blockdiagramm, das eine Verzögerungskette zur Ausführung des Verfahrens der vorliegenden Erfindung veranschaulicht, gemäß der vorliegenden Erfindung;
die 4a–c sind Darstellungen von Elementen der Verzögerungskette von 3, dargestellt hinsichtlich Digitallogikelementen, gemäß der vorliegenden Erfindung;
5 ist ein Blockdiagramm, das die Verzögerungskette von 3 mit kaskadierten Takt-bezogenen Synchronisiereinrichtungselementen von 4 darstellt, gemäß der vorliegenden Erfindung;
6 ist ein Wellenformdiagramm einer Takt-bezogenen Synchronisation während HSYNC erwartet wird, gemäß der vorliegenden Erfindung;
7 ist ein Wellenformdiagramm einer Takt-bezogenen Synchronisation, während gedruckt wird, gemäß der vorliegenden Erfindung;
die 8a–c sind Darstellungen von Elementen einer Zeit-bezogenen Verzögerungskette hinsichtlich Digitallogikelementen, gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
9 ist ein Blockdiagramm, das die Zeit-bezogene Verzögerungskette mit kaskadierten Takt-bezogenen Synchronisiereinrichtungselementen von 8 darstellt, gemäß der zweiten Ausführungsform der vorliegenden Erfindung; und
10 ist ein Wellenformdiagramm einer Zeit-bezogenen Synchronisation, während HSYNC erwartet wird, gemäß der zweiten Ausführungsform der vorliegenden Erfindung.
Mit Bezug auf 2 geht gemäß dem Verfahren der vorliegenden Erfindung, während eine neue Scanzeile beginnt, das HSYNC-Signal in einen aktiven Zustand. An der nächsten Anstiegsflanke von PELCLK wird das aktive HSYNC durch die Bildelement-bezogene Logik wahrgenommen. Die Zeit zwischen dem Anstieg von HSYNC und der nächsten aktiven Flanke von PELCLK wird als t_error bezeichnet. Der Parameter t_error kann zwischen 0 und der Periode von PELCLK liegen und ist der Bildelement-bezogenen Logik unbekannt.
Nach Wahrnehmen eines aktiven HSYNC wartet die Bildelement-bezogene Logik eine spezifizierte Anzahl von PELCLKs, um eine linken Spanne zu erstellen. In diesem Beispiel ist die für die linke Spanne t_{left margin} verstrichene Zeit die Zeit, die für 3 Flanken von PELCLK erforderlich ist. Nach dem Ablaufen der linken Spanne gibt die Bildelement-bezogene Logik dann das erste Bildelement des Scan auf seinem VIDEO_IN-Signal aus. Wenn das VIDEO_IN-Signal tatsächlich verwendet würde, um den Laser zu treiben, wäre die Gesamtzeit zwischen HSYNC und dem ersten VIDEO_IN: t1 = terror + tleft margin
Der Parameter t_error stellt tatsächlich den Zeile-zu-Zeile-Synchronisationsfehler dar und variiert zwischen 0 und t_PELCLK (die Zeit für einen Zyklus von PELCLK). Wenn der t_error-Faktor beseitigt wäre, könnte eine perfekte Zeile-zu-Zeile-Synchronisation erzielt werden. Mit Bezug auf 2 würde, wenn das VIDEO_IN-Signal durch eine Kette von Verzögerungselementen geschickt würde, deren Ausgang VIDEO_OUT ist, nun die Gesamtzeit zwischen Aktivierung von HSYNC und VIDEO_OUT als: t2 = terror + tleft margin + tfull delay dargestellt werden.
Der Parameter t_{full delay} ist die Zeit, die erforderlich ist, um sich durch die volle Kette von Verzögerungselementen auszubreiten. Sowohl t1 als auch t2 umfassen noch den t_error Faktor, der den Zeile-zu-Zeile-Synchronisationsfehler darstellt. Wenn es möglich wäre, die Zeit, die zur Ausbreitung durch die Verzögerungskette erforderlich ist, um t_error zu verringern, könnte der t_error beseitigt werden, was durch die folgende Gleichung veranschaulicht wird: t3 = terror + tleft margin + [tfull delay – terror] = tleft margin + tfull delay
Aus der vorhergehenden Gleichung ist es ersichtlich, dass t3 eine perfekte Zeile-zu-Zeile-Synchronisation erzielt, indem der t_error-Faktor beseitigt wird. Die Beseitigung des t_error-Faktors ist der entscheidende Punkt des Verfahrens der vorliegenden Erfindung und wird mit Bezug auf 3 beschrieben.
Die in 3 wiedergegebene Verzögerungskette 100 ist die Kette, die zu dem t_{full delay}-Faktor für t2 und t3 beiträgt. Da der Laser auf einem druckbaren Abschnitt seines Scan nicht abbildet, wenn HSYNC detektiert wird, braucht VIDEO IN nicht durch die Kette hindurchgeschickt zu werden, während die Logik nach HSYNC sucht. Deshalb schickt der Entwurf von 3 während dieser Zeit ein HSYNC selbst in die Verzögerungskette. Bei dem ersten PELCLK, das ein HSYNC detektiert, misst die wiedergegebene "Schnappschusslogik" den Abstand, um den sich HSYNC in die Verzögerungskette verschoben hat. Später, wenn der Scan serialisiert wird, verwendet die "Schnappschusslogik" nur die restlichen Verzögerungselemente, um die Verzögerung zwischen VIDEO_IN und VIDEO_OUT zu liefern.
In dem in 3 dargestellten Beispiel hat sich HSYNC drei Elemente in die Verzögerungskette bei der aktiven Flanke von PELCLK verschoben. Für diesen Scan entsprechen diese drei Verzögerungselemente dem beschriebenen t_error. Die Schnappschusslogik beseitigt dann den t_error-Faktor, indem VIDEO IN in das vierte Element eingeführt wird. Es ist wichtig, anzumerken, dass t_{full delay} immer größer als die Periode von PELCLK sein muss, so dass es immer einige restliche Verzögerungselemente zum Einführen von VIDEO_IN gibt. In dem Verfahren der vorliegenden Erfindung kann die Verzögerungskette entweder ein getaktetes Hochgeschwindigkeitsverschieberegister oder bloß eine Reihe von analogen Logikverzögerungen sein. In jedem Fall wird der t_error ^- Faktor immer genau beseitigt, selbst wenn die Geschwindigkeit der Verzögerungselemente variiert.
Die digitale Gatterebenenausführung der vorliegenden Erfindung besteht in erster Linie aus ähnlichen Gruppen von Logikfunktionen, die Synchronisiereinrichtungselemente genannt werden. Die Synchronisiereinrichtungselemente können auf eine serielle Weise kaskadiert werden, um eine Einrichtung zum genauen Positionieren des HSYNC-Signals in einer gegebenen Abtastperiode (wie z.B. Bildelementzeit) zu bilden. Jedes Synchronisiereinrichtungselement umfasst zwei Hauptteile, eine Verzögerungsstufe und ein Speicherelement. Der Zweck der Verzögerungsstufe besteht darin, einen bekannten Betrag von Verzögerung vom Eingangssignal zum Ausgangssignal zu liefern. Die Funktion des Speicherelements besteht darin, für einen ganzen Scan zu behalten, ob das HSYNC-Signal am Start des Scan vollständig durch die Verzögerungsstufe hindurchlief, bevor die nächste Abtastperiode begonnen wird.
Die 4a–c veranschaulichen die Speicherelemente als Digitallogiksymbole. 4a stellt das synchrone Speicherelement 110 dar, das einen einfachen Multiplexer 112 und Datenflipflop 114 umfasst. Wenn die Abtaststeuerung eingestellt ist, wird Data In zum Memory Out bei einer aktiven Flanke eines Takts hindurchgeschickt. Wenn das Abtastsignal nicht eingestellt ist, wird das vorhergehende Memory Out bewahrt.
4b stellt eine Takt-bezogene Verzögerungsstufe 120 dar, die sowohl einen Multiplexer 122 als auch ein Flipflop 124 verwendet. Das Source Select wählt, ob die Daten von der vorhergehenden Verzögerungsstufe oder von den eingegebenen Videodaten kommen. Bei einer aktiven Flanke des Takts werden diese Daten zum Data Out weitergeschickt.
Das Speicherelement und die Verzögerungsstufe sind in der in 4c dargestellten Ausführungsform kombiniert, um ein Takt-bezogenes Synchronisiereinrichtungselement 130 zu bilden. Das Synchronisiereinrichtungselement wird im Allgemeinen in einem von zwei Moden betrieben, einem Synchronisationsmodus und einem Druckmodus. Wenn es sich im Synchronisationsmodus befindet, wird die Verzögerungsstufe Source Select eingestellt, um nur "Daten von vorhergehender Verzögerungsstufe" zu wählen. Das Speicherelement tastet dann periodisch ab, um den Zustand der Verzögerungsstufe Data Out zu bestimmen. Am Ende eines Synchronisationsmodus wird dann während eines Druckmodus der Zustand des Memory Out-Ausgangs verwendet, um zu bestimmen, wie das Source Select für das nächste Synchronisationselement gesteuert werden sollte.
Die Takt-bezogenen Synchronisiereinrichtungselemente bilden, wenn sie kaskadiert sind, eine Synchronisationskette 140, wie in 5 dargestellt. Das ankommende HSYNC-Signal wird durch ein Flipflop 142 vor einer Verwendung in der Synchronisationskette 140 gepuffert. Die gepufferte Version, Buf_Hsync, wird dann in das erste Synchronisationselement von Stufe 1 geschickt, wie dargestellt, und es wird auch zur Steuerlogik geschickt, um zu signalisieren, dass ein HSYNC-Impuls angekommen ist. Wenn sich die Schaltung im Synchronisationsmodus befindet, ist Look_for_Hsync aktiv. Nachdem der HSYNC-Impuls durch die Steuerlogik erkannt worden ist, geht Look_for_Hsync in einen inaktiven Zustand, wobei die Synchronisationskette 140 in einen Druckmodus genötigt wird. Das Start_of_Pel-Signal geht für die erste SLICECLK-Periode von jedem PELCLK in einen Hochpegelzustand. Bei dem Start_of_Pel im Synchronisationsmodus tastet die Kette von Speicherelementen 110 (als die "Haltekette" 150 bezeichnet) den Zustand der Taktbezogenen Verzögerungselemente ab. Während sie sich im Synchronisationsmodus befinden, treten diese Abtastungen auf einer Einmal-pro-Bildelement-Basis auf, bis der HSYNC-Impuls ankommt.
Sobald HSYNC in den ASIC eintritt, breitet es sich durch eine gewisse Anzahl von Synchronisationselementen 130 aus, bis ein Start_of_Pel auftritt. Die Anzahl von Synchronisationselementen 130, die vor dem Start_of_Pel durchlaufen werden, hängt von der zeitlichen Beziehung zwischen HSYNC und PELCLK ab. Bei dem ersten Start_of_Pel nach HSYNC tastet die Haltekette 150 ab, um zu bestimmen, wie weit sich das HSYNC die Sync-Kette 140 hinunter ausgebreitet hat. Zur selben Zeit nimmt eine Steuerlogik, nicht dargestellt, wahr, dass ein HSYNC empfangen worden ist (durch Anschauen von Buf_Hsync) und schaltet die Look_for_Hsync-Steuerung aus, wobei die Schaltung in einen Druckmodus genötigt wird. Sobald Look_for_Hsync entfernt ist, wird verhindert, dass die Haltekette 150 für den Rest des Scan abtastet. Auch bei entferntem Look_for_Hsync werden die Source Selects für jedes Takt-bezogene Verzögerungselement 120 in der Sync-Kette 140 nicht mehr genötigt, den Ausgang der vorhergehenden Stufe anzuschauen. Stattdessen ist die gewählte Datenquelle für jedes Verzögerungselement 120 nun durch den Zustand des Haltestatus der vorhergehenden Stufe bestimmt. Folglich wählt, wenn eine gegebene Stufe HSYNC wahrnahm, während sie sich in einem Synchronisationsmodus befand, dann die nächste Stufe das direkte Video_In während eines Druckmodus. Eine Stufe, die HSYNC nicht wahrnahm, während sie sich im Synchronisationsmodus befand, zwingt die folgende Stufe, ihren Datenausgang zu wählen, statt ankommendem Video_In. Deshalb wird das Video_In als die Datenquelle für alle Synchronisationselemente 130 entlang dem Pfad ausgewählt, den der HSYNC-Impuls während eines Synchronisationsmodus zurückgelegt hatte. Das letzte Element, dessen Quelle Video_In ist, lässt seinen Ausgang durch die restlichen Synchronisationselemente 130 hinunter sich ausbreiten, wobei wirkungsvoll alle früheren Synchronisationselemente 130 umgangen werden. Das Umgehen dieser Stufen entspricht der Beseitigung des t_error.
Abtastwellenformen für eine Takt-bezogene Synchronisation sind in 6 dargestellt. Das Ziel der Schaltung besteht darin, zu bestimmen, wie viele Slices zwischen dem Start eines Bildelements und dem Auftreten eines HSYNC auftraten. Zwecks Einfachheit ist ein Anteil von drei Slices, die jedes Bildelement umfassen, in 6 dargestellt. Deshalb wird das Start_of_Pel-Signal einmal pro drei SLICECLKs bestätigt. Im Anschluss an das Start_of_pel in Periode 1 begann Look_for_Hsync. Man beachte, dass ein HSYNC durch die Schaltung als ein synchroner Eingang erkannt wurde, der irgendwann während Periode 4 auftrat, folglich ging Buf_Hsync beim Start von Periode 5 in einen Hochpegelzustand. Buf_Hsync beginnt dann, sich durch die Sync-Kette 140 auszubereiten, wobei Sync 1, Sync 2 und Sync 3 bei sukzessiven Takten 6, 7 bzw. 8 in einen hohen Logikzustand gesetzt werden. Da Buf_Hsync beim Start von Periode 5 in einen Hochpegelzustand geht, wird das nächste Start_of_Pel durch SLICECLK nicht vor Periode 8 erkannt. Bei der Anstiegsflanke von SLICECLK befinden sich zum Start von Periode 8 sowohl Start_of_pel als auch Look_for_Hsync im Hochpegelzustand, wobei ermöglicht wird, dass die Haltekette 150 den Zustand der Sync-Kette 140 abtastet. Das Halteketten 150-Abtasten der Sync-Kette am Anfang von Periode 8 bewirkt, dass die Haltekette 150 zu einem binären Zustand von b'1100000' geht, wenn 8 Synchronisationselemente verwendet werden. (Wie in 6 dargestellt, braucht das Halteelement der letzten Synchronisationsstufe nicht eingeschlossen zu sein. Folglich kann die Positionierung von Video_In für eine 8 Elemente-Sync-Kette mit einer 7 Elemente-Haltekette 150 bestimmt werden.)
Sobald das HSYNC-Signal erkannt worden ist, zwingt eine Steuerlogik Look_for_Hsync dazu, in einen Niedrigpegelzustand zu gehen, wobei die Synchronisiereinrichtungsschaltung während Periode 8 in einen Druckmodus gesetzt wird. Sobald sie sich im Druckmodus befindet, "hält" die Haltekette 150 ihren vorhergehenden Wert b'1100000' für die Dauer des Laserscan. Wie früher angegeben, wählt im Druckmodus jedes Element der Sync-Kette 140 Video_in, wenn das vorhergehende Haltekettenelement 140 gesetzt war, sonst wählt es den Ausgang des vorhergehenden Takt-bezogenen Verzögerungselements 120. Das erste Element in der Kette wählt immer Video_In, da es kein vorhergehendes Verzögerungselement aufweist, von dem zu wählen ist. In 6 bewirkt ein Haltekettenwert von b'1100000', dass zwei Synchronisationsstufen (zusätzlich zur ersten Stufe) Video_In als ihre Datenquelle wählen. Da in 6 die ersten drei Synchronisationselemente Video_In als ihre Eingangsquelle wählen, werden die ersten zwei Stufen wirkungsvoll ignoriert, während gedruckt wird. Alle Stufen über die dritte Stufe hinaus wählen dann den Ausgang der vorhergehenden Stufe als ihren Dateneingang. Da die ersten zwei Stufen ignoriert werden, während gedruckt wird, weist die Schaltung die Wirkung auf, t_error = 2·t_SLICECLK zu berechnen und diesen Fehler von dem sich ergebenden Video_Out zu entfernen. Die Wirkung auf den Videoausgang wird in 7 veranschaulicht.
7 zeigt, dass die ersten drei Elemente in der Sync-Kette 140 sämtlich Video_In als ihre Datenquelle wählen. Alle restlichen Elemente in der Sync-Kette 140 wählen den Ausgang der vorhergehenden Stufe. Wirkungsvollerweise werden dann die ersten zwei Syncelemente Sync 1 und Sync 2 ignoriert oder aus der Verzögerungskette "heraussubtrahiert", wobei die erwünschte Wirkung erzeugt wird. Aus 7 ist es ersichtlich, dass jedes Takt-bezogene Verzögerungselement 120 die Wirkung aufweist, Video_Out um eine SLICECLK-Periode zu verzögern. Wenn 8 Elemente für einen Arbeitspunkt verwendet werden, in dem 3 SLICECLKs pro Bildelement auftreten, dann werden die letzten 5 Stufen einer Verzögerung zu jedem Scan addiert, ohne Rücksicht auf die Position von HSYNC. Eine solche Verzögerung fügt eine absolute 5 SLICECLK-Verschiebung zur linken Spanne hinzu, was ausreguliert werden kann, indem die Bildelement-bezogene linke Spannenverzögerungseinstellung geändert wird. In 7 ist Video_Out von Video_In um sechs SLICECLKs verzögert. Wenn die Haltekette 150 auf b'0000000' gesetzt worden wäre, dann würde Video_Out von Video_In um acht SLICECLKs verzögert worden sein. Die zwei entfernten SLICECLK-Perioden entsprechen t_error.
Das obige Synchronisierverfahren bestimmt die Position von HSYNC in Bezug zu einem Bildelement-bezogenen PELCLK hinsichtlich Slices oder vollen Perioden des Unterbildelements SLICECLK. Ein zweites Verfahren zur Bestimmung der Position von HSYNC entsprechend der vorliegenden Erfindung besteht darin, die Position von HSYNC in Einheiten von analogen Verzögerungselementen zu messen.
In der bevorzugten Ausführungsform der Erfindung wird die oben beschriebene Takt-bezogene Kette verwendet, um die Position von HSYNC in Bezug zu PELCLK in Einheiten von Slices zu bestimmen. Zusätzlich wird ein feiner aufgelöstes Verfahren zur Synchronisation verwendet, um die Position von HSYNC in Bezug zu SLICECLK in Einheiten von Verzögerungselementen zu bestimmen. Diese zwei Verfahren arbeiten parallel, um die Position von HSYNC in Bezug zu einem Bildelement und in Bezug zu einem Slice im Synchronisationsmodus zu bestimmen. Die resultierenden Verzögerungsketten werden dann während eines Druckmodus in Reihe geschaltet, um einen berechneten Betrag einer Verzögerung in Einheiten von Slices, wie zuvor beschrieben, plus einem berechneten Betrag von Verzögerungseinheiten von Verzögerungsstufen, wie unten beschrieben, zu liefern. Die Wirkung, beide "Schichten" einer Synchronisation zu kombinieren, besteht darin, eine Synchronisationsgenauigkeit bereitzustellen, die bis zu einer einzigen Verzögerungsstufenzeit aufgelöst ist, während die signifikante Anzahl von Logikgattern eingespart wird, die erforderlich sein würde, wenn die Zeit-bezogene Kette allein verwendet würde.
In der zweiten Ausführungsform sind die grundlegenden Bausteine einer Zeit-bezogenen Verzögerungskette sehr ähnlich zu denjenigen der Takt-bezogenen Verzögerungskette, die zuvor erörtert wurde. Die Zeit-bezogene Verzögerungskette verwendet ein identisches synchrones Speicherelement 110, um die Position von HSYNC in Bezug zum Takt zu speichern. Die Zeit-bezogene Verzögerungsstufe ähnelt der Takt-bezogenen Verzögerungsstufe, außer dass das Verfahren zur Bestimmung der Verzögerung unterschiedlich ist. In der Takt-bezogenen Verzögerungsstufe ist die Gesamtverzögerung, die erfahren wird, gleich einer Periode des SLICECLK. In der Zeit-bezogenen Verzögerungsstufe 160 ist die Gesamtverzögerung, die erfahren wird, gleich der Gesamtsiliciumgeschwindigkeitsverzögerung durch den Multiplexer und die analoge Verzögerungsleitung. Folglich ist die Gesamtverzögerung durch ein Verzögerungselement eine variable Zahl, die sich abhängig von einem tatsächlichen Schaltungslayout, Versorgungsspannung, Umgebungstemperatur des Geräts ändert, und Variationen in einer Verzögerung werden wirkungsvoll durch den Betrieb der Schaltung herauskalibriert. Die zwei vorhergehenden Bausteine sind in 8 kombiniert, um ein Zeit-bezogenes Synchronisiereinrichtungselement 170 zu bilden.
Auf eine den Takt-bezogenen Synchronisiereinrichtungselementen 130 ähnliche Weise werden die Zeit-bezogenen Synchronisiereinrichtungselemente 170 kaskadiert, wie in 9 dargestellt. Die Zeit-bezogene Synchronisationskette 180 weist auch einen Synchronisationsmodus und einen Druckmodus auf, wie durch den Zustand des Look_for_Hsync-Signals bestimmt. Wenn Look_for_Hsync aktiv ist, wird die Sync-Kette 180 durch die Haltekette 150 bei jeder aktiven SLICECLK-Flanke abgetastet. Folglich, wenn ein HSYNC in den ASIC eintritt, breitet es sich eine gewisse Anzahl von Verzögerungselementen aus. Beim nächsten SLICECLK wird der Zustand der Sync-Kette 180 durch die Haltekette 150 abgetastet, und die Abtaststeuerung für die Haltekette 150 wird durch Buf_Hsync_N, einer invertierten Version des Buf_Hsync-Signals, das zuvor erörtert wurde, ausgeschaltet. Sobald die Haltekette 150 die HSYNC-Ausbreitungsinformation gespeichert hat, beseitigt die Steuerschaltungsanordnung das Look_for_Hsync-Steuersignal, wobei bewirkt wird, dass die Synchronisationskette in einen Druckmodus kippt. Einmal im Druckmodus wird der Haltekettenzustand verwendet, um zu bestimmen, wie viele Elemente von der Gesamtverzögerung zu subtrahieren sind.
Abtastwellenformen für Zeit-bezogene Synchronisation sind in 10 dargestellt. Die Schaltung befindet sich anfangs in einem Synchronisationsmodus, wie durch einen hohen Pegel bei Look_for_Hsync dargestellt. Irgendwann während der ersten SLICECLK-Periode wird HSYNC empfangen. HSYNC breitet sich vor der nächsten Anstiegsflanke von SLICECLK durch Sync 1- und Sync 2-Ausgänge aus. Bei der aktiven Flanke von SLICECLK wird HSYNC durch die Steuerschaltungsanordnung (über Buf_Hsync_N) erkannt, und es bewirkt, dass Look_for_Hsync bei dem folgenden SLICECLK ausgeschaltet wird. Der Niedrigzustand von Buf_Hsync_N verhindert, dass ein zusätzliches Abtasten der Haltekette 150 auf dem dritten SLICECLK, das dargestellt ist, stattfindet. Deshalb bewahrt die Haltekette 150 den Wert, den sie nach dem zweiten SLICECLK oder b'110' speicherte. Dieser Wert zeigt an, dass sich das HSYNC-Signal vollständig durch die ersten zwei Zeitbezogenen Verzögerungselemente 170 vor der nächsten SLICECLK-Anstiegsflanke ausbreitete. Folglich werden wie bei den Taktbezogenen Verzögerungselementen die ersten zwei Zeit-bezogenen Synchronisationsstufen wirkungsvoll ignoriert, wobei t_error = 2·t_d subtrahiert wird, wobei t_d = t_mux + t_{delay element}
Die Funktion, die durch diese Schaltung geliefert wird, ermöglicht eine außerordentlich feine Auflösung bei einer HSYNC-Synchronisation. Die Größe des Verzögerungselements kann gewählt werden, um die gewünschte Genauigkeit bei einer Synchronisation zu liefern. Die feinste Genauigkeit würde geliefert, wenn das Verzögerungselement gänzlich ausgelassen würde, was t_d = t_mux + 0 ergibt. In einer 0,5 uM-Technologie, wie z.B. der Oki^TM Semiconductor MSM98R-Familie würde eine HSYNC-Auflösung von etwa 500 Pikosekunden (oder einer halben Nanosekunde) erzielt werden. Jedoch beachte man, dass mehr Verzögerungsstufen erforderlich sind, wenn die durch jede Stufe gelieferte Verzögerung kleiner ist. Die minimale Anzahl von Verzögerungsstufen, die erforderlich ist, wird durch die folgende Gleichung gegeben: Anzahl von Stufen = maximale SLICECLK-Periode/minimale Zeitverzögerung pro Stufe.
In dieser Gleichung ist die minimale Zeitverzögerung pro Stufe die minimale Ausbreitungsverzögerung, die durch eine Verzögerungsstufe unter günstigsten Umgebungs- und Prozessbedingungen möglich ist. Wenn weniger Stufen verwendet werden, ist die Zeit-bezogene Synchronisationkette nicht lang genug, um sämtliche HSYNC-Impulse genau zu messen.
Impulsbreitenmodifikation ist eine Hauptsorge, wenn ein langer kombinierter Verzögerungspfad verwendet wird, um genaue Ausgangsimpulse zu erzeugen. Bei einem langen kombinierten Pfad können die additiven Wirkungen der Unterschiede zwischen den Ausbreitungsverzögerungen der Schaltungselemente vom Niedrigzum Hochpegelzustand und Hoch- zum Niedrigpegelzustand bewirken, dass ein perfekter Eingangsimpuls bei der letzten Ausgangsstufe sehr gestreckt oder gestaucht ist. Ein etwas kleiner Betrag an Impulsbreitenmodifikation ist unvermeidbar, aber die Wirkungen können minimiert werden. Um die Möglichkeit einer Impulsbreitenmodifikation zu minimieren, wurden Schaltungselemente gewählt, so dass sich Unterschiede in Ausbreitungsverzögerungen aufheben. Mehrere Abgriffspunkte entlang der Verzögerungskette werden bereitgestellt, so dass, während schnellere SLICECLKs laufen, eine frühere Position entlang der Verzögerungskette gewählt werden kann, um den letzteren Teil der Kette wegzulassen, wodurch jegliche Impulsbreitenmodifikationen vermieden werden, die während dieses Teils der Kette erfahren wurden.
Wie zuvor erwähnt ist die Gesamtverzögerung durch ein Verzögerungselement eine variable Zahl, die sich abhängig von dem tatsächlichen Schaltungslayout, Versorgungsspannung, Umgebungstemperatur des Geräts und Variationen bei einer Siliciumherstellungsverarbeitung, die eine Geschwindigkeit beeinflussen, ändert. Variationen in Umgebungs- und Prozessbedingungen werden automatisch durch die Zeit-bezogene Synchronisationsschaltung herauskompensiert. Z.B., wenn das Silicium 20% zu schnell ist, dann kompensiert, wenn 5 Stufen normalerweise t_error umfassen würden, dann die Schaltung während der Synchronisationsphase so, dass 6 Stufen für t_error ausgewählt werden.
Da dieselben Logikgatter sowohl als eine Einrichtung zum Messen von HSYNC als auch als das Verfahren zur Abgabe der notwendigen Verzögerung an Videodaten verwendet werden, wird die Wirkung von Variationen im Schaltungslayout minimiert. Z.B. variiert dann, unter der Annahme, dass die dritte Verzögerungsstufe 10% länger als die anderen Verzögerungsstufen ist, da dieselben Logikgatter für die dritte Verzögerungsstufe für sowohl Synchronisation als auch Drucken verwendet werden, die resultierende Genauigkeit der Schaltung nur um 10%. Wenn jedoch separate Logikketten zur Synchronisation und zum Drucken verwendet würden, könnten die Fehler additiv sein, so dass eine 10%ige Zunahme der Synchronisation in der dritten Stufe, gekoppelt mit einer 10%igen Reduktion einer Druckverzögerung in der dritten Stufe, eine Gesamtvariation von (110%/90%) – 100% = 22% in einer Synchronisationsgenauigkeit erzeugen würde, ungünstigstenfalls.
Damit die Schaltung erfolgreich arbeitet, müssen ein paar Punkte angegangen werden. Sobald das HSYNC detektiert ist, muss die störsicherere Bildelement-bezogene Logik durch die Synchronisiereinrichtung informiert werden. Für einen zuverlässigen Betrieb muss das Signalisieren zur Bildelement-bezogenen Logik immer bei derselben aktiven Flanke des Bildelement-bezogenen Takts erfolgen. Wenn eine Variation beim Signalisieren der Bildelement-bezogenen Logik vorhanden ist, dann variiert die Synchronisationsfunktion um eine ganze Bildelementzeit.
Abgriffspunkte können entlang der Takt-bezogenen Kette als das ausgewählte VIDEO_OUT bereitgestellt werden, immer wenn die Anzahl von Slices pro Bildelement kleiner als die maximal mögliche Anzahl ist. Z.B., wenn der augenblickliche Arbeitspunkt drei Slices pro Bildelement aufweist, kann der Ausgang des dritten Synchronisationselements als VIDEO_OUT gewählt werden, statt des n-ten Elements, wie in den Figuren dargestellt. Dies minimiert die absolute Verzögerung, die auf alle Daten in drei Slices pro Bildelementmodus aufgebracht wird.
Einige Verfahren zum Abstimmen der Videoimpulsbreite ermöglichen, dass die Impulsbreite zu einer feineren Auflösung als die Slicegeschwindigkeit abgestimmt wird. Wenn diese Verfahren eine Verwendung von synchroner Logik erfordern würden, dann würden diese Funktionen zwischen der Takt-bezogenen Synchronisationsschicht und der Zeit-bezogenen Synchronisationsschicht eingeführt werden müssen. Z.B. können Videoimpulsbreiten in einem speziellen Modus auf Grundlage einer von beiden Flanken von SLICECLK abgestimmt werden. In einem anderen Modus können Videoimpulsbreiten unter Verwendung von Verzögerungsleitungen abgestimmt werden, um eine noch feinere Videoimpulsbreitensteuerung zu erzielen. Beide Verfahren zum Abstimmen von Videoimpulsbreiten werden logisch zwischen der Takt-bezogenen und Zeit-bezogenen Synchronisationskette ausgeführt.
Die Verzögerungen zwischen Gattern variieren abhängig von einer Anzahl von Faktoren einschließlich tatsächlicher Schaltungselementplatzierung und -verdrahtung in dem Siliciumplättchen. Die Veränderlichkeit in einer Platzierung und Verdrahtung kann signifikant verringert werden, wenn die betreffende Logik auf einen kleinen Teil des Siliciumplättchens beschränkt wird. Die vorliegende Ausführung umfasst Blockanordnen des Siliciums, so dass die SLICECLK-bezogene Logik auf einen kleinen Teil des Siliciumplättchens beschränkt sein würde, wodurch eine Unveränderlichkeit aufgrund einer Platzierung und Verdrahtung minimiert würde. Die Schaltung kann folglich die höchste erzielbare Siliciumleistungsfähigkeit unter Verwendung von semikundenspezifischen Logikentwurfsverfahren erzielen.
Die vorliegende Erfindung führt anders als herkömmliche Systeme eine Synchronisation auf dem Datenpfad im Gegensatz zum Taktpfad durch. Die Messung eines Fehlers zwischen einem synchronen Ereignis, wie z.B. HSYNC, und einem Systemtakt wird erzielt, indem ermöglicht wird, dass sich HSYNC in eine Kette von Verzögerungselementen ausbreitet. Ein Synchronisationsfehler wird beseitigt, indem der Videoausgang durch die restlichen Verzögerungselemente der Kette verzögert wird.
Das Synchronisationsverfahren der vorliegenden Erfindung ermöglicht, dass der Takt, der die Videoaufbereitungslogik steuert, im Dauerbetrieb läuft, wodurch eine saubere einfache Taktwellenform geliefert wird, die für moderne störsichere synchrone Logikentwurfsmethodiken kritisch ist.
Das Verfahren der vorliegenden Erfindung liefert das Vermögen zur Schichtung der Genauigkeit einer Synchronisation auf Grundlage der verfügbaren Takte im ASIC. Z.B. lieferte die spezifische Ausführung, die zuvor dargelegt wurde, die primäre Synchronisationsschicht in Bezug zu einer Bildelementgrenze und eine sekundäre Synchronisationsschicht in Bezug zu einer Slicegrenze. Das Schichtungsverfahren ermöglicht eine hochgenaue Synchronisation für eine Größenordnung weniger Logikgatter als andere Lösungsansätze.
Die Genauigkeit der Synchronisation, die bereitgestellt wird, ist nicht durch die Geschwindigkeit beschränkt, mit der eine Takt-bezogene Logik läuft. Durch die Verwendung von internen Verzögerungsleitungsketten kann das Synchronisationskonzept auf faktisch eine beliebige Genauigkeit, die benötigt wird, ausgeweitet werden, beschränkt nur durch die Siliciumgeschwindigkeit der integrierten Schaltung.
Indem ein auswählbarer Ausgangsabgriffspunkt bereitgestellt wird, um die Quelle des synchronisierten Videos zu wählen, kann die minimale Anzahl von Verzögerungselementen auf Grundlage der Frequenz des Slice-bezogenen Takts gewählt werden. Indem ein auswählbarer Abgriffspunkt zugelassen wird, kann die durch die Verzögerungsleitungslänge eingeführte Gesamtveränderlichkeit minimiert werden.
Das Verfahren der vorliegenden Erfindung zur Synchronisation verwendet weiter dieselben Logikgatter, um sowohl als der Kalibrierdetektor, während das HSYNC-Signal abgetastet wird, als auch als die Videostromverzögerung, während gedruckt wird, zu dienen. Indem dieselben Logikgatter verwendet werden, werden die Wirkung von Ungenauigkeiten, die durch die physische Platzierung der Logikgatter im Gerät hervorgerufen werden, und Prozessvariationen über das Siliciumplättchen minimiert.
Es wird als Teil der vorliegenden Erfindung angesehen, dass ein synchrones Signal in eine Kette von getakteten oder analogen Elementen eingespeist wird und die Anzahl von Elementen, die in der Kette durchquert sind, an einer nächsten Taktimpulsflanke gemessen werden. Alternativ kann eine Messung unter Verwendung eines digitalen Hochgeschwindigkeits-Zählers/Zeitgebers ausgeführt werden, um eine Zeit zwischen einem synchronen Ereignis und einer diskreten Taktimpulsflanke zu messen. In einer anderen Alternativen wird eine analoge Spannungsrampe bei einem synchronen Ereignis initiiert, und die Spannung an der nächsten Taktimpulsflanke wird dann untersucht und behalten.
Die Verzögerung kann eingestellt werden, indem Daten in die Kette von getakteten oder analogen Verzögerungselementen eingeführt werden und ein Fehler durch Umgehen einer Anzahl von Verzögerungselementen beseitigt wird, die dem Fehler entsprechen. Alternativ können die Daten in einen Anfang der Kette von getakteten oder analogen Verzögerungselementen eingeführt werden und der Fehler durch Umgehen einer Anzahl von Verzögerungselementen an einem Ende der Kette beseitigt werden. Die Anzahl von umgangenen Verzögerungselementen leitet sich aus dem Fehler her.
In einer anderen Ausführungsform sollen Daten in den Anfang von mehreren Ketten von getakteten oder analogen Verzögerungselementen eingeführt werden und jede der Ketten eine unterschiedliche Länge aufweisen. Der Fehler wird beseitigt, indem abhängig vom gemessen Fehler ein Ausgang von einer von den Ketten ausgewählt wird.
Die Daten können in eine Zuerst-Einschreibe-Zuerst-Auslese-(FIFO)-Struktur eingeführt werden und ein Gewinnen aus der FIFO-Struktur bei einer Zeitverzögerung begonnen werden, die sich aus dem gemessen Fehler herleitet. Noch eine andere Alternative führt Daten in eine Kette von Speicherelementen ein, deren Hochgeschwindigkeitstaktrate um einen Betrag eingestellt worden ist, der aus dem gemessen Fehler hergeleitet ist.
Die vorhergehende Erfindung beruht auf der Messung von Fehler als die Beziehung zwischen dem synchronen Ereignis und der nächsten Taktimpulsflanke. Mit einer solchen Definition von Fehler wird die Einstellung ausgeführt, indem eine Verzögerung von dem Endausgang subtrahiert wird. Das Verfahren kann auch ausgeführt werden, indem die Definition umgekehrt wird und Fehler als die Beziehung zwischen einer Taktimpulsflanke und dem synchronen Ereignis gemessen wird. In einem solchen Fall könnte der Fehler beseitigt werden, indem eine geeignete Verzögerung zum Endausgang hinzugefügt wird.
Nachdem mehrere Ausführungsformen einer HSYNC-Synchronisation gemäß der vorliegenden Erfindung beschrieben worden sind, wird es angenommen, dass andere Modifikationen, Variationen und Änderungen Fachleuten in Anbetracht der Beschreibung, die oben dargelegt ist, in den Sinn kommen.
Der Bereich der vorliegenden Erfindung ist in den angefügten Ansprüchen definiert.

Claims

Verfahren zum Erzielen einer Zeile-zu-Zeile-Synchronisation zur Verwendung mit einem Rasterscangerät, indem ein Synchronisationsfehler (t_error) zwischen einem synchronen Ereignis (HSYNC) und einer diskreten Taktimpulsflanke eines Taktsignals (PELCLK) verringert wird, umfassend die kennzeichnenden Schritte: Bestimmen des Fehlers zwischen dem synchronen Ereignis und der diskreten Taktimpulsflanke durch: Einspeisen eines synchronen Signals in eine Kette von Verzögerungselementen (120, 160); und Messen einer Anzahl der Elemente der Kette, die von dem synchronen Signal durchquert werden, an der Taktimpulsflanke; und Verringern des Synchronisationsfehlers, indem eine Verzögerung zu einem Ausgangsdatenpfad eingestellt wird, durch: Einführen von Daten (VIDEO-IN) in die Kette von Verzögerungselementen, und Umgehen einer Anzahl der Verzögerungselemente, die der Anzahl von Verzögerungselementen entspricht, die von dem synchronen Signal während des Fehlerbestimmungsschritts durchquert werden.
Verfahren nach Anspruch 1, bei dem der Einspeiseschritt umfasst: Einspeisen des synchronen Signals in eines von einer Kette von taktgesteuerten Elementen (120) und einer Kette von analogen Elementen (160).
Verfahren nach Anspruch 2, bei dem der Einstellschritt die Schritte umfasst: Einführen von Daten in einen Anfang der Kette von einem von taktgesteuerten und analogen Verzögerungselementen, und Verringern des Fehlers durch Umgehen einer Anzahl der Verzögerungselemente an einem Ende der Kette, wobei die Anzahl von Verzögerungselementen aus dem Fehler hergeleitet wird.
Verfahren nach Anspruch 1, bei dem der Einstellschritt die Schritte umfasst: Einführen von Daten in einen Anfang von mehreren Ketten von einem von taktgesteuerten und analogen Verzögerungselementen, wobei jede der mehreren Ketten eine unterschiedliche Länge aufweist, und Verringern des Fehlers durch Auswählen eines Ausgangs von einer von den mehreren Ketten, abhängig von einer Messung des Fehlers.
Verfahren nach Anspruch 1, bei dem der Einstellschritt die Schritte umfasst: Einführen von Daten in eine Kette von Speicherelementen mit einer Hochgeschwindigkeitstaktrate, die um einen Betrag angepasst ist, der aus einer Messung des Fehlers hergeleitet ist.
Verfahren nach Anspruch 1, bei dem der Einstellschritt ausgeführt wird, indem die Verzögerung von einem endgültigen Ausgang subtrahiert wird.
Verfahren nach Anspruch 1 zur Verwendung mit einem Drucker, wobei eine Erzeugung des Taktsignals den Schritt umfasst: Bereitstellen eines Bildelementtakts, der mit einer Bildelementgenerierung synchron ist; wobei die Verzögerungskette (100) mehrere Verzögerungselemente umfasst; wobei der Bestimmungsschritt die Schritte umfasst: Suchen eines Druckereingangs für ein Horizontal-Synchronisiersignal HSYNC; Messen eines Abstands, den sich das HSYNC in die Verzögerungskette (100) während des Suchschritts verschiebt, bei einem ersten Zyklus des Bildelementtakts, wo das HSYNC detektiert wird; und wobei der Einstellschritt die Schritte umfasst: Einführen eines Videoeingangssignals (VIDEO-IN) in restliche Elemente der Verzögerungskette, zu denen sich das HSYNC nicht verschoben hat.
Verfahren nach Anspruch 7, bei dem die Verzögerungskette (100) ein taktgesteuertes Hochgeschwindigkeitsschieberegister (120) ist.
Verfahren nach Anspruch 7, bei dem die Verzögerungselemente der Verzögerungskette (100) eine Reihe von analogen Verzögerungselementen sind.
Verfahren nach Anspruch 7, weiter umfassend den Schritt: Konstruieren der Verzögerungskette (100) aus einer kaskadierten Reihe von Logikelementen (130, 170), um das HSYNC in einer gegebenen Abtastperiode genau zu positionieren.
Verfahren nach Anspruch 10, bei dem die Logikelemente eine Verzögerungsstufe (120, 160) und ein Speicherelement (110) umfassen, wobei die Verzögerungsstufe den Schritt ausführt: Bereitstellen eines vorbestimmten Betrags einer Verzögerung von Eingangssignal (Data In) zu Ausgangssignal (Data Out), und wobei das Speicherelement den Schritt ausführt: Behalten für einen ganzen Scan, wenn das HSYNC bei einem Start des Scan vollständig durch die Verzögerungsstufe hindurchlief, bevor eine nächste Abtastperiode begonnen wird.
Verfahren nach Anspruch 11, bei dem die Verzögerungsstufe einen Multiplexer (122) und ein Flipflop (124) umfasst.
Verfahren nach Anspruch 11, bei dem das Speicherelement (110) einen Multiplexer (112) und ein Flipflop (114) umfasst.
Verfahren nach Anspruch 11, 12 oder 13, bei dem die Verzögerungsstufe Takt-bezogen ist.
Verfahren nach Anspruch 14, bei dem eine Position des HSYNC in Bezug zu einem Bildelement-bezogenen Bildelementtakt hinsichtlich voller Perioden eines Unterbildelementslicetakts bestimmt wird.
Verfahren nach Anspruch 15, bei dem eine Position des HSYNC zu dem Unterbildelementslicetakt in Einheiten der Verzögerungselemente feinaufgelöst wird.
Verfahren nach Anspruch 15 oder 16, bei dem in einem beliebigen der Logikelemente eine Gesamtverzögerung gleich einer Periode des Slicetakts ist.
Verfahren nach einem der Ansprüche 14 bis 17, weiter umfassend den Schritt: Bereitstellen einer Synchronisationskette (140, 180), die durch die Verzögerungsstufen und das Speicherelement der Logikelemente gebildet wird.
Verfahren nach Anspruch 18, weiter umfassend den Schritt: Bereitstellen einer Haltekette (150), die aus einer Kette der Speicherelemente gebildet ist, um einen Zustand der Taktbezogenen Verzögerungselemente abzutasten, wobei die Abtastung einmal pro Bildelement ausgeführt wird, bis das HSYNC ankommt.
Verfahren nach Anspruch 7 oder 8, bei dem bei Detektion des HSYNC in dem Suchschritt die Synchronisationskette zum Druckmodus geändert wird.
Verfahren nach Anspruch 20, umfassend den weiteren Schritt in dem Druckmodus: Bereitstellen eines berechneten Betrags einer Verzögerung in Einheiten von Slices und einer berechneten Menge von Verzögerungsstufen.
Verfahren nach Anspruch 11, 12 oder 13, bei dem die Verzögerungsstufe Zeit-bezogen ist.
Verfahren nach Anspruch 22, bei dem eine Position des HSYNC in Einheiten von analogen Verzögerungselementen bestimmt wird.
Verfahren nach Anspruch 22 oder 23, bei dem in einem beliebigen der Logikelemente eine Gesamtverzögerung gleich einer Gesamtsiliciumgeschwindigkeitsverzögerung durch den Multiplexer und eine analoge Verzögerungsleitung ist.
Verfahren nach Anspruch 22, 23 oder 24, weiter umfassend den Schritt: Bereitstellen einer Synchronisationskette (140, 180), die durch die Verzögerungsstufen und das Speicherelement der Logikelemente gebildet wird.
Verfahren nach Anspruch 25, weiter umfassend den Schritt: Bereitstellen einer Haltekette (150), die aus einer Kette der Speicherelemente gebildet ist, um einen Zustand der Taktbezogenen Verzögerungselemente abzutasten, wobei die Abtastung auf jeder aktiven Flanke des Slicetakts ausgeführz wird.
Verfahren nach Anspruch 26, bei dem bei Detektion des HSYNC in dem Suchschritt die Synchronisationskette zum Druckmodus geändert wird und ein Zustand der Haltekette verwendet wird, um zu bestimmen, wie viele Logikelemente von der Gesamtverzögerung zu subtrahieren sind.
Verfahren nach Anspruch 27, umfassend den weiteren Schritt: Bereitstellen einer gewünschten Genauigkeit bei einer Synchronisation, indem eine Größe einer Verzögerungseinheit ausgewählt wird.
Verfahren nach Anspruch 1, weiter umfassend die Schritte: Ausführen einer Synchronisation auf einem Datenpfad; wobei der Messschritt umfasst: Ermöglichen, dass sich ein Horizontal-Synchronisiersignal HSYNC in einer Kette von Verzögerungselementen (100) ausbreitet; Messen eines Fehlers zwischen dem HSYNC und einem Systemtakt (PELCLK); und der Einstellschritt umfasst: Verringern eines Synchronisationsfehlers, indem ein Videoausgang durch restliche Elemente in der Kette von Verzögerungselementen verzögert wird.
Verfahren nach Anspruch 29, umfassend den weiteren Schritt: kontinuierliches Betreiben des Systemtakts, um eine saubere und einfache Taktwellenform bereitzustellen.
Verfahren nach Anspruch 29 oder 30, umfassend den weiteren Schritt: Schichtung einer Synchronisationsgenauigkeit durch Verwenden von unterschiedlichen Takten.
Verfahren nach Anspruch 31, umfassend den Schritt: Bereitstellen einer primären Schicht einer Synchronisation in Bezug zu einer Bildelementgrenze und einer zweiten Schicht einer Synchronisation in Bezug zu einer Slicegrenze.
Verfahren nach einem der Ansprüche 29 bis 32, umfassend den weiteren Schritt: Bereitstellen von auswählbaren Abgriffspunkten zum Auswählen einer Quelle eines synchronisierten Videos, wobei eine minimale Anzahl von Verzögerungselementen ausgewählt wird, auf Grundlage einer Frequenz eines Slicebezogenen Takts (SLICECLK).
Verfahren nach einem der Ansprüche 29 bis 32, umfassend den weiteren Schritt: Verwenden eines selben Satzes von Logikgattern, um sowohl als ein Kalibrierdetektor, während das HSYNC abgetastet wird, als auch als eine Videostromverzögerung, während gedruckt wird, zu dienen.
Verfahren nach Anspruch 1, weiter umfassend die Schritte: Bereitstellen eines Horizontal-Synchronisationssignals HSYNC, wobei das HSYNC-Signal an einem Anfang einer neuen Scanzeile in den Aktivzustand geht, Bereitstellen eines mit einer Bildelementgenerierung synchronen Bildelementtakts durch eine Bildelement-bezogene Logik, wobei an einer aktiven Flanke des Bildelementtakts das aktive HSYNC-Signal durch die Bildelement-bezogene Logik wahrgenommen wird; wobei eine Zeit zwischen dem in den Aktivzustand gehenden HSYNC-Signal und einer nächsten aktiven Flanke des Bildelement takts t_error ist, die zwischen 0 und einer Periode des Bildelementtakts liegt, und der Bildelement-bezogenen Logik unbekannt ist; Verzögern der Bildelement-bezogenen Logik eine Anzahl von Bildelementtakten, um eine linke Spanne zu erstellen, nachdem das aktive HSYNC-Signal detektiert ist; und Ausgeben eines ersten Bildelements eines Scan auf einem VIDEO_IN-Signal der Bildelement-bezogenen Logik nach Ablaufen der linken Spanne, wobei die Bildelement-bezogene Logik dann das erste Bildelement des Scan auf seinem VIDEO_IN-Signal ausgibt.
Verfahren nach Anspruch 35, bei dem eine Gesamtzeit zwischen dem HSYNC-Signal und einen ersten VIDEO_IN t1 = terror + tleft margin ist, wenn das VIDEO_IN-Signal verwendet wird, um einen Laser zu treiben, wobei t_error einen Zeile-zu-Zeile-Synchronisationsfehler darstellt und zwischen 0 und t_PELCLK variiert (Zeit für einen Zyklus eines Bildelementtakts), wobei t_left
margin eine für die linke Spanne verstrichene Zeit darstellt, und eine perfekte Zeile-zu-Zeile-Synchronisation durch Beseitigung von t_error erzielt wird.
Verfahren nach Anspruch 36, weiter umfassend den Schritt: Senden des VIDEO_IN-Signals durch die Kette von Verzögerungselementen (100) mit einem Ausgang VIDEO_OUT, wobei eine Gesamtzeit zwischen Aktivierung des HSYNC-Signals und dem VIDEO_OUT t2 = terror + tleft margin + tfull delay ist, wobei t_{full delay} eine Zeit ist, die erforderlich ist, um sich durch die Kette von Verzögerungselementen auszubreiten.
Verfahren nach Anspruch 37, bei dem die Kette von Verzögerungselementen eines von einem taktgesteuerten Hochgeschwindig keitsschieberegister und einer Reihe von Analoglogikverzögerungen ist.
Verfahren nach Anspruch 37 oder 38, bei dem eine perfekte Zeile-zu-Zeile-Synchronisation durch Beseitigen von t_error erzielt wird.
Verfahren nach Anspruch 37 oder 38, bei dem der Laser nicht auf einem druckbaren Abschnitt eines Scan abbildet, wenn das HSYNC-Signal detektiert wird, so dass das VIDEO_IN nicht durch die Kette von Verzögerungselementen (100) hindurchgeschickt werden muss, während die Bildelement-bezogene Logik nach dem HSYNC-Signal sucht.
Verfahren nach Anspruch 37, 38 oder 39, bei dem das HSYNC-Signal in die Kette von Verzögerungselementen (100) hineingeschickt wird, während der Laser nicht auf einem druckbaren Abschnitt eines Scan abbildet.
Verfahren nach Anspruch 40, weiter umfassend den Schritt: Messen eines Abstands, den sich das HSYNC-Signal in die Kette von Verzögerungselementen (100) verschiebt.
Verfahren nach Anspruch 41, bei dem der Messschritt bei einem ersten Bildelementtakt ausgeführt wird, im Laufe wovon das HSYNC-Signal detektiert wird.
Verfahren nach Anspruch 43, weiter umfassend den Schritt: Bereitstellen einer Verzögerung zwischen dem VIDEO_IN und dem VIDEO_OUT unter Verwendung nur von restlichen Elementen in der Kette von Verzögerungselementen (100), durch die das HSYNC-Signal nicht durchgelaufen ist.
Verfahren nach Anspruch 44, bei dem das t_{full delay} immer größer als eine Periode des Bildelementtakts ist, so dass einige der Elemente der Kette von Verzögerungselementen (100) zum Einführen von VIDEO_IN übrigbleiben.
Drucker zur Erzielung einer Zeile-zu-Zeile-Synchronisation, indem ein Synchronisationsfehler (t_error) zwischen einem synchronen Ereignis (HSYNC) und einer diskreten Taktimpulsflanke eines Taktsignals (PELCLK) verringert wird, gekennzeichnet durch Umfassen von: einer Einrichtung zur Bestimmung des Fehlers zwischen dem synchronen Ereignis und der diskreten Taktimpulsflanke; wobei die Einrichtung zur Bestimmung umfasst: eine Kette von Verzögerungselementen (100); eine Einrichtung zur Einspeisung eines synchronen Signals in die Kette; und eine Einrichtung zum Messen einer Anzahl der Elemente (120, 160) der Kette, die von dem synchronen Signal durchquert werden, an der Taktimpulsflanke; und einer Einrichtung zur Verringerung des Synchronisationsfehlers, indem eine Verzögerung zu einem Ausgangsdatenpfad eingestellt wird, abhängig von dem gemessenen Fehler; wobei die Einrichtung zur Verringerung umfasst: eine Einrichtung zum Einführen von Daten (VIDEO_IN) in die Kette von Verzögerungselementen; und eine Einrichtung zum Umgehen einer Anzahl der Verzögerungselemente, entsprechend der Anzahl von von dem synchronen Signal durchquerten Verzögerungselementen, die durch die Einrichtung zum Messen gemessen ist.