JP2593427B2 - 画像処理装置 - Google Patents
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- H04N9/00—Details of colour television systems
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- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
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- H04N9/8205—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only involving the multiplexing of an additional signal and the colour video signal
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- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ画像処理
装置におけるデータ転送・処理制御機能に関する。
装置におけるデータ転送・処理制御機能に関する。
【０００２】
【従来の技術】従来、一般的なコンピュータ画像処理装
置では、ＲＧＢデータを処理して５２５本の走査線の
内、奇数フィールドの２６３本、あるいは偶数フィール
ドの２６２本に固定して出力するノンインターレース表
示を行っている。
置では、ＲＧＢデータを処理して５２５本の走査線の
内、奇数フィールドの２６３本、あるいは偶数フィール
ドの２６２本に固定して出力するノンインターレース表
示を行っている。
【０００３】画像データは、垂直帰線期間内にＶＲＡＭ
に転送され、表示期間開始に合わせて順次、ビデオエン
コーダを介してＴＶへ出力されている。ビデオエンコー
ダは同期信号から画面表示を行うタイミングを得て、映
像信号を出力している。
に転送され、表示期間開始に合わせて順次、ビデオエン
コーダを介してＴＶへ出力されている。ビデオエンコー
ダは同期信号から画面表示を行うタイミングを得て、映
像信号を出力している。
【０００４】コンピュータ画像処理装置では、静画、動
画のいずれも取り扱われているが、動画の場合、比較的
画像の動きの小さいものが主体となっている。動きの小
さい画像を表示する場合、インターレース表示では、画
像の輪郭にちらつきが生じて、画質を損ねる恐れがある
とともに、ＣＰＵで読み込み、転送を制御できる画像デ
ータの量にも限界がある。インターレース表示は、単純
にみてノンインターレース表示の２倍の情報量が必要と
なる。取り扱う映像の種類とＣＰＵ制御に適したノンイ
ンターレース表示が行われている。
画のいずれも取り扱われているが、動画の場合、比較的
画像の動きの小さいものが主体となっている。動きの小
さい画像を表示する場合、インターレース表示では、画
像の輪郭にちらつきが生じて、画質を損ねる恐れがある
とともに、ＣＰＵで読み込み、転送を制御できる画像デ
ータの量にも限界がある。インターレース表示は、単純
にみてノンインターレース表示の２倍の情報量が必要と
なる。取り扱う映像の種類とＣＰＵ制御に適したノンイ
ンターレース表示が行われている。
【０００５】一方、ＮＴＳＣ方式のＴＶ画像はインター
レース表示を行っている。５２５本の走査線を偶数フィ
ールドと奇数フィールドに分けて、交互に表示し、人間
の視覚の残像現象を利用して、より細鋭な映像を提供す
るものである。ＴＶ画像は、画像の動きの大きい自然画
を取り扱うことが多いため、インターレース表示が適し
ている。
レース表示を行っている。５２５本の走査線を偶数フィ
ールドと奇数フィールドに分けて、交互に表示し、人間
の視覚の残像現象を利用して、より細鋭な映像を提供す
るものである。ＴＶ画像は、画像の動きの大きい自然画
を取り扱うことが多いため、インターレース表示が適し
ている。
【０００６】
【発明が解決しようとする課題】上述したように、コン
ピュータ画像処理装置では、従来、ノンインターレース
表示による、動きの小さい動画および静画を取り扱って
いる。しかし、コンピュータ画像処理装置のマルチメデ
ィア化を進めるため、機能を拡充して取り扱える画像の
種類を増やし、性能の向上を図ろうとする動向がある。
そこで、標準的なテレビ画像表示に用いられているイン
ターレース表示で細鋭な画像出力を得ることができるシ
ステムが求められている。
ピュータ画像処理装置では、従来、ノンインターレース
表示による、動きの小さい動画および静画を取り扱って
いる。しかし、コンピュータ画像処理装置のマルチメデ
ィア化を進めるため、機能を拡充して取り扱える画像の
種類を増やし、性能の向上を図ろうとする動向がある。
そこで、標準的なテレビ画像表示に用いられているイン
ターレース表示で細鋭な画像出力を得ることができるシ
ステムが求められている。
【０００７】コンピュータ画像処理装置において、良好
なインターレース表示を実現するには、画像データを転
送、処理して出力する正確なタイミングを把握する必要
がある。マルチメディア化に対応して、種々のデータ形
式の画像データを取扱い、データ変換、合成処理を行う
必要もある。
なインターレース表示を実現するには、画像データを転
送、処理して出力する正確なタイミングを把握する必要
がある。マルチメディア化に対応して、種々のデータ形
式の画像データを取扱い、データ変換、合成処理を行う
必要もある。
【０００８】コンピュータで画像表示を行う際は、デー
タ形式と単位データ量によって処理時間が異なり、複数
の画像を合成するには各画像データの転送時間を調整を
要するため、出力タイミングが違ってくることを考慮し
なければならない。そのため、コンピュータ画像処理装
置を構成する各ユニットに適正な制御を与えるために、
ＣＰＵにそのタイミングを知らせる必要がある。従来の
ように、垂直同期によるデータ転送では対応できない。
タ形式と単位データ量によって処理時間が異なり、複数
の画像を合成するには各画像データの転送時間を調整を
要するため、出力タイミングが違ってくることを考慮し
なければならない。そのため、コンピュータ画像処理装
置を構成する各ユニットに適正な制御を与えるために、
ＣＰＵにそのタイミングを知らせる必要がある。従来の
ように、垂直同期によるデータ転送では対応できない。
【０００９】本発明は、ＣＰＵにデータ転送および周辺
ユニット制御を行う適正なタイミングを与える手段を得
て、コンピュータ画像処理装置のインターレース表示性
能の向上を図ることを目的とする。
ユニット制御を行う適正なタイミングを与える手段を得
て、コンピュータ画像処理装置のインターレース表示性
能の向上を図ることを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の装置では、ＯＤＤ／ＥＶＥＮ信号を出力
し、データ転送に関与する各ユニットにＯＤＤ／ＥＶＥ
Ｎフィールドの認識を与える。
めに、本発明の装置では、ＯＤＤ／ＥＶＥＮ信号を出力
し、データ転送に関与する各ユニットにＯＤＤ／ＥＶＥ
Ｎフィールドの認識を与える。
【００１１】ＯＤＤ／ＥＶＥＮ信号から、同期パルスを
奇数／偶数フィールド走査に切り換えられる垂直同期、
水平同期複合パルスを得て、Ｙ信号に重畳し、映像信号
を出力して、インターレース表示を行う。
奇数／偶数フィールド走査に切り換えられる垂直同期、
水平同期複合パルスを得て、Ｙ信号に重畳し、映像信号
を出力して、インターレース表示を行う。
【００１２】この際、標準的なインタレースモードの他
に、ラスタの奇数フィールド、偶数フィールド出力時に
１走査線おきに画素が１／２ドットシフトされた形式で
出力してマスク処理を施し、インターレース表示で問題
となる画像の出力ムラと画像のエッジの粗さを抑制する
１／２ドットシフト・インタレースモードを備える。標
準的なインタレースモードと１／２ドットシフト・イン
タレースモードは表示画像に応じて選択する。ドット数
の多いドットクロックを出力して１ラスタあたり３２０
ドットの表示モードを備えることもできる。
に、ラスタの奇数フィールド、偶数フィールド出力時に
１走査線おきに画素が１／２ドットシフトされた形式で
出力してマスク処理を施し、インターレース表示で問題
となる画像の出力ムラと画像のエッジの粗さを抑制する
１／２ドットシフト・インタレースモードを備える。標
準的なインタレースモードと１／２ドットシフト・イン
タレースモードは表示画像に応じて選択する。ドット数
の多いドットクロックを出力して１ラスタあたり３２０
ドットの表示モードを備えることもできる。
【００１３】また、本発明の装置は、ＯＤＤ／ＥＶＥＮ
フィールド、水平同期信号および垂直同期信号の表示期
間／帰線期間をレジスタに提示し、ＣＰＵにより読み込
みを行うことにより、各ユニットのデータ転送および処
理、データバスの利用を制御する。高機能の映像出力に
対応可能な、データ転送のタイミング制御を得て、多様
なデータ形式の画像データを取り扱える。
フィールド、水平同期信号および垂直同期信号の表示期
間／帰線期間をレジスタに提示し、ＣＰＵにより読み込
みを行うことにより、各ユニットのデータ転送および処
理、データバスの利用を制御する。高機能の映像出力に
対応可能な、データ転送のタイミング制御を得て、多様
なデータ形式の画像データを取り扱える。
【００１４】本発明では、ビデオエンコーダ内の同期信
号回路にオシレータクロックＯＳＣを入力し、ＯＳＣに
対して分周比８のドットクロックＤＣＫＫＲを出力して
１ラスタが２５６ドットの画像モード、分周比６のドッ
トクロックＤＣＫ７０を出力して３２０ドットモードの
出力を得ている。
号回路にオシレータクロックＯＳＣを入力し、ＯＳＣに
対して分周比８のドットクロックＤＣＫＫＲを出力して
１ラスタが２５６ドットの画像モード、分周比６のドッ
トクロックＤＣＫ７０を出力して３２０ドットモードの
出力を得ている。
【００１５】また同期信号回路から、水平同期信号−Ｈ
ＳＹＮＣ、垂直同期信号−ＶＳＹＮＣも出力し、ドット
クロックＤＣＫＫＲと−ＨＳＹＮＣをカウントしてＯＤ
Ｄ／ＥＶＥＮフィールド、垂直期間および水平期間内の
帰線期間を得る。ビデオエンコーダ内のステータスレジ
スタに、ＯＤＤ／ＥＶＥＮフィールド、表示期間／帰線
期間、表示期間におけるラスタカウントを提示し、ＣＰ
Ｕが一定のタイミングで常に現在の映像出力状態を読み
込み可能としている。
ＳＹＮＣ、垂直同期信号−ＶＳＹＮＣも出力し、ドット
クロックＤＣＫＫＲと−ＨＳＹＮＣをカウントしてＯＤ
Ｄ／ＥＶＥＮフィールド、垂直期間および水平期間内の
帰線期間を得る。ビデオエンコーダ内のステータスレジ
スタに、ＯＤＤ／ＥＶＥＮフィールド、表示期間／帰線
期間、表示期間におけるラスタカウントを提示し、ＣＰ
Ｕが一定のタイミングで常に現在の映像出力状態を読み
込み可能としている。
【００１６】
【実施例】本発明の画像処理装置について実施例に基づ
いて説明する。図１は実施例の装置のブロック図であ
る。
いて説明する。図１は実施例の装置のブロック図であ
る。
【００１７】ＣＤーＲＯＭ等のゲームソフト記録媒体、
３２ビットＣＰＵ、画像・音声データ転送制御と各装置
のインターフェースを主とするコントローラユニット、
画像データ伸張変換ユニット、画像データ出力ユニッ
ト、音声データ出力ユニット、ビデオエンコーダユニッ
ト、ＶＤＰユニットなどで構成されている。各ユニット
専用にＫ−ＲＡＭ、Ｍ−ＲＡＭ、Ｒ−ＲＡＭ、Ｖ−ＲＡ
Ｍといったメモリを保有している。
３２ビットＣＰＵ、画像・音声データ転送制御と各装置
のインターフェースを主とするコントローラユニット、
画像データ伸張変換ユニット、画像データ出力ユニッ
ト、音声データ出力ユニット、ビデオエンコーダユニッ
ト、ＶＤＰユニットなどで構成されている。各ユニット
専用にＫ−ＲＡＭ、Ｍ−ＲＡＭ、Ｒ−ＲＡＭ、Ｖ−ＲＡ
Ｍといったメモリを保有している。
【００１８】ＣＰＵはメモリサポートを通じて直接ＤＲ
ＡＭを制御できるメモリ制御機能と、Ｉ／Ｏポートを通
じて様々な周辺機器と通信できるＩ／Ｏ制御機能を持っ
ている。また、タイマとパラレル入出力ポートと割り込
み制御機構も備えている。
ＡＭを制御できるメモリ制御機能と、Ｉ／Ｏポートを通
じて様々な周辺機器と通信できるＩ／Ｏ制御機能を持っ
ている。また、タイマとパラレル入出力ポートと割り込
み制御機構も備えている。
【００１９】ＣＰＵがＶＲＡＭに書き込んだ表示データ
はＶＤＰユニットが読みだし、データをビデオエンコー
ダユニットへ送ることで画面に表示される。
はＶＤＰユニットが読みだし、データをビデオエンコー
ダユニットへ送ることで画面に表示される。
【００２０】コントローラユニットはＳＣＳＩコントロ
ーラを内蔵し、ＣＤ−ＲＯＭなどの外部記憶装置からＳ
ＣＳＩインターフェースを介して画像や音声などのデー
タを取り込む。取り込まれたデータはいったんＫ−ＲＡ
Ｍにバッファリングされる。
ーラを内蔵し、ＣＤ−ＲＯＭなどの外部記憶装置からＳ
ＣＳＩインターフェースを介して画像や音声などのデー
タを取り込む。取り込まれたデータはいったんＫ−ＲＡ
Ｍにバッファリングされる。
【００２１】コントローラユニットにはＤＲＡＭコント
ローラが内蔵され、この働きによりＫ−ＲＡＭに蓄えら
れたデータは決められたタイミングで読み出される。
ローラが内蔵され、この働きによりＫ−ＲＡＭに蓄えら
れたデータは決められたタイミングで読み出される。
【００２２】自然画バックグラウンド画像データは、コ
ントローラユニット内で１ドットデータ単位でプライオ
リティ判定を行ってビデオエンコーダユニットに送り出
す。
ントローラユニット内で１ドットデータ単位でプライオ
リティ判定を行ってビデオエンコーダユニットに送り出
す。
【００２３】データ圧縮された動画像（フルカラー、パ
レット）データは画像データ伸長ユニットに送る。画像
データ伸長ユニットはデータの伸長を行った後ビデオエ
ンコーダユニットに送る。
レット）データは画像データ伸長ユニットに送る。画像
データ伸長ユニットはデータの伸長を行った後ビデオエ
ンコーダユニットに送る。
【００２４】ビデオエンコーダユニットではＶＤＰユニ
ット、コントローラユニット、画像データ伸長ユニット
から送られてきたＶＤＰ画像、自然画バックグラウンド
画像、動画像（フルカラー、パレット）データの重ね合
わせ処理、カラーパレット再生、特殊効果処理、および
Ｄ／Ａ変換などの処理を施して出力し、さらに外部回路
によって、最終的にＮＴＳＣ信号にエンコードされた画
像信号が出力される。
ット、コントローラユニット、画像データ伸長ユニット
から送られてきたＶＤＰ画像、自然画バックグラウンド
画像、動画像（フルカラー、パレット）データの重ね合
わせ処理、カラーパレット再生、特殊効果処理、および
Ｄ／Ａ変換などの処理を施して出力し、さらに外部回路
によって、最終的にＮＴＳＣ信号にエンコードされた画
像信号が出力される。
【００２５】ＣＤ−ＲＯＭなどから読み込まれたＡＤＰ
ＣＭ音声データは、画像データと同様にＫＲＡＭにバッ
ファリングされた後に、コントローラユニットにより音
声データ出力ユニットへ送られ、再生される。
ＣＭ音声データは、画像データと同様にＫＲＡＭにバッ
ファリングされた後に、コントローラユニットにより音
声データ出力ユニットへ送られ、再生される。
【００２６】本実施例では、４３ＭＨｚのオシレータか
ら原振出力を、各ユニットに４３ＭＨｚのシステムクロ
ックＯＳＣとして引き込む。画像データ伸張変換ユニッ
ト内に組み入れたクロック制御回路は、オシレータ入力
に対して分周比２の２１ＭＨｚのシステムクロックＳＣ
Ｋを、各ユニットに出力している。
ら原振出力を、各ユニットに４３ＭＨｚのシステムクロ
ックＯＳＣとして引き込む。画像データ伸張変換ユニッ
ト内に組み入れたクロック制御回路は、オシレータ入力
に対して分周比２の２１ＭＨｚのシステムクロックＳＣ
Ｋを、各ユニットに出力している。
【００２７】ビデオエンコーダユニットに内蔵する同期
信号発生回路に、１２倍の色副搬送波周波数を入力する
ことにより、分周比８、分周比６のドットクロックを発
生する機能を有する。
信号発生回路に、１２倍の色副搬送波周波数を入力する
ことにより、分周比８、分周比６のドットクロックを発
生する機能を有する。
【００２８】この回路にシステムクロックＯＳＣ４３Ｍ
Ｈｚを入力し、分周比８のドットクロックＤＣＫＫＲを
出力して１ラスタが２５６ドットの画像モード、分周比
６のドットクロックＤＣＫ７０を出力して３２０ドット
モードの出力を得ている。回路は、他に水平同期信号−
ＨＳＹＮＣＡ、−ＨＳＹＮＣＢ、−ＨＳＹＮＣＣ、垂直
同期信号−ＶＳＹＮＣを出力する。ビデオエンコーダ
は、この同期信号発生回路で外部からの垂直同期信号、
水平同期信号を受け付け、外部の映像との同期が可能で
ある。
Ｈｚを入力し、分周比８のドットクロックＤＣＫＫＲを
出力して１ラスタが２５６ドットの画像モード、分周比
６のドットクロックＤＣＫ７０を出力して３２０ドット
モードの出力を得ている。回路は、他に水平同期信号−
ＨＳＹＮＣＡ、−ＨＳＹＮＣＢ、−ＨＳＹＮＣＣ、垂直
同期信号−ＶＳＹＮＣを出力する。ビデオエンコーダ
は、この同期信号発生回路で外部からの垂直同期信号、
水平同期信号を受け付け、外部の映像との同期が可能で
ある。
【００２９】また、ドットクロックＤＣＫと−ＨＳＹＮ
Ｃをカウントして、ＯＤＤ／ＥＶＥＮフィールド信号、
垂直期間および水平期間内の帰線期間／表示期間を示す
内部信号を得る。ビデオエンコーダ内のステータスレジ
スタに、ＯＤＤ／ＥＶＥＮフィールド、画面表示期間／
帰線期間の別、水平表示期間におけるラスタカウント値
を提示し、ＣＰＵが一定のタイミングで常に現在の映像
出力状態を読み込み可能としている。
Ｃをカウントして、ＯＤＤ／ＥＶＥＮフィールド信号、
垂直期間および水平期間内の帰線期間／表示期間を示す
内部信号を得る。ビデオエンコーダ内のステータスレジ
スタに、ＯＤＤ／ＥＶＥＮフィールド、画面表示期間／
帰線期間の別、水平表示期間におけるラスタカウント値
を提示し、ＣＰＵが一定のタイミングで常に現在の映像
出力状態を読み込み可能としている。
【００３０】ビデオエンコーダユニットのブロック図を
図２に示す。ビデオエンコーダユニットはＩＣチップ上
に同期信号発生回路、カラーパレットＲＡＭ、プライオ
リティ演算回路、セロファン演算回路、映像信号用Ｄ／
Ａコンバーター、８／１６ｂｉｔデータバス（Ｍ−バ
ス）インターフェース、ＶＤＰインターフェース、コン
トローラユニットインターフェース、画像データ伸長ユ
ニットインターフェースなどを集積して作られている。
図２に示す。ビデオエンコーダユニットはＩＣチップ上
に同期信号発生回路、カラーパレットＲＡＭ、プライオ
リティ演算回路、セロファン演算回路、映像信号用Ｄ／
Ａコンバーター、８／１６ｂｉｔデータバス（Ｍ−バ
ス）インターフェース、ＶＤＰインターフェース、コン
トローラユニットインターフェース、画像データ伸長ユ
ニットインターフェースなどを集積して作られている。
【００３１】本発明のビデオエンコーダはノンインタレ
ースモードとインタレースモードを実現している。ノン
インタレースモードは走査線の本数が２６３本あるいは
２６２本固定モードである。図３はノンインタレースモ
ードの表示の説明図である。
ースモードとインタレースモードを実現している。ノン
インタレースモードは走査線の本数が２６３本あるいは
２６２本固定モードである。図３はノンインタレースモ
ードの表示の説明図である。
【００３２】インタレースモードとは通常のテレビジョ
ンと同じ操作モードである。標準的なインタレースモー
ドでの画面表示のしかたを説明する。
ンと同じ操作モードである。標準的なインタレースモー
ドでの画面表示のしかたを説明する。
【００３３】最初の１／６０秒間はフィールド目（奇数
フィールド）の期間で、ステータスレジスタの０／Ｅビ
ットが１になり、ノンインターレースと同じように画像
が表示される。次の１／６０秒間は２フィールド目（偶
数フィールド）の期間で、Ｏ／Ｅが０になり、先ほど表
示した画像よりも１／２ライン分だけ上に、送られてき
た画像を表示する。すると、走査線の隙間が埋まるた
め、画面はなめらかになる。
フィールド）の期間で、ステータスレジスタの０／Ｅビ
ットが１になり、ノンインターレースと同じように画像
が表示される。次の１／６０秒間は２フィールド目（偶
数フィールド）の期間で、Ｏ／Ｅが０になり、先ほど表
示した画像よりも１／２ライン分だけ上に、送られてき
た画像を表示する。すると、走査線の隙間が埋まるた
め、画面はなめらかになる。
【００３４】以下、１フィールド目と２フィールド目の
操作が交互に行われるが、偶数フィールドと奇数フィー
ルドが同じ画像だった場合、画面が細かく上下に揺れて
見える。それぞれのフィールドの表示位置に合わせて予
め作った画像データを、フィールドごとに切り換えて表
示することにより、最適な画像が得られる。
操作が交互に行われるが、偶数フィールドと奇数フィー
ルドが同じ画像だった場合、画面が細かく上下に揺れて
見える。それぞれのフィールドの表示位置に合わせて予
め作った画像データを、フィールドごとに切り換えて表
示することにより、最適な画像が得られる。
【００３５】インタレースモードでは、１／２ドットシ
フト機能によりさらに高精細な画像を表示することがで
きる。１／２ドットシフト機能とは、１走査線おきに画
素を水平方向に１／２ドットずらし、より自然な画像を
表示する手法である。このモードでは、画面のエッジが
ギザギザにならないようにマスクをかけるので、表示ド
ット数は２５５．５ドットになる。図４は標準的なイン
タレースモードの画像、図５は１／２ドットシフト・イ
ンタレースモードトの画像の説明図である。このよう
に、１／２ドットシフト・インタレースモードでは斜め
の境界部分が滑らかになる。ただし、垂直な境界線につ
いては１／２ドットシフト・インタレースモードは段差
がでて、画質が悪化する場合があるので、表示する画像
に応じてインタレース表示のモードを選択する。
フト機能によりさらに高精細な画像を表示することがで
きる。１／２ドットシフト機能とは、１走査線おきに画
素を水平方向に１／２ドットずらし、より自然な画像を
表示する手法である。このモードでは、画面のエッジが
ギザギザにならないようにマスクをかけるので、表示ド
ット数は２５５．５ドットになる。図４は標準的なイン
タレースモードの画像、図５は１／２ドットシフト・イ
ンタレースモードトの画像の説明図である。このよう
に、１／２ドットシフト・インタレースモードでは斜め
の境界部分が滑らかになる。ただし、垂直な境界線につ
いては１／２ドットシフト・インタレースモードは段差
がでて、画質が悪化する場合があるので、表示する画像
に応じてインタレース表示のモードを選択する。
【００３６】本発明のビデオエンコーダのレジスタのア
クセス方法について説明する。レジスタは、アドレスレ
ジスタを用いて間接的にアドレッシングする。
クセス方法について説明する。レジスタは、アドレスレ
ジスタを用いて間接的にアドレッシングする。
【００３７】（ステップ１）−ＣＥＴ（チップイネーブ
ル）とＡ１端子をともに「Ｌ」にする。アドレスレジス
タ（ＡＲ）が選択されるので、アクセスしたいレジスタ
番号をライトする。 （ステップ２）−ＣＥＴ（チップイネーブル）を「Ｌ」
とＡ１端子を「Ｈ」にする。
ル）とＡ１端子をともに「Ｌ」にする。アドレスレジス
タ（ＡＲ）が選択されるので、アクセスしたいレジスタ
番号をライトする。 （ステップ２）−ＣＥＴ（チップイネーブル）を「Ｌ」
とＡ１端子を「Ｈ」にする。
【００３８】アドレスレジスタに示されたレジスタが選
択されるので、必要なリードライトを行う。なお、アド
レスレジスタは書き換えない限り変化しないので、同じ
レジスタにアクセスするときはステップ１を省略でき
る。
択されるので、必要なリードライトを行う。なお、アド
レスレジスタは書き換えない限り変化しないので、同じ
レジスタにアクセスするときはステップ１を省略でき
る。
【００３９】アドレスレジスタをリードすると、ステー
タスレジスタとなり、アドレスレジスタの値とともに、
現在の画面出力の情報として、表示期間／帰線期間の期
間、奇数フィールド／偶数フィールドの画面、表示期間
内のラスタカウント値が読み出される。
タスレジスタとなり、アドレスレジスタの値とともに、
現在の画面出力の情報として、表示期間／帰線期間の期
間、奇数フィールド／偶数フィールドの画面、表示期間
内のラスタカウント値が読み出される。
【００４０】アドレスレジスタおよび、現在の画面出力
の情報を示すステータスレジスタ、画面表示モードを設
定するコントロールレジスタについて詳細を以下に示
す。
の情報を示すステータスレジスタ、画面表示モードを設
定するコントロールレジスタについて詳細を以下に示
す。
【００４１】（１）アドレスレジスタ（ＡＲ） 図６に示すように、アドレスレジスタ（ＡＲ）は、ビデ
オエンコーダ内部のレジスタＲ００〜Ｒ１５を指定す
る。Ａ１が「Ｌ」レベルの時、ビデオエンコーダにライ
トするとＡＲが選択される。Ｒ００〜Ｒ１５にライトま
たはリードするときは、まずＡＲに指定するレジスタの
番号をライトする。
オエンコーダ内部のレジスタＲ００〜Ｒ１５を指定す
る。Ａ１が「Ｌ」レベルの時、ビデオエンコーダにライ
トするとＡＲが選択される。Ｒ００〜Ｒ１５にライトま
たはリードするときは、まずＡＲに指定するレジスタの
番号をライトする。
【００４２】（２）ステータスレジスタ（ＳＲ） Ａ１が「Ｌ」レベルの時、ビデオエンコーダにリードを
行うとステータスレジスタが選択される。アドレスレジ
スタの値の他、表示中のラスタ番号やインタレースの表
示面の情報が得られる。ステータスレジスタを図７に示
す。
行うとステータスレジスタが選択される。アドレスレジ
スタの値の他、表示中のラスタ番号やインタレースの表
示面の情報が得られる。ステータスレジスタを図７に示
す。
【００４３】ａ．ＡＲ （ｂｉｔ０〜４） 現在のアドレスレジスタの値。
【００４４】ｂ．ＲＡＳＴＥＲＣＯＵＮＴ （ｂｉｔ５
〜１３） 現在表示中のラスタ番号を示す。表示期間は２２〜２６
１までである。なお、ＮＴＳＣ信号で定義される走査線
番号とは一致しない。また外部同期中、外部同期信号が
乱れているときは１ＦＦｈになる。
〜１３） 現在表示中のラスタ番号を示す。表示期間は２２〜２６
１までである。なお、ＮＴＳＣ信号で定義される走査線
番号とは一致しない。また外部同期中、外部同期信号が
乱れているときは１ＦＦｈになる。
【００４５】ｃ．Ｏ／Ｅ （ｂｉｔ１４） インタレースモード時に、ＣＲＴに現在表示中の画面が
奇数フィールドか偶数フィールドかを示す。０：偶、
１：奇である。
奇数フィールドか偶数フィールドかを示す。０：偶、
１：奇である。
【００４６】ｄ．ＤＩＳＰ （ｂｉｔ１５） ビデオエンコーダが現在表示期間中であるか、非表示期
間中（Ｈブランク、Ｖブランク）であるかを示す。０：
非表示、１：表示である。
間中（Ｈブランク、Ｖブランク）であるかを示す。０：
非表示、１：表示である。
【００４７】（３）コントロールレジスタ（ＣＲ：Ｒ０
０） ｂｉｔ８〜１４は次の水平期間から、他は次の垂直期間
から有効である。コントロールレジスタはビデオエンコ
ーダの表示モードを設定するレジスタである。図８にコ
ントロールレジスタを示す。
０） ｂｉｔ８〜１４は次の水平期間から、他は次の垂直期間
から有効である。コントロールレジスタはビデオエンコ
ーダの表示モードを設定するレジスタである。図８にコ
ントロールレジスタを示す。
【００４８】ａ．ＤＣＣ（ｂｉｔ０，１） 図９にインタレース／ノンインタレースのモード切り替
えを示す。
えを示す。
【００４９】ｂ．ＥＸ 外部同期を行うときは１をセットする。外部同期信号が
検出されるまでフリーランを行い、正しい周期の同期信
号が検出されるとロックする。０をセットすると外部同
期が解除されるが、外部同期信号が激しく乱れていた場
合は、その間は解除しないことがある。リセット後は０
が設定される。
検出されるまでフリーランを行い、正しい周期の同期信
号が検出されるとロックする。０をセットすると外部同
期が解除されるが、外部同期信号が激しく乱れていた場
合は、その間は解除しないことがある。リセット後は０
が設定される。
【００５０】ｃ．ＤＣ７ ＶＤＰを水平３２０ドット表示にするビットである。１
をセットすると水平３２０ドット表示になる。このモー
ドではＶＤＰのみドットクロックが７ＭＨｚになり、セ
ロファン機能は無効になる。
をセットすると水平３２０ドット表示になる。このモー
ドではＶＤＰのみドットクロックが７ＭＨｚになり、セ
ロファン機能は無効になる。
【００５１】ｄ．ブランキング（ｂｉｔ８〜１４） 画面に各画面の表示を行うか否かを設定するｂｉｔであ
る。次の水平期間から有効になる。
る。次の水平期間から有効になる。
【００５２】オールブランキング（ｂｉｔ８〜１４をす
べて０にする＝リセット状態）にした場合、ＹＵＶ出力
には、黒色（Ｙ＝００ｈ、Ｕ＝８０ｈ、Ｖ＝８０ｈ）を
出力する。
べて０にする＝リセット状態）にした場合、ＹＵＶ出力
には、黒色（Ｙ＝００ｈ、Ｕ＝８０ｈ、Ｖ＝８０ｈ）を
出力する。
【００５３】本発明のビデオエンコーダのＹＵＶ信号
は、おのおの内蔵されたＤ／Ａコンバータでアナログ信
号に変換される。Ｄ／ＡコンバータはＹＵＶとも８ビッ
トである。ただし、パレットデータなどＵＶが４ビット
のデータしかない場合、それぞれ下４ビットに００００
をつけて８ビットにする。
は、おのおの内蔵されたＤ／Ａコンバータでアナログ信
号に変換される。Ｄ／ＡコンバータはＹＵＶとも８ビッ
トである。ただし、パレットデータなどＵＶが４ビット
のデータしかない場合、それぞれ下４ビットに００００
をつけて８ビットにする。
【００５４】Ｙは、００ｈが黒、ＦＦｈが白として直線
的にアナログ信号に変換される。ＵおよびＶもデータが
そのまま直線的にアナログ信号に変換されるが、色差信
号なので極性があり、８０ｈを基準として、それより上
を正、下を負とする。
的にアナログ信号に変換される。ＵおよびＶもデータが
そのまま直線的にアナログ信号に変換されるが、色差信
号なので極性があり、８０ｈを基準として、それより上
を正、下を負とする。
【００５５】色の濃さは８０ｈからの差に比例するの
で、００ｈおよびＦＦｈが最も色が濃くなり、Ｕ・Ｖと
も８０ｈであれば無色になる。色相は、Ｕ，Ｖの８０ｈ
からの差の比と、それぞれの極性で決まる。
で、００ｈおよびＦＦｈが最も色が濃くなり、Ｕ・Ｖと
も８０ｈであれば無色になる。色相は、Ｕ，Ｖの８０ｈ
からの差の比と、それぞれの極性で決まる。
【００５６】Ｄ／Ａ変換する際、Ｙ信号は同期信号付き
／無しを、ＵおよびＶ信号は色副搬送波による変調の有
り／無しを選択できる。色副搬送波の変調を有りにした
場合、規定のタイミング、振幅で，Ｕ信号にカラーバー
ストが重畳される。Ｄ／Ａコンバータは電流加算型で、
外部回路の入力インピーダンスにより電圧に変換され
る。
／無しを、ＵおよびＶ信号は色副搬送波による変調の有
り／無しを選択できる。色副搬送波の変調を有りにした
場合、規定のタイミング、振幅で，Ｕ信号にカラーバー
ストが重畳される。Ｄ／Ａコンバータは電流加算型で、
外部回路の入力インピーダンスにより電圧に変換され
る。
【００５７】同期無しＹ信号と、変調無しＵＶ信号を外
部回路でアナログ演算することにより、ＲＧＢ信号を作
ることができる。また、同期付きＹ信号と、変調有りＵ
Ｖ信号を外付け回路にて混合することによりＣＲＴ用コ
ンポジットビデオ信号を作ることができる。
部回路でアナログ演算することにより、ＲＧＢ信号を作
ることができる。また、同期付きＹ信号と、変調有りＵ
Ｖ信号を外付け回路にて混合することによりＣＲＴ用コ
ンポジットビデオ信号を作ることができる。
【００５８】本発明の実施例の画像処理装置は、ＶＤＰ
がスプライト（ＳＰ）面とバックグラウンド（ＢＧ）面
の２面、コントローラユニットがＢＭＧ０面、ＢＭＧ１
面、ＢＭＧ２面、ＢＭＧ３面の４面、画像データ伸長ユ
ニットがＩＤＣＴ（ハフマン符号化データ）／ＲＬ（ラ
ンレングス符号化データ）面の１面を持っている。
がスプライト（ＳＰ）面とバックグラウンド（ＢＧ）面
の２面、コントローラユニットがＢＭＧ０面、ＢＭＧ１
面、ＢＭＧ２面、ＢＭＧ３面の４面、画像データ伸長ユ
ニットがＩＤＣＴ（ハフマン符号化データ）／ＲＬ（ラ
ンレングス符号化データ）面の１面を持っている。
【００５９】音声出力は、６チャンネルＰＳＧ、ＡＤＰ
ＣＭが２チャンネルあり、ＰＳＧ波形データ、ＡＤＰＣ
Ｍデータを取り扱っている。
ＣＭが２チャンネルあり、ＰＳＧ波形データ、ＡＤＰＣ
Ｍデータを取り扱っている。
【００６０】ＣＰＵは、そのうちＶＤＰ用のＢＧおよび
ＳＰを定義するデータ書き込み、ＰＳＧデータ書き込
み、カラーパレットＲＡＭ書き込み、コントローラユニ
ットが行う画像変換、ＤＭＡデータ転送に対して制御を
与える等の処理を行っている。そのほか、クロマキー処
理、セロファン処理等の画像合成、プライオリティによ
る画面の重ね合わせに制御を与えている。
ＳＰを定義するデータ書き込み、ＰＳＧデータ書き込
み、カラーパレットＲＡＭ書き込み、コントローラユニ
ットが行う画像変換、ＤＭＡデータ転送に対して制御を
与える等の処理を行っている。そのほか、クロマキー処
理、セロファン処理等の画像合成、プライオリティによ
る画面の重ね合わせに制御を与えている。
【００６１】ＣＰＵは、ビデオエンコーダユニット内の
ステータスレジスタを読むことにより、現在出力中のラ
スタ位置、表示／帰線期間、インターレースモード時の
奇数／偶数フィールド等の画面情報を得ることが出来る
ため、データの書き込みおよび各ユニットへの制御を的
確に配分し、効率よく行うことが出来る。
ステータスレジスタを読むことにより、現在出力中のラ
スタ位置、表示／帰線期間、インターレースモード時の
奇数／偶数フィールド等の画面情報を得ることが出来る
ため、データの書き込みおよび各ユニットへの制御を的
確に配分し、効率よく行うことが出来る。
【００６２】
【発明の効果】以上のように、本発明によれば、現在の
画面表示情報としてフィールドのＯＤＤ／ＥＶＥＮ、表
示ラスタ位置、表示期間／帰線期間をレジスタに提示
し、ＣＰＵによって読み込み可能とすることにより、Ｃ
ＰＵが効率よく、データ転送、データ処理制御を行うこ
とにより標準インタレースモードの他に１／２ドットシ
フト・インタレースモードが実現でき、これらのモード
を選択することにより細鋭なインタレース画像表示が可
能となる。
画面表示情報としてフィールドのＯＤＤ／ＥＶＥＮ、表
示ラスタ位置、表示期間／帰線期間をレジスタに提示
し、ＣＰＵによって読み込み可能とすることにより、Ｃ
ＰＵが効率よく、データ転送、データ処理制御を行うこ
とにより標準インタレースモードの他に１／２ドットシ
フト・インタレースモードが実現でき、これらのモード
を選択することにより細鋭なインタレース画像表示が可
能となる。
【図１】本発明の実施例の装置のブロック図である。
【図２】本発明の画像処理装置に用いられるビデオエン
コーダユニットのブロック図である。
コーダユニットのブロック図である。
【図３】ノンインタレースモードの表示の説明図であ
る。
る。
【図４】インタレースモードの画像の説明図である。
【図５】インタレースモード＋１／２ドットシフトの画
像の説明図である。
像の説明図である。
【図６】アドレスレジスタの説明図である。
【図７】ステータスレジスタの説明図である。
【図８】コントロールレジスタの説明図である。
【図９】コントロールレジスタの説明図である。
Claims (1)
- 【請求項１】 コンピュータ画像処理装置において、画
像表示を制御するドットクロックおよび水平同期信号を
カウントし、画面の奇数／偶数フィールド、表示期間／
帰線期間、ラスタカウントを把握し、ＣＰＵから読み込
みを行うレジスタに表示する手段、および前記レジスタ
に表示された情報に基づいてラスタの奇数フィールド、
偶数フィールド出力時に１走査線おきに画素が１／２ド
ットシフトされた形式で出力してマスク処理を施して表
示する１／２ドットシフト・インタレースモードと標準
的なインタレースモードのどちらかを選択してインタレ
ース画像表示する手段を備えたことを特徴とする画像処
理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300672A JP2593427B2 (ja) | 1992-10-14 | 1992-10-14 | 画像処理装置 |
| DE69322362T DE69322362T2 (de) | 1992-10-14 | 1993-08-23 | Bildverarbeitungsgerät |
| EP93306647A EP0593157B1 (en) | 1992-10-14 | 1993-08-23 | Image processing apparatus |
| US08/112,334 US5479604A (en) | 1992-10-14 | 1993-08-27 | Image processing apparatus which provides an indication of whether an odd or an even field is displayed |
| CA002105131A CA2105131C (en) | 1992-10-14 | 1993-08-30 | Image processing apparatus |
| TW082107344A TW276316B (ja) | 1992-10-14 | 1993-09-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300672A JP2593427B2 (ja) | 1992-10-14 | 1992-10-14 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06180571A JPH06180571A (ja) | 1994-06-28 |
| JP2593427B2 true JP2593427B2 (ja) | 1997-03-26 |
Family
ID=17887686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300672A Expired - Fee Related JP2593427B2 (ja) | 1992-10-14 | 1992-10-14 | 画像処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5479604A (ja) |
| EP (1) | EP0593157B1 (ja) |
| JP (1) | JP2593427B2 (ja) |
| CA (1) | CA2105131C (ja) |
| DE (1) | DE69322362T2 (ja) |
| TW (1) | TW276316B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69328399T2 (de) * | 1992-09-30 | 2000-10-19 | Hudson Soft Co Ltd | Sprachdaten-Verarbeitung |
| US5739868A (en) * | 1995-08-31 | 1998-04-14 | General Instrument Corporation Of Delaware | Apparatus for processing mixed YUV and color palettized video signals |
| DE69634463T2 (de) * | 1995-09-08 | 2006-01-19 | Canon K.K. | Bildaufnahmegerät mit progressiver oder zeilensprungfreier Abtastungsbildaufnahmevorrichtung |
| AU2978397A (en) * | 1996-06-05 | 1998-01-05 | Sega Enterprises, Ltd. | Image processor for games |
| US5982408A (en) * | 1997-04-10 | 1999-11-09 | Lexmark International, Inc. | Method and apparatus for HSYNC synchronization |
| JP4008580B2 (ja) * | 1998-06-25 | 2007-11-14 | 株式会社東芝 | 表示制御装置およびインターレースデータ表示制御方法 |
| US6356629B1 (en) | 1999-02-02 | 2002-03-12 | Cisco Technology, Inc. | Switched virtual circuit controller setup congestion management strategy |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498098A (en) * | 1982-06-02 | 1985-02-05 | Digital Equipment Corporation | Apparatus for combining a video signal with graphics and text from a computer |
| US5202669A (en) * | 1982-08-24 | 1993-04-13 | Sharp Kabushiki Kaisha | Display control device for superimposing data with a broadcast signal on a television screen |
| JPS5961880A (ja) * | 1982-09-30 | 1984-04-09 | 日本電気ホームエレクトロニクス株式会社 | フイ−ルドメモリ読み出し制御回路 |
| JPS59116783A (ja) * | 1982-12-24 | 1984-07-05 | 株式会社東芝 | 表示用メモリのアクセス装置 |
| US4626839A (en) * | 1983-11-15 | 1986-12-02 | Motorola Inc. | Programmable video display generator |
| JPS60247290A (ja) * | 1984-05-21 | 1985-12-06 | 三菱電機株式会社 | 映像表示制御装置 |
| JPS61138329A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | デイスプレイコントロ−ラ |
| US4661798A (en) * | 1984-12-28 | 1987-04-28 | Motorola, Inc. | Video field decoder |
| CA2055554C (en) * | 1990-12-11 | 1998-04-14 | John Monroe Dinwiddie, Jr. | Multimedia system |
| KR940003035B1 (ko) * | 1991-10-08 | 1994-04-11 | 삼성전자 주식회사 | 영상신호처리회로 |
-
1992
- 1992-10-14 JP JP4300672A patent/JP2593427B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-23 EP EP93306647A patent/EP0593157B1/en not_active Expired - Lifetime
- 1993-08-23 DE DE69322362T patent/DE69322362T2/de not_active Expired - Fee Related
- 1993-08-27 US US08/112,334 patent/US5479604A/en not_active Expired - Fee Related
- 1993-08-30 CA CA002105131A patent/CA2105131C/en not_active Expired - Fee Related
- 1993-09-08 TW TW082107344A patent/TW276316B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW276316B (ja) | 1996-05-21 |
| EP0593157A3 (en) | 1994-12-07 |
| US5479604A (en) | 1995-12-26 |
| JPH06180571A (ja) | 1994-06-28 |
| CA2105131C (en) | 2003-02-11 |
| DE69322362T2 (de) | 1999-07-01 |
| EP0593157A2 (en) | 1994-04-20 |
| EP0593157B1 (en) | 1998-12-02 |
| CA2105131A1 (en) | 1994-04-15 |
| DE69322362D1 (de) | 1999-01-14 |
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