DE69829263T2

DE69829263T2 - Digitales Filter, Verfahren zur digitalen Signalverarbeitung und Kommunikationsgerät

Info

Publication number: DE69829263T2
Application number: DE69829263T
Authority: DE
Inventors: Hiroki Kawasaki-shi Shinde
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1997-12-20
Filing date: 1998-12-16
Publication date: 2005-07-28
Anticipated expiration: 2018-12-17
Also published as: KR100363647B1; EP0924858A3; US6192386B1; KR19990063251A; EP0924858A2; DE69829263D1; JPH11239040A; EP0924858B1

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Digitalfilter, ein Digitalsignal-Verarbeitungsverfahren und eine Kommunikationsvorrichtung.
Beschreibung des Standes der Technik
In einem Fall, in dem m-Bit-Daten durch eine X-fach-Interpolationsschaltung zu m·x-Bit-Daten gemacht werden und eine Verarbeitung digitaler Signale bei den in ein Digitalfilter eingegebenen m·x-Bit-Daten ausgeführt wird, ist die Anzahl der Verzögerungselemente (Stufen eines Schieberegisters), die ein Digitalfilter bilden, im Verhältnis zur Interpolationszuteilung x erhöht. Die Arbeitsfrequenz des Digitalfilters wird außerdem x-fach multipliziert. Die Verbrauchsenergie des Digitalfilters ist dementsprechend erhöht, wobei, wenn das Digitalfilter bei integrierten Schaltungen angeordnet wird, sich auch deren Belegungsfläche erhöht.
Außerdem ist es in einem Fall, in dem bei seriellen Daten einer Vielzahl von Reihen eine digitale Signalverarbeitung parallel zu einander in allen Reihen durchgeführt wird, notwendig, eine Vielzahl von Digitalfiltern herzustellen, was dadurch zu einer weiteren Zunahme der Verbrauchsenergie und der Belegungsfläche auf den Chips mit integrierter Schaltung führt.
Die Patentanmeldung JP 08084048 A offenbart einen Abtastratenwandler, der ein Vortilter und eine Interpolationsvorrichtung umfasst. Die Vortiltervorrichtung führt praktisch bei dem Eingangssignal eine Überabtastung durch und filtert dieses nur mit der Abtastfrequenz f1. Die vorgefilterten Signale werden auf mehrere Ausgänge in einem Schaltelement geschaltet, bevor sie in FIFO-Elemente eingegeben werden. Der Ausgang der FI FO-Elemente wird bei einer Abtastfrequenz f2 gelesen und wird durch das Ausführen von Produktsummenoperationen gewandelt.
US-A-5,619,270 stellt einen Abtastratenwandler bereit, der die Eingangsabtastwerte eines mit einer ersten vorgegebenen Taktfrequenz digitalisierten Signals in gewünschte Abtastwerte mit einer zweiten virtuellen Abtastfrequenz wandelt. Der Wandler umfasst eine Verzögerungsvorrichtung, die die seriellen Eingangsabtastwerte verzögert und einen Block aus verzögerten Eingangsabtastwerten parallel ausgibt. Des Weiteren transformiert eine Recheneinrichtung die verzögerten Eingangsabtastwerte durch das Verwenden einer Walsh-Hadamard-Transformation vor dem Interpolieren der erhaltenen Transformationskoeffizienten auf eine gleich gewichtete Art und dem Ausführen einer Amplitudenkorrektur bei den Interpolationsergebnissen.
ZUSAMMENFASSUNG DER ERFINDUNG
Deshalb ist es eine der Aufgaben der Erfindung, ein kompaktes Digitalfilter bereitzustellen, das ein Merkmal der Verarbeitung durch x-fach (wobei x eine natürliche Zahl von 4 oder größer ist) Interpolieren digitaler Signale aufweist, wobei sein Energieverbrauch vorgegeben verringert wird.
Die oben genannte Aufgabe wird mittels Digitalfilter gelöst, wie sie in den unabhängigen Ansprüchen 1, 4 und 6 definiert sind. Ein Digitalfilter gemäß der Erfindung enthält eine Vielzahl von Stufen von Verzögerungselementen, in die serielle Daten eingegeben werden, und eine Vielzahl von Datenverteilern, die die entsprechenden Ausgangsdaten der Vielzahl von Stufen von Verzögerungselementen durch ein Zeitteilungssystem auf x verschiedene Signalkanäle verteilen, wobei die jeweiligen Datenverteiler mit der x-fachen Eingangsgeschwindigkeit der seriellen Daten arbeiten.
Da die Datenverteiler Daten mit einer hohen Geschwindigkeit verteilen, wird die Anzahl der durch das Digitalfilter verarbeiteten Daten x-fach größer und die Daten werden interpoliert. Andererseits wird die Anzahl der Verzögerungselemente das Ein-xt-fache der herkömmlichen Anzahl und die Arbeitsfrequenz einer Vielzahl von Stufen von Verzögerungselementen wird ebenfalls das Ein-xt-fache.
Eine der bevorzugten Betriebsarten eines Digitalfilters gemäß der Erfindung enthält einen Multiplizierer, der die Ausgangsdaten der jeweiligen Datenverteiler mit dem Koeffizienten des Digitalfilters multipliziert, und x Gruppen von Addierern.
Außerdem wird eine weitere bevorzugte Betriebsart des Digitalfilters gemäß der Erfindung zu einem Null-Auffüllungs-Interpolationsfilter gemacht.
Außerdem stellt eine nochmals weitere bevorzugte Betriebsart des Digitalfilters gemäß der Erfindung nur die Multiplikationskoeffizienten bereit, die zur Hälfte auf einer Seite der Digitalfilter-Koeffizienten äquivalent sind, nutzt die Symmetrie der gleichmäßig geordneten und gerade-symmetrischen Digitalfilter-Koeffizienten, gibt die entsprechenden Ausgangsdaten eines Paars Verzögerungselemente, das in relativ symmetrischer Position liegt, in einen der Datenverteiler ein und verteilt die entsprechenden Daten durch ein Zeitteilungssystem. Dadurch ist es möglich, die Anzahl der Digitalfilter-Koeffizienten, Multiplizierer und Addierer weiter um eine Hälfte zu vermindern.
Außerdem kehrt eine weitere bevorzugte Betriebsart des Digitalfilters gemäß der Erfindung die Richtung der Verteilung der entsprechenden Daten um, wenn sie die entsprechenden Ausgangsdaten eines Paars Verzögerungselemente, das in relativ symmetrischer Position liegt, durch ein Zeitteilungssystem verteilt.
Außerdem multiplexiert eine weitere bevorzugte Betriebsart des Digitalfilters gemäß der Erfindung zwei Reihen von seriellen Daten und wandelt sie in eine Reihe von seriellen Daten, wobei die seriellen Daten in eine Vielzahl von Stufen von Verzögerungselementen mit einer gefalteten Struktur eingegeben werden, wobei die entsprechenden Ausgänge eines Paars Verzögerungselemente in der symmetrischen Position durch Zeitteilung über einen Selektor verteilt werden, wobei die beiden Reihen von Daten parallel verarbeitet werden, sodass die Unabhängigkeit der entsprechenden Reihen nicht beeinträchtigt wird, und wobei sie schließlich in Daten der entsprechenden Reihen getrennt werden.
Dadurch wird die Anzahl einer Vielzahl von Stufen von Verzögerungselementen x-fach kleiner als die herkömmliche Anzahl, wobei die Arbeitsfrequenz auf das Zwei-xt-fache verringert wird und die Anzahl der Digitalfilter-Koeffizienten, Multiplizierer und Addierer ebenfalls x-fach kleiner als die herkömmliche Anzahl wird.
Außerdem ist in einer weiteren bevorzugten Betriebsart des Digitalfilters gemäß der Erfindung die Konstruktion eines Selektors entworfen, wobei Daten, die orthogonal zueinander sind, als zwei Reihen von Daten, die zu multiplexieren sind, verwendet werden. Die zueinander orthogonalen Daten sind beispielsweise I-Signaldaten und Q-Signaldaten, die bei der digitalen Funkübertragung verwendet werden.
Außerdem ist in einer weiteren bevorzugten Betriebsart des Digitalfilters gemäß der Erfindung eine der beiden Reihen von Daten, die durch das Digitalfilter getrennt und ausgegeben werden, mit einer Phasenregulierschaltung zum Regulieren der Phase versehen.
Außerdem ist eine weitere bevorzugte Betriebsart des Digitalfilters gemäß der Erfindung mit einem Selektor versehen, der entweder die Daten, die durch die Phasenregulierschaltung geleitet werden, oder die Daten, die nicht dort hindurchgeleitet werden, auswählt und ausgibt. Durch das Steuern des Selektors ist es möglich, selektiv QPSK-modulierte Signale (Quadratur-Phasenumtastungs-modulierte Signale) und OQPSK-modulierte Signale (Offset-Quadratur-Phasenumtastungs-modulierte Signale) auszugeben.
Außerdem sind in einer weiteren bevorzugten Betriebsart des Digitalfilters gemäß der Erfindung zwei Arten von Digitalfilter-Koeffizienten bereitgestellt, die den beiden Reihen von multiplexierten Daten entsprechen, wobei die Digitalfilter-Koeffizienten selektiv verwendet werden. Es wird bevorzugt, dass zwei Arten von Digitalfilter-Koeffizienten adäquat neu geschrieben werden.
Außerdem wird in einer weiteren bevorzugten Betriebsart des Digitalfilters gemäß der Erfindung die Frequenz eines bei dem Digitalfilter verwendeten Takts variabel gemacht. In diesem Fall kann eine Zeitregulierschaltung vorgesehen sein, die die Ausgangs-Zeitsteuerung der beiden Reihen der aus dem Digitalfilter ausgegebenen Daten regulieren kann.
Mit der Erfindung kann ein neuartiges und klein dimensioniertes Digitalfilter erreicht werden, das die Verringerung des Energieverbrauchs und ein Verarbeitungsmerkmal zum x-fachen Interpolieren von Digitalsignalen ermöglicht, wobei x eine natürliche Zahl von 4 oder größer ist.
Außerdem ist eine Kommunikationsvorrichtung gemäß der Erfindung eine Kommunikationsvorrichtung, die mit dem oben erwähnten X-fach-Interpolations-Digitalfilter versehen ist. Das Digitalfilter kann verwendet werden, um das Frequenzband der Übertragungssignale vor der Digital-Analog-Wandlung zu begrenzen.
Außerdem können in einer der bevorzugten Betriebsarten der Kommunikationsvorrichtung gemäß der Erfindung die Multiplikationskoeffizienten in dem Digitalfilter in Echtzeit erneuert werden, wobei die Verstärkung des Filters adäquat reguliert wird und die Verstärkungsdifferenz der beiden Reihen von Übertragungssignalen verringert werden kann.
Außerdem kann in einer weiteren bevorzugten Betriebsart der Kommunikationsvorrichtung gemäß der Erfindung die Anpassung an andere Schaltungen durch das adäquate Auswählen der Arbeitsfrequenz des Digitalfilters erhöht werden.
Mit der Erfindung kann eine neuartige und kleine Hochleistungs-, Hochgeschwindigkeits-Kommunikationsvorrichtung erreicht werden, die für die digitale mobile Übertragung bei verringertem Energieverbrauch verwendet wird.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1A ist ein Wellenformdiagramm eines digitalen Eingangsignals;
1B ist ein Wellenformdiagramm eines Digitalsignals, nachdem es 4-fach-Null-interpoliert wurde;
1C ist ein Wellenformdiagramm eines Digitalfilters;
2A ist eine Ansicht, die ein Beispiel für ein synchron zu einem Takt eingegebenes Digitalsignal zeigt;
2B ist eine Ansicht, die ein Digitalsignal zeigt, nachdem es 4-fach-Null-interpoliert wurde;
3 ist eine Ansicht, die die Funktionsweise eines Digitalfilters gemäß der Erfindung erklärt;
4 ist eine Ansicht, die den Betrieb eines Datenverteilers erklärt, der bei einem Digitalfilter gemäß der Erfindung verwendet wird;
5 ist ein Blockschaltplan eines Digitalfilters, das eine erste Ausführungsform der Erfindung ist;
6 ist ein Blockschaltplan eines Digitalfilters als ein Vergleichsbeispiel;
7A ist eine Ansicht, die eine Konfiguration eines geradzahligen und geradesymmetrischen Digitalfilter-Koeffizienten zeigt;
7B ist eine Ansicht, die eine Kombination von zwei Digitalfilter-Koeffizienten zeigt, die symmetrisch zueinander sind;
8A ist eine Ansicht, die die Digitalfilter-Koeffizienten symmetrisch zueinander zeigt, wenn ein Digitalfilter gemäß der ersten Ausführungsform der Erfindung im ersten Zustand ist;
8B ist eine Ansicht, die die Digitalfilter-Koeffizienten symmetrisch zueinander zeigt, wenn ein Digitalfilter gemäß der ersten Ausführungsform der Erfindung im zweiten Zustand ist;
8C ist eine Ansicht, die die Digitalfilter-Koeffizienten symmetrisch zueinander zeigt, wenn ein Digitalfilter gemäß der ersten Ausführungsform der Erfindung im dritten Zustand ist;
8D ist eine Ansicht, die die Digitalfilter-Koeffizienten symmetrisch zueinander zeigt, wenn ein Digitalfilter gemäß der ersten Ausführungsform der Erfindung im vierten Zustand ist;
9 ist eine Ansicht, die den Betrieb eines Datenverteilers in einem Digitalfilter gemäß einer zweiten Ausführungsform der Erfindung erklärt;
10 ist ein Blockschaltplan des Digitalfilters gemäß der zweiten Ausführungsform der Erfindung;
11 ist ein Schaltplan eines Beispiels für den Datenverteiler;
12A ist eine Ansicht, die den Übergang von Ausgangsdaten des Datenverteilers zeigt;
12B ist ein Zeitablaufdiagramm, das Prozesse des Datenverteilers zeigt;
13A ist ein Schaltplan, der die Grundprozesse eines Digitalfilters gemäß einer dritten Ausführungsform der Erfindung erklärt;
13B ist ein Schaltplan, der die detaillierten Prozesse des Digitalfilters gemäß der dritten Ausführungsform der Erfindung erklärt;
14 ist ein Blockschaltplan des Digitalfilters gemäß der dritten Ausführungsform der Erfindung;
15 ist ein Blockschaltplan, der eine Konfiguration des Datenverteilers zeigt;
16A ist ein Schaltplan, der einen Datenausgangskanal eines Datenverteilers im ersten Zustand zeigt;
16B ist ein Schaltplan, der einen Datenausgangskanal eines Datenverteilers im zweiten Zustand zeigt;
16C ist ein Schaltplan, der einen Datenausgangskanal eines Datenverteilers im dritten Zustand zeigt;
16D ist ein Schaltplan, der einen Datenausgangskanal eines Datenverteilers im vierten Zustand zeigt;
17A ist ein Zeitablaufdiagramm, das den Übergang von Ausgangsdaten eines Datenverteilers gemäß der dritten Ausführungsform der Erfindung zeigt;
17B ist ein Zeitablaufdiagramm, das den Verteilungszustand von I-Kanaldaten des Datenverteilers zeigt;
17C ist ein Zeitablaufdiagramm, das den Verteilungszustand von Q-Kanaldaten des Datenverteilers zeigt;
18 ist eine Ansicht, die den Übergang von Ausgangsdaten des Datenverteilers zeigt;
19 ist ein Blockschaltplan eines Digitalfilters gemäß einer vierten Ausführungsform der Erfindung;
20 ist ein Blockschaltplan eines Digitalfilters gemäß einer fünften Ausführungsform der Erfindung;
21 ist ein Blockschaltplan eines Digitalfilters gemäß einer sechsten Ausführungsform der Erfindung;
22 ist ein Blockschaltplan einer Kommunikationsvorrichtung gemäß einer siebenten Ausführungsform der Erfindung;
23 ist ein Blockschaltplan einer Kommunikationsvorrichtung gemäß einer achten Ausführungsform der Erfindung;
24 ist ein Blockschaltplan einer Kommunikationsvorrichtung gemäß einer neunten Ausführungsform der Erfindung; und
25 ist ein Blockschaltplan einer Kommunikationsvorrichtung gemäß einer neunten Ausführungsform der Erfindung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Nachstehend wird eine Beschreibung der Ausführungsformen der Erfindung mit Bezug auf die beigefügten Zeichnungen gegeben.
(Erste Ausführungsform)
Die gesamte Konfiguration eines Digitalfilters gemäß der Ausführungsform ist in 5 gezeigt. Vor dem Erklären der gesamten Konfiguration des Digitalfilters wird eine Beschreibung der Merkmale des in 5 mit Bezug auf 1 bis 4 gezeigten Digitalfilters gegeben.
Das Digitalfilter gemäß der Ausführungsform ist ein FIR-Digitalfilter (Digitalfilter mit endlicher Impulsantwort) (4-fach-Null-Interpolationsfilter), in dem ein Interpolationsverhältnis x, das ein Merkmal zum Interpolieren von Daten des Nullpegels aufweist, 4 ist.
Das 4-fach-Null-Intarpolationsfilter verwendet als Eingang ein Digitalsignal, das beispielsweise eine solche Impulskomponente aufweist, wie sie in 1A gezeigt ist, führt einen 4-fach-Null-Auffüllungs-Interpolationsprozess aus und erhält ein 4-fachinterpoliertes Signal, wie es in 1B gezeigt ist, wobei durch das Ausführen von Multiplikation und Addition des 4-fach-interpolierten Signals ein Digitalfilter-Ausgangssignal, wie es in 1C gezeigt ist, erhalten wird.
In dieser Ausführungsform werden 1- oder -1-Zeichendaten synchron zu einem Zeichentakt eingegeben, wie in 2A gezeigt ist. Der Eingangszyklus der Zeichendaten ist Ts. Außerdem wird 1/Ts in der folgenden Beschreibung Zeichengeschwindigkeit genannt.
Als Nächstes werden, wie in 2B gezeigt ist, drei Datenelemente des Nullpegels zwischen den Zeichendaten eingefügt, wodurch die Anzahl der Daten viermal erhöht wird und der Datentransferzyklus Tfs eines Schieberegisters im Digitalfilter viermal kleiner als der Eingangszyklus Ts der Zeichendaten wird. In der folgenden Beschreibung wird 1/Tfs die Übertragungsgeschwindigkeit des Schieberegisters genannt.
Hierin wird ein Fall in Betracht gezogen, in dem serielle Daten von 0, 0, 0 und +1 in das Schieberegister eingegeben werden. 3 zeigt den Zustand, in dem diese eingegebenen seriellen Daten in dem Schieberegister übertragen werden.
In 3 zeigen die Bezugszeichen 101 bis 104 ein Speicherelement (Verzögerungselement) jeder Stufe des Schieberegisters (der Verzögerungseinheit), wobei die Bezugszeichen 111 bis 114 Speicherschaltungen der Digitalfilter-Koeffizienten zeigen, die Bezugszeichen 121 bis 124 Multiplizierer zeigen, und h1 bis h4 einen Digitalfilter-Koeffizienten (Multiplikationskoeffizienten) zeigen.
Wie in 3 klar gemacht worden ist, werden die Daten 1 Stufe für Stufe von links nach rechts in dem Schieberegister synchron zu einem Übertragungstakt überfragen, wobei h1 bis h4 mitlaufend damit nacheinander ausgegeben werden.
Hier wird eines von h1 bis h4 aus einem der vier Ausgangsanschlüsse ausgegeben, wobei gleichzeitig die Ausgänge aller anderen Anschlüsse auf null gesetzt werden. Deshalb kann in Betracht gezogen werden, dass in der Schaltung aus 3 ein solcher Prozess bei dem Schieberegister ausgeführt wird, bei dem die Daten 1 in der Reihenfolge vom linken Anschluss zum rechten Anschluss durch ein Zeitteilungssystem verteilt werden und die anderen Anschlüsse, an die keine Daten verteilt werden, auf den Nullpegel festgesetzt werden.
Wenn dieser Punkt beachtet wird, kann in der Ausführungsform durch das Verwenden eines Datenverteilers wie in 4 gezeigt ein der Schaltung aus 3 äquivalentes Merkmal erreicht werden.
Das heißt, in 4 werden die Daten 1 in einem Speicherelement 10 gespeichert. In diesem Zustand verteilt ein Datenverteiler (Verknüpfungsschaltung) 20 die Daten 1 durch Zeitteilung mit einer Geschwindigkeit, die viermal höher als die Zeichengeschwindigkeit ist, auf die Anschlüsse 21 bis 24, wodurch h1 bis h4 sequenziell aus den vier Ausgangsanschlüssen OUT1 bis OUT4 ausgegeben werden und ein zur Schaltung aus 3 äquivalenter Prozess erreicht werden kann.
In der in 4 gezeigten Schaltung wird die Anzahl der Stufen des Schieberegisters ein Viertel der Anzahl der Stufen der in 3 gezeigten Schaltung, wobei die Schaltung beachtlich vereinfacht wird. In einem Fall, in dem die Schieberegister aus integrierten Schaltungen hergestellt sind, können sie eine erhebliche Fläche auf einem Chip einnehmen, da die Auslegung so ist, dass beispielsweise eine Anzahl von Verzögerungsflipflops in Mehrfachstufen verbunden sind. Indem die Anzahl der Stufen der Schieberegister ein Viertel wird, werden die integrierten Schaltungen verkleinert.
Da es nicht notwendig ist, die Arbeitsfrequenz der Schieberegister ungeachtet der Vierfachinterpolation zu vervierfachen (vierfach), kann der Energieverbrauch vermindert werden. Das heißt, in einem Fall, in dem die vierfach interpolierten Daten in die Schieberegister eingegeben werden, wird die Arbeitsfrequenz des gesamten Digitalfilters viermal höher als die Arbeitsfrequenz in dem Fall, in dem keine Interpolation vorgenommen wird.
Jedoch kann in der Ausführungsform die Vierfachinterpolation in dem Digitalfilter im Wesentlichen erreicht werden, indem die Daten vor der Interpolation in die Schieberegister eingeben werden und die Daten mit einer Frequenz verteilt werden, die viermal höher als die Frequenz der Eingangsgeschwindigkeit ist. Obwohl die Arbeitsfrequenz auf nur der Datenverteilerebene erhöht ist, ist es deshalb ausreichend, dass die Schieberegister mit derselben Frequenz wie in einem Fall arbeiten, in dem keine Vierfachinterpolation ausgeführt wird, wodurch der Energieverbrauch beachtlich vermindert werden kann.
Die Merkmale des Digitalfilters gemäß der Erfindung sind wie oben beschrieben. Nachstehend wird unter Verwendung von 5 eine ausführliche Beschreibung der Konfiguration und der Prozesse des Digitalfilters gemäß der Ausführungsform gegeben.
Ein in 5 gezeigtes Digitalfilter ist mit einem Zähler 4200; mit einem Schieberegister (einer Verzögerungseinheit), das aus Verzögerungsflipflops (Verzögerungselementen) 4101 bis 4108 besteht; mit Datenverteilern 4211 bis 4218, deren Verhältnis zwischen der Anzahl der Eingänge und der Anzahl der Ausgänge 1:4 ist; mit Digitalkoeffizienten-Speicherschaltungen 4301 bis 4332 zum Speichern der Digitalfilter-Koeffizienten h1 bis h32; mit Multiplizierern 4401 bis 4432; mit Addierern 4501 bis 4528 und mit einem Datenselektor 4600 versehen.
Zeichendaten (Din) werden von dem Eingangsanschluss 4001 synchron zu einem Zeichentakt CLK1 (4,096 MHz) eingegeben. Der Zeichentakt CLK1 wird durch ein Takteingangsanschluss 4002 eingegeben.
Der Zähler 4200 wiederholt zyklisch einen Zählvorgang der Anzahl der Eingänge des Takts CLK4 von 1 bis 4, der eine Frequenz aufweist, die viermal höher als die Frequenz des Zeichentakts CLK1 ist, der von dem Anschluss 4003 eingegeben wird, und gibt bei jedem Zählvorgang einen Takt aus.
Die Datenverteiler 4211 bis 4218 verteilen durch Zeitteilung synchron zu dem Ausgang des Zählers 4200 die in den Anschluss A einzugebenden Daten auf vier Anschlüsse Y1 bis Y4.
In allen Datenverteilern werden die Ausgangspegel der anderen Anschlüsse Y2 bis Y4 in einem Fall, in dem ein Anschluss (beispielsweise Y1) ausgewählt wird, auf den Nullpegel festgesetzt. Wie oben beschrieben ist, kann mit dieser Datenverteilung im Wesentlichen eine Vierfach-Null-Interpolation erreicht werden.
Wie in den 3 und 4 klar gemacht worden ist, existieren vier Zustände, die den Positionen, an die Daten verteilt werden, entsprechen, wenn die entsprechenden Datenverteiler durch Zeitteilung Daten verteilen.
Das heißt, in den Datenverteilern 4211 bis 4218 in 5 ist die Zeit, wenn der Anschluss Y1 als das Ausgangsziel der Daten gewählt ist, der Zustand 1, die Zeit, wenn der Anschluss Y2 als das Ausgangsziel der Daten gewählt ist, der Zustand 2, und entsprechend die Zeit, wenn der Anschluss Y3 gewählt ist, der Zustand 3, und die Zeit, wenn der Anschluss Y4 gewählt ist, der Zustand 4.
Die Übertragungsfunktionen H(z) in den entsprechenden Zuständen sind wie unten beschrieben:
Zustand 1:

H(z) = h1 + h5z – 4 + h9z – 8 + h13z – 12 + h17z – 16 + h21z – 20 + h25z – 24 + h29z – 28 (1)

Zustand 2:

H(z) = h2z – 1 + h6z – 5 + h10z – 9 + h14z – 13 + h18z – 17 + h22z – 21 + h26z – 25 + h30hz – 29 (2)

Zustand 3:

H(z) = h3z – 2 + h7z – 6 + h11z – 10 + h15z – 14 + h19z – 18 + h23z – 22 + h27z – 26 + h31z – 30 (3)

Zustand 4:

H(z) = h4z – 3 + h8z – 7 + h12z – 11 + h16z – 15 + h20hz – 19 + h24z – 23 + h28z – 27 + h32z – 31 (4)

In den oben genannten Ausdrücken (1) bis (4) entspricht z der m-ten Verzögerung.
Die von jedem der Datenverteiler 4211 bis 4218 ausgegebenen Daten werden mit den entsprechenden Digitalfilter-Koeffizienten h1 bis h32 in den Multiplizierern 4400 bis 4432 gemäß den oben erwähnten Ausdrücken (1) bis (4) multipliziert. Anschließend werden durch eine Gruppe von Addierern 4501 bis 4528 Daten zu jedem Ausgang in den oben erwähnten vier Zuständen addiert.
Der Datenselektor 4600 wählt nacheinander die entsprechenden Daten, die den Zuständen 1 bis 4 entsprechen, die in die Eingangsanschlüsse A1 bis A4 durch Zeitteilung eingegeben wurden, aus und gibt sie aus dem Ausgangsanschluss 4700 aus. Folglich können vierfach interpolierte Digitalfilterausgänge erhalten werden.
6 zeigt die Konfiguration eines Digitalfilters als ein Vergleichsbeispiel.
Nachdem die Zeichendaten (Din) in dem in 6 gezeigten Digitalfilter in der Vierfachinterpolationsschaltung 1004 vierfach interpoliert sind, werden die Daten in das Digitalfilter eingegeben. Die Vierfachinterpolationsschaltung 1004 arbeitet mit dem Takt CLK4 (16,384 MHz), der viermal höher als der Zeichentakt (4,096 MHz) ist.
Mit einer solchen Konfiguration wird die Anzahl der Stufen der Schieberegister 1100, die das Digitalfilter bilden, in einem Fall, in dem die Anzahl der Bits (Datenbreite) pro Zeichen auf n gebracht ist, n·x Stufen, wobei das Interpolationsverhältnis auf x (hierin x = 4) gebracht wird und im Verhältnis zum Interpolationsverhältnis x erhöht wird.
Da es notwendig ist, dass das Schieberegister 4100 wie in der Vierfachinterpolationsschaltung 1004 mit einer hohen Geschwindigkeit von 16,384 MHz arbeitet, ist außerdem der Energieverbrauch bei diesem Teil erhöht.
Im Gegensatz dazu kann die Anzahl der Stufen der Schieberegister im Digitalfilter gemäß der Ausführungsform in 5 aus denselben Stufen wie die Datenbreite eines Zeichens (das heißt aus n Stufen) zusammengesetzt sein. In Vergleich zu dem in 6 gezeigten Digitalfilter ist die Anzahl der Stufen der Schieberegister x-fach kleiner. Deshalb kann in einem Fall, in dem das Digitalfilter aus integrierten Schaltungen hergestellt ist, die Chipfläche eingespart werden, was zu einer Verkleinerung der integrierten Schaltungen und elektronischen Bauelemente führt, in die solche integrierte Schaltungen integriert sind.
Außerdem kann die Arbeitsfrequenz des Schieberegisters die gleiche Frequenz wie die Frequenz des Zeichentakts (das heißt 4,096 MHz) sein, wobei, obwohl eine X-fach-Interpolation ausgeführt wird, verhindert werden kann, dass sich der Energieverbrauch bei diesem Teil erhöht.
Folglich ist es mit einem Digitalfilter gemäß der Ausführungsform möglich, die Konfiguration zu vereinfachen, um die Chipfläche zu verringern, wenn integrierte Schaltungen verwendet werden, und den Energieverbrauch zu verringern.
(Zweite Ausführungsform)
Als Nächstes wird eine Beschreibung einer zweiten Ausführungsform der Erfindung gegeben.
10 zeigt eine Konfiguration des Vierfach-Null-lnterpolations-FIR-Digitalfilters gemäß dieser Ausführungsform.
Vor dem Beschreiben der Konfiguration dieses Digitalfilters wird eine Beschreibung der Merkmale eines in 10 unter Verwendung der 7 bis 9 gezeigten Digitalfilters gegeben.
Das Digitalfilter gemäß der Ausführungsform ist in der Lage, wie in der oben erwähnten ersten Ausführungsform durch Datenverteilung in einem Zeitteilungssystem eine X-fach-Interpolation zu erreichen. Zusätzlich dazu wird durch das Nutzen der entsprechenden Koeffizientenwerte in einem geradzahligen und gerade-symmetrischen Digitalfilter, das sowohl an der linken Seite als auch an der rechten Seite symmetrisch ist, versucht, dass die Koeffizienten gemeinsam verwendet werden, beispielsweise indem die Koeffizienten der linken Hälfte auch als die Koeffizienten der rechten Hälfte verwendet werden, wodurch die Anzahl der Digitalfilter-Koeffizienten und die Anzahl der Multiplizierer und Addierer auf eine Hälfte von jenen in der oben erwähnten Ausführungsform verringert wird.
Nachstehend wird eine ausführliche Beschreibung der Merkmale eines Filters gemäß dieser Ausführungsform gegeben.
Es wird bevorzugt, dass das FIR-Digitalfilter vollständig lineare Phaseneigenschaften erreicht. Lineare Phaseneigenschaften bedeuten eine Eigenschaft, bei der die Phasendifferenz zwischen den Eingangssignalen und den Ausgangssignalen zur Frequenz der Eingangssignale proportional ist, bei der ein Filter mit linearen Phaseneigenschaften nicht irgendwelche Phasenverzerrung (Verzerrung der Ausgangssignale, die sich aus einer Phasenlücke ergibt) erzeugt. Deshalb ist es, wie in einem Fall, in dem ein Bandbegrenzungsfilter aus einem Digitalfilter zusammengesetzt ist, wenn es nicht vorteilhaft ist, dass eine Phasenverzerrung auftritt, notwendig, ein Filter (Linearphasenfilter) herzustellen, das lineare Phaseneigenschaften aufweist.
Hierin tritt der Zustand, bei dem ein FIR-Filter lineare Phaseneigenschaften aufweist, auf, wo der folgende Ausdruck (5) oder (6) erfüllt ist. hm = hM – m (5) hm = –hM – m (6),wobei in den oben erwähnten Ausdrücken M die Größenordnung der Filter (= Anzahl der Anzapfungen) und m = 0, 1, ... und M ist.
Der Ausdruck (5) wird in Bezug auf einen gerade-symmetrischen Filter gebildet und der Ausdruck (6) wird in Bezug auf einen ungerade-symmetrischen Filter gebildet.
Deshalb hat ein Linearphasen-FIR-Filter, dessen Größenordnung M eine gerade Zahl (gerade Größenordnung) ist und dessen Koeffizientenwerte links-rechts-symmetrisch (gerade-symmetrisch) sind, eine Anordnung von Digitalfilter-Koeffizienten, wie sie in 7A gezeigt ist.
Das in 7A gezeigte Filter ist ein Filter mit zweiunddreißig Anzapfungen (Größenordnung der Filter = 32) mit zweiunddreißig Digitalfilter-Koeffizienten. Außerdem zeigt die Abszisse in 7A die Anzapfungsanzahl und die Ordinate zeigt den Wert der entsprechenden Digitalkoeffizienten.
Wenn das in 7A gezeigte Diagramm der Digitalfilter-Koeffizienten in der Mitte gefaltet wird, sind die Paarwerte der Filterkoeffizienten, die sich an gegenseitig überlappenden Positionen (das heißt an symmetrischen Positionen) befinden, einander gleich, wie in 7B gezeigt ist. Wenn dieser Punkt, beispielsweise durch das Erreichen eines 32-Anzapfungen-Filters nur mithilfe der Koeffizienten (sechzehn Koeffizienten) auf der linken Halbseite, beachtet wird, kann die Konfiguration des Filters in dieser Ausführungsform beachtlich vereinfacht werden.
Jede der 8A bis 8D entspricht jedem Zustand des ersten bis vierten Zustands des Digitalfilters wie in der ersten Ausführungsform beschrieben, wobei die Digitalfilter-Koeffizienten, die bei den entsprechenden Zuständen verwendet werden und sich an einander symmetrischen Positionen befinden, durch die Pfeilmarkierungen gezeigt sind.
Wie in der oben erwähnten Ausführungsform beschrieben ist, wird der Zustand eines Datenverteilers, dessen Verhältnis der Anzahl der Eingänge zur Anzahl der Ausgänge 1:4 ist, bei dem Daten von dem äußersten linken Ausgangsende ausgegeben werden, als Zustand 1 angesehen.
Die bei diesem Zustand 1 verwendeten Filterkoeffizienten sind h1, h4, h9, h13, h17, h21, h25 und h29, wie durch die diagonalen Linien in 8A gezeigt ist. Wie durch die Pfeilmarkierungen in 8A gezeigt ist, kann h17 durch h16 ersetzt werden. Ebenfalls kann h21 durch h12 ersetzt werden, kann h25 durch h8 ersetzt werden, und h29 kann durch h4 ersetzt werden.
Deshalb ist es im Zustand 1 möglich, einen Multiplikations- und Additionsprozess auszuführen, indem nur die Koeffizienten auf der linken Halbseite verwendet werden, die h1, h5, h9, h13, h16, h12, h8 und h4 sind.
8B zeigt ein symmetrisches Verhältnis der Digitalfilter-Koeffizienten im Zustand 2. Die bei dem Zustand 2 verwendeten Filterkoeffizienten sind h2, h6, h10, h14, h18, h22, h26 und h30, wie durch die diagonalen Linien in 8B gezeigt ist. Wie jedoch durch die Pfeilmarkierungen gezeigt ist, kann h18 auch durch h15 ersetzt werden, kann h22 durch h11 ersetzt werden, kann h26 durch h7 ersetzt werden und kann h30 durch h3 ersetzt werden.
Deshalb kann im Zustand 2 ein Multiplikations- und Additionsprozess ausgeführt weiden, indem nur die Koeffizienten auf der linken Halbseite verwendet werden, die h2, h6, h10, h14, h15, h11, h7 und h3 sind.
8C zeigt ein symmetrisches Verhältnis der Digitalfilter-Koeffizienten im Zustand 3. Die bei dem Zustand 3 verwendeten Filterkoeffizienten sind h3, h7, h11, h15, h19, h23, h27 und h31, wie durch die diagonalen Linien in 8C gezeigt ist. Wie jedoch durch die Pfeilmarkierungen gezeigt ist, kann h19 auch durch h14 ersetzt werden, kann h23 durch h10 ersetzt werden, kann h27 durch h6 ersetzt werden und kann h31 durch h2 ersetzt werden.
Deshalb ist es im Zustand 3 möglich, einen Multiplikations- und Additionsprozess auszuführen, indem nur die Koeffizienten auf der linken Halbseite verwendet werden, die h3, h7, h11, h15, h14, h10, h6 und h2 sind.
8D zeigt ein symmetrisches Verhältnis der Digitalfilter-Koeffizienten im Zustand 4. Die bei dem Zustand 4 verwendeten Filterkoeffizienten sind h4, h8, h12, h16, h20, h24, h28 und h32, wie durch die diagonalen Linien in 8D gezeigt ist. Wie jedoch durch die Pfeilmarkierungen gezeigt ist, kann h20 auch durch h13 ersetzt werden, kann h24 durch h9 ersetzt werden, kann h28 durch h5 ersetzt werden kann und h32 durch h1 ersetzt werden.
Deshalb ist es im Zustand 4 möglich, einen Multiplikations- und Additionsprozess auszuführen, indem nur die Koeffizienten auf der linken Halbseite verwendet werden, die h4, h8, h12, h16, h13, h9, h5 und h1 sind.
In einem Fall, in dem ein Berechnungsverfahren ausgeführt wird, indem nur die Koeffizienten auf der linken Halbseite verwendet werden, die h1 bis h16 sind, sind die Übertragungsfunktionen H(Z) in jedem Zustand des ersten bis vierten Zustands wie folgt:
Zustand 1:

H(z) = h1 + h5z – 4 + h9z – 8 + h13z – 12 + h16z – 16 + h12z – 20 + h8z – 24 + h4z – 28 (7)

Zustand 2:

H(z) = h2z – 1 + h6z – 5 + h10z – 9 + h14z – 13 + h15z – 17 + h11z – 21 + h7z – 25 + h3z – 29 (8)

Zustand 3:

H(z) = h3z – 2 + h7z – 6 + h11z – 10 + h15z – 14 + h14z – 18 + h10z – 22 + h6z – 26 + h2z – 30 (9)

Zustand 4:

H(z) = h4z – 3 + h8z – 7 + h12z – 11 + h16z – 15 + h13z – 19 + h9z – 23 + h5z – 27 + h1z – 31 (10)

9 zeigt einen Teil einer Schaltungskonfiguration, um in den entsprechenden Zuständen ein durch die Ausdrücke (7) bis (10) gezeigtes Multiplikationsverfahren auszuführen. Die in 9 gezeigte Schaltung zeigt eine Schaltung, die ein Multiplikationsverfahren unter Verwendung der Koeffizienten von jeder Anzapfung der ersten, zweiten, dritten und vierten Anzapfung und von jeder Anzapfung der neunundzwanzigsten, dreißigsten, einunddreißigsten, und zweiunddreißigsten Anzapfung unter den in 8A bis 8D gezeigten Digitalfilter-Koeffizienten der zweiunddreißig Anzapfungen (den Anzapfungskoeffizienten) ausführt.
Die in 9 gezeigte Schaltung ist mit einem 8-Bit Schieberegister (das aus Verzögerungselementen 11 bis 18 besteht), das einen solchen Aufbau aufweist, dass es in der Mitte gefaltet ist; mit einem Datenverteiler 1, dessen Verhältnis der Anzahl der Eingänge zur Anzahl der Ausgänge 2:4 ist, der mit einer Geschwindigkeit arbeitet, die viermal höher als die Übertragungsgeschwindigkeit der in das Schieberegister eingegebenen Zeichendaten ist; mit Multiplizierern 40 bis 43; und mit Digitalfilter-Koeffizienten (Anzapfungskoeffizienten) h1 bis h4 versehen.
Der Datenverteiler 1 verteilt die von der Richtung des Ausgangsanschlusses 4 zum Ausgangsanschluss 7 in den Eingangsanschluss 2 eingegebene Daten nacheinander durch Zeitteilung, und verteilt parallel dazu nacheinander die von der Richtung des Ausgangsanschlusses 7 zum Ausgangsanschluss 4 in den Eingangsanschluss 3 eingegebene Daten.
Das heißt, in dieser Ausführungsform werden unter Verwendung nur der Koeffizienten auf der linken Halbseite unter den zweiunddreißig Digitalfilter-Koeffizienten, wie in 8A gezeigt ist, im Zustand 1 die Eingangsdaten (ersten Daten) mit einem Koeffizienten h1 multipliziert, der der ersten Anzapfung entspricht, während die Eingangsdaten (die neunundzwanzigsten Daten) mit einem Koeffizienten h4 multipliziert werden, der der neunundzwanzigsten Anzapfung entspricht.
In der in 9 gezeigten Schaltung werden die Eingangsdaten, die der ersten bis vierten Anzapfung D0 entsprechen, im Verzögerungsflipflop 11 gespeichert, und die Eingangsdaten, die der neunundzwanzigsten bis zweiunddreißigsten Anzapfung D7 entsprechen, werden im Verzögerungsflipflop 18 gespeichert.
Deshalb multipliziert der Multiplizierer 40 im Zustand 1 D0 mit einem Koeffizienten h1 und der Multiplizierer 43 multipliziert D-7 mit einem Koeffizienten h4. Die Ergebnisse (Produkte) der Multiplikation werden von den Ausgangsanschlüssen OUT1 und OUT4 parallel zueinander ausgegeben. Anschließend wird dadurch, dass die entsprechenden Ausgangsdaten einander addiert werden, ein Prozess gemäß der Übertragungsfunktion des oben erwähnten Ausdrucks (7) erreicht.
Im Zustand 2 wird das zweite Datenelement mit einem Koeffizienten h2 multipliziert und das dreißigste Datenelement wird mit einem Koeffizienten h3 multipliziert, wie in 8B gezeigt ist. In der in 9 gezeigten Schaltung werden durch das Schalten der Anschlüsse eines Schalters im Zustand 2 D0 und D-7 von den Ausgangsanschlüssen 5 und 6 des Datenverteilers 1 ausgegeben, wobei jedes von ihnen mit einem Koeffizienten h2 bzw. mit einem Koeffizienten h3 multipliziert wird, wobei anschließend durch das Addieren der Produktdaten miteinander ein durch die Übertragungsfunktion des oben erwähnten Ausdrucks (8) gezeigter Prozess ausgeführt wird.
Im Zustand 3 wird das dritte Datenelement mit einem Koeffizienten h3 multipliziert und das einunddreißigste Datenelement wird mit einem Koeffizienten h2 multipliziert, wie in 8C gezeigt ist.
In der in 9 gezeigten Schaltung werden im Zustand 3 D0 und D-7 von den Ausgangsanschlüssen 6 und 5 des Datenverteilers 1 ausgegeben, wobei jede von ihnen mit einem Koeffizienten h3 bzw. mit einem Koeffizienten h2 multipliziert wird. Deshalb wird durch das Addieren der Produktdaten miteinander ein durch die Übertragungsfunktion des oben erwähnten Ausdrucks (9) gezeigter Prozess ausgeführt.
Wie in 8D gezeigt ist, wird im Zustand 4 das vierte Datenelement mit einem Koeffizienten h4 multipliziert und das zweiunddreißigste Datenelement wird mit einem Koeffizienten h1 multipliziert.
In der in 9 gezeigten Schaltung werden im Zustand 4 D0 und D-7 von den Ausgangsanschlüssen 7 und 4 des Datenverteilers 1 ausgegeben, wobei jedes von ihnen mit einem Koeffizienten h4 bzw. mit einem Koeffizienten h1 multipliziert wird. Deshalb wird durch das anschließende Addieren der Produktdaten miteinander ein durch die Übertragungsfunktion des oben erwähnten Ausdrucks (7) bis (10) gezeigter Prozess ausgeführt.
In der betreffenden Ausführungsform ist das Schieberegister folglich in der Hälfte gefaltet, wobei jeder Ausgang eines Paars Verzögerungsflipflops, der sich an den symmetrischen Positionen befindet, in einen Datenverteiler eingegeben wird, wobei dadurch, dass jedes der Eingangssignale in den Rückwärtsrichtungen durch Zeitteilung verteilt wird, die gespeicherte Anzahl der Digitalfilter-Koeffizienten um 50% verringert wird. Da die Anzahl der Koeffizienten um die Hälfte verringert wird, wird die Anzahl der Multiplizierer und Addierer ebenfalls um die Hälfte verringert, wodurch bewirkt wird, dass sich die Schaltungsanordnung beachtlich vereinfacht.
Die oben erwähnten Merkmale sind die Merkmale eines Digitalfilters gemäß der zweiten Ausführungsform.
Nachstehend wird eine ausführliche Beschreibung eines Mechanismus und des Betriebs eines Digitalfilters gemäß der zweiten Ausführungsform gegeben.
Ein Digitalfilter in 10 ist ein mit zweiunddreißig Anzapfungen ausgestattetes Filter, das mit einem Zähler 5200; mit einem Schieberegister (einer Verzögerungseinheit) 5100, das aus Verzögerungsflipflops (Verzögerungselementen) 5101 bis 5108 besteht; mit Datenverteilern 5211 bis 5214, deren Verhältnis der Anzahl der Eingänge zur Anzahl der Ausgänge 2:4 ist; mit Digitalfilterkoeffizienten-Speicherschaltungen 5301 bis 5316, in denen Digitalfilter-Koeffizienten h1 bis h16 gespeichert sind; mit Multiplizierern 5401 bis 5416, mit Addierern 5501 bis 5514; und mit einem Datenselektor 5600 versehen ist.
Serielle Daten (Din) werden in das Schieberegister 5100 synchron zu den Takten (CLK1) von 4,096 MHz eingegeben.
Wie in 10 klar gemacht worden ist, ist das Schieberegister 5100 aus 8 Bits so konfiguriert, dass es zwischen der Vorderstufe von vier Bits und der Hinterstufe von 4 Bits gefaltet ist.
Außerdem haben die Datenverteiler 5211 bis 5214 jeweils zwei Eingangsenden (A, B) und vier Ausgangsenden Y1 bis Y4. Und die Eingangsdaten an dem Eingangsende A werden durch Zeitteilung in der Reihenfolge der Ausgangsenden Y1, Y2, Y3 und Y4 verteilt, während die Eingangsdaten an dem Eingangsende B durch Zeitteilung in der Reihenfolge der Ausgangsenden Y4, Y3, Y2, und Y1 verteilt werden.
Außerdem ist der Datenverteiler 5211 dafür verantwortlich, die Daten bezüglich der ersten bis vierten Anzapfung und der neunundzwanzigsten bis zweiunddreißigsten Anzapfung zu verteilen; wobei der Datenverteiler 5212 dafür verantwortlich ist, die Daten bezüglich der fünften bis achten Anzapfung und der fünfundzwanzigsten bis achtundzwanzigsten Anzapfung zu verteilen; der Datenverteiler 5213 dafür verantwortlich ist, die Daten bezüglich der neunten bis zwölften Anzapfung und der einundzwanzigsten bis vierundzwanzigsten Anzapfung zu verteilen; und der Datenverteiler 5214 dafür verantwortlich ist, die Daten bezüglich der dreizehnten bis sechzehnten Anzapfung und der siebzehnten bis zwanzigsten Anzapfung zu verteilen.
Außerdem werden, wie in 10 klar gemacht worden ist, was die Digitalfilter-Koeffizienten betrifft, nur sechzehn Koeffizienten h1 bis h16 bereitgestellt, die zur Hälfte auf einer Seite äquivalent sind.
Dem entsprechend ist die Anzahl der Multiplizierer 5401 bis 5416 ebenfalls sechzehn.
Eine Gruppe von Addierern 5501 bis 5513 führt Additionen von Daten aus, wie pro Ausgangsdaten in den oben erwähnten vier Zuständen. Der Datenselektor 5600 wählt abwechselnd die in die Eingangsenden A und B synchron zu den Takten CLK4 (16,384 MHz) eingegebene Daten aus und gibt die Daten aus dem Ausgangsanschluss 5700 aus.
Folglich kann ein 32-Anzapfungen-Digitalfilter erreicht werden, das ein Vierfach-Null-Interpolationsmerkmal aufweist.
11 zeigt ein Beispiel für eine detaillierte Schaltungskonfiguration von Datenverteilern 5211 bis 5214. Die in 11 gezeigte Schaltung ist eine detaillierte Version der in 9 gezeigten Schaltung.
Die in 10 gezeigte Schaltung zählt die Takte CLK4 (16,384 MHz) mithilfe des Zählers 5200, wodurch die Datenverteilung durch Zeitteilung mit einer Geschwindigkeit ausgeführt wird, die viermal höher als die Übertragungsgeschwindigkeit des Schieberegisters ist. Jedoch kann in der in 11 gezeigten Schaltung durch das Entwerten der Schaltungskonfiguration die äquivalente Leistung durch Takte erreicht werden, deren Frequenz weiter als in der oben Genannten verringert ist. Das heißt, dass bei dem in 11 gezeigten Datenverteiler die Daten durch das Verwenden von CLK1 (4,096 MHz) und CLK2 (8,192 MHz) verteilt werden.
12A zeigt Details der von der in 11 gezeigten Schaltung ausgegeben Daten in Bezug auf den Zustand 1 bis Zustand 4, und 12B zeigt, welche der vier Ausgangsanschlüsse OUT1 bis OUT4 in Bezug auf die entsprechenden Stufen der Takte CLK1 und CLK2 wirksam gemacht werden.
Wie in 11 klar gemacht worden ist, ist der Datenverteiler 5211 mit Datenselektoren 211 bis 214 und mit einer Vielzahl von Verknüpfungsgliedern 221 bis 228, 231 bis 234 versehen.
Die Datenselektoren 211 bis 214 sind flankengesteuerte Selektoren, welche die in das Ende A synchron zu einer ansteigenden Flanke (AUFWÄRTS-Flanke) des Takts CLK2 eingegebenen Daten auswählen und die in das Ende B synchron zu einer abfallenden Flanke (ABWÄRTS-Flanke) davon eingegebenen Daten auswählen.
Während CLK1 und CLK2 in 12B zur Zeit t1 auf den HOCH-Pegel geändert werden, werden zuerst die UND-Gatter 221 und 228 unter einer Gruppe von in 11 gezeigten UND-Gattern zwischen der Zeit t1 und der Zeit t2 wirksam gemacht, während die Ausgänge der anderen UND-Gatter 222 bis 227 zwangsläufig auf null festgesetzt werden.
Deshalb werden die von dem Verzögerungsflipflop 5101 in 11 eingegebenen Daten über den Selektor 211, das UND-Gatter 221 und das ODER-Gatter 231 ausgegeben. Andererseits werden die von dem Verzögerungsflipflop 5108 eingegebenen Daten über den Selektor 214, das UND-Gatter 228 und das ODER-Gatter 234 ausgegeben. Deshalb werden die Daten von den Ausgangsanschlüssen OUT1 und OUT4 ausgegeben.
Der Takt CLK2 in 12B wird zur Zeit t2 auf den TIEF-Pegel geändert. Dann werden die in 11 gezeigten Selektoren 211 bis 214 auf eine Betriebsart zum Auswählen der in den Anschluss B synchron zu der ABWÄRTS-Flanke eingegebenen Daten umgeschaltet. Das UND-Gatter 224 und das UND-Gatter 225 werden zwischen der Zeit t2 und Zeit t3 wirksam gemacht, während die Ausgänge der anderen UND-Gatter zwangsläufig auf null festgesetzt werden. Deshalb werden die von dem Verzögerungsflipflop 5101 eingegebenen Daten über den Selektor 212, das UND-Gatter 224 und das ODER-Gatter 234 ausgegeben, während die von dem Verzögerungsflipflop 5108 eingegebenen Daten über den Selektor 213, das UND-Gatter 225 und das ODER-Gatter 233 ausgegeben werden. Dementsprechend werden die Daten von den Ausgangsanschlüssen OUT2 und OUT3 ausgegeben.
Durch dazu ähnliche Programmschritte werden die von dem Verzögerungsflipflop 5101 eingegebenen Daten zwischen der Zeit t3 und der Zeit t4 von dem Ausgangsanschluss OUT3 über den Selektor 213, das UND-Gatter 226 und das ODER-Gatter 233 ausgegeben, während die von dem Verzögerungsflipflop 5108 eingegebenen Daten von dem Ausgangsanschluss OUT3 über den Selektor 212, das UND-Gatter 223 und das ODER-Gatter 232 ausgegeben werden.
Außerdem werden durch dazu ähnliche Programmschritte die von dem Verzögerungsflipflop 5101 eingegebenen Daten von dem Ausgangsanschluss OUT4 über den Selektor 214, das UND-Gatter 227 und das ODER-Gatter 234 ausgegeben, während die von dem Verzögerungsflipflop 5108 eingegebenen Daten von dem Ausgangsanschluss OUT1 über den Selektor 211, das UND-Gatter 222 und das ODER-Gatter 231 ausgegeben werden.
Folglich wird eine simultane Datenverteilung der beiden mit Bezug auf 9 beschriebenen Reihen erreicht. Die aus den entsprechenden Ausgangsanschlüssen OUT1 bis OUT4 ausgegeben Daten, die den Zuständen 1 bis 4 entsprechen, ändern sich, wie in 12A gezeigt ist.
Der in 11 gezeigte Datenverteiler kann Daten mit einer Geschwindigkeit verteilen, die höher viermal als die Übertragungsgeschwindigkeit der Zeichendaten ist, wobei die Flanke des Takts (CLK2) genutzt wird, der eine Frequenz aufweist, die zweimal höher als die Frequenz des Zeichentakts (CLK1) ist. Deshalb kann der Energieverbrauch verringert werden und kann die verwendete Taktfrequenz herabgesetzt werden.
(Dritte Ausführungsform)
Als Nächstes wird eine Beschreibung einer dritten Ausführungsform der Erfindung gegeben.
14 zeigt eine Konfiguration eines 4-fach-Null-Interpolations-FIR-Digitalfilter gemäß dieser Ausführungsform.
Vor dem Erklären des Aufbaus und des Betriebs des Digitalfilters wird eine Beschreibung der Merkmale eines in 14 mit Bezug auf 13A und 13B gezeigten Digitalfilters gegeben.
Wie in den 12A und 12B gezeigt ist, werden im Fall der zweiten Ausführungsform nur zwei Ausgangsanschlüsse von den vier Ausgangsanschlüssen OUT1 bis OUT4 gleichzeitig wirksam gemacht, wobei, während von zwei Ausgangsanschlüssen Daten ausgegeben werden, die anderen beiden Ausgangsanschlüsse auf den Nullpegel festgesetzt bleiben.
Um eine solche Sinnlosigkeit zu beseitigen, werden, wenn vorgeschlagen wird, dass gleichzeitig Daten aus allen Ausgangsanschlüssen OUT1 bis OUT4 ausgegeben werden, Daten in einer parallelen Verarbeitung (simultanen Verarbeitung) aktiviert, wobei ein sehr effizienter Filterprozess ausgeführt werden kann.
In Anbetracht des oben Genannten wird in dieser Ausführungsform, wie in den 17 und 18 gezeigt ist, eine parallele Verarbeitung (simultane Verarbeitung) von vier Reihen von Daten erreicht, wobei die Schaltungsgröße bemerkenswert verringert werden kann und auch der Energieverbrauch verringert werden kann.
In dieser Ausführungsform werden zuerst zwei verschiedene Reihen von seriellen Daten multiplexiert, damit sie eine Reihe von seriellen Daten werden. Eine der zu multiplexierenden Datenreihen ist hierin als I-Datenreihe definiert, während die andere Datenreihe als Q-Datenreihe definiert ist.
Die I-Datenreihe sind beispielsweise serielle Daten der gleichphasigen Komponente in den QPSK-modulierten Signalen und die O-Datenreihe sind serielle Daten der Quadraturkomponenten (Quadraphasen). Ein Paar von Daten in der entsprechenden Reihe sind Daten, die inhärent parallel zueinander verarbeitet werden.
In einem Fall, in dem die Übertragungsfrequenz (Übertragungsgeschwindigkeit) der Daten in allen I- und Q-Reihen auf f1 gebracht wird, wird die Übertragungsfrequenz (Übertragungsgeschwindigkeit) 2·f1, wenn diese beiden Reihen von Daten multiplexiert werden, damit sie seriellen Einreihendaten werden. Deshalb ist die Übertragungsgeschwindigkeit der in ein Digitalfilter gemäß der Ausführungsform eingegebenen seriellen Daten zweimal höher als die Übertragungsgeschwindigkeit in der oben erwähnten Ausführungsform. Außerdem wird die Frequenz (Verteilungsgeschwindigkeit) der Datenverteilung in einem Fall, in dem eine 4-fach-Null-Interpolation durch eine Datenverteilung eines Zeitteilungssystem ausgeführt wird, 4·f1, wie oben beschrieben ist.
Hierin werden jetzt multiplexierte serielle Daten in Betracht gezogen. Wie in den 17A bis 17C gezeigt ist, sind die Phasen der I-Reihendaten und der Q-Reihendaten voneinander verschieden, da die I-Reihendaten I0, I1 ... und die Q-Reihendaten Q0, Q1 ... abwechselnd eingefügt werden. Die Lückenanzahl der Phasen ist der zweifache Zyklus der Datenverteilung.
Wie auf der linken Seite in 18 gezeigt ist, werden deshalb, wenn sich die I-Reihendaten beim Übergang in der Reihenfolge Zustand 1, Zustand 2, Zustand 3 und Zustand 4 befinden, die Q-Reihendaten in der Reihenfolge Zustand 3, Zustand 4, Zustand 1 und Zustand 2 verschoben. Das heißt, die I-Reihendaten gleiten zur gleichen Zeit um zwei Zustände von den Q-Reihendaten in dem Zustand ab.
Hierin wird auf die 12A und 12B aufmerksam gemacht, die den Betrieb der oben erwähnten Ausführungsform zeigen. Wie in diesen Zeichnungen gezeigt worden ist, wird im Zustand 1 und im Zustand 4 der Ausgang aus dem Ausgangsanschluss 1 und dem Ausgangsanschluss 4 erhalten. Zu dieser Zeit sind die Ausgangsanschlüsse OUT2 und OUT3 auf den Nullpegel festgesetzt. Außerdem wird im Zustand 2 und im Zustand 3 der Ausgang aus den Ausgangsanschlüssen 2 und dem Ausgangsanschluss 3 erhalten. Zu dieser Zeit sind der Ausgangsanschluss 1 und der Ausgangsanschluss 4 auf den Nullpegel festgesetzt.
Deshalb werden, wenn sich die Q-Reihendaten im Zustand 3 befinden, wenn sich die I-Reihendaten im Zustand 1 befinden, die I-Reihendaten aus den Ausgangsanschlüssen OUT1 und OUT4 ausgegeben, während die Q-Reihendaten aus den Ausgangsanschlüssen OUT2 und OUT3 ausgegeben werden. Folglich wird es möglich, gleichzeitig Ausgänge aus den Ausgangsanschlüssen OUT1 bis OUT4 zu erhalten.
Auf der Basis eines solchen Prinzips kann in dieser Ausführungsform ein sehr effizienter Filterprozess erreicht werden, da eine Parallelverarbeitung (simultane Verarbeitung) von vier Datenelementen aktiv ist, sodass Daten aus allen vier Ausgangsanschlüssen OUT4 bis OUT4 gleichzeitig ausgegeben werden.
13A und 13B sind Ansichten, die die Grundfunktionen eines Datenverteilers erklären, der verwendet wird, um einen solchen parallelen Prozess zu erreichen.
Da in dieser Ausführungsform, wie oben beschrieben ist, die Übertragungsfrequenz der seriellen Daten das Zweifache der Übertragungsfrequenz in der oben erwähnten Ausführungsform beträgt, ist die Anzahl der Verzögerungsflipflops (Verzögerungselemente) zweifach höher als die Anzahl im Fall der oben erwähnten Ausführungsformen.
Jedoch werden Einreihendaten auch im Datenverteiler gemäß dieser Ausführungsform durch Zeitteilung bei einer Frequenz verteilt, die viermal höher als die Übertragungsfrequenz der Daten ist, wodurch eine 4-fach-Null-Interpolation wie in den oben erwähnten Ausführungsformen erreicht wird. Deshalb ist dieser Datenverteiler in einer solchen Hinsicht mit dem Datenverteiler identisch, auf den in den oben erwähnten Ausführungsformen verwiesen wurde.
Wie in 13A gezeigt ist, verteilt der Datenverteiler (Schalter) 20a während der Zeit, in der die Daten D0 durch die bistabile Kippschaltung 11 gehalten werden, nacheinander Daten auf zwei Kanäle. Folglich werden aus den Ausgangsanschlüssen OUT1 und OUT2 nacheinander die Multiplikationsausgänge h1·D0 und h2·D0 erhalten.
Als Nächstes werden die Daten D0 zur bistabilen Kippschaltung 12 übertragen. Während der Zeit, in der die Daten D0 von der bistabilen Kippschaltung 12 gehalten werden, verteilt der Datenverteiler 20b die Daten D0 nacheinander auf zwei Kanäle. Im Ergebnis werden aus den Ausgangsanschlüssen OUT3 und OUT4 nacheinander die Multiplikationsausgänge h3·D0 und h4·D0 erhalten. Folglich werden die Daten D0 durch Zeitteilung auf die Ausgangsanschlüsse OUT1 bis OUT4 verteilt.
Wie in 13B gezeigt ist, ist das Schieberegister in dieser Ausführungsform in der Mitte gefaltet, wobei die Daten, die durch ein Paar bistabile Kippschaltungen (bistabile Kippschaltungen 11 und 14, bistabile Kippschaltungen 12 und 13) gehalten werden, die sich an der symmetrischen Position befinden, parallel zueinander in die Datenverteiler 25a und 25b eingegeben werden.
Der Datenverteiler 25a verteilt nacheinander Eingangsdaten der beiden Eingangsdaten auf den Anschluss 26a und den Anschluss 26b, und verteilt die anderen Daten nacheinander auf den Anschluss 26b und den Anschluss 26a. Das heißt, diese Vorgänge werden zyklisch wiederholt. Ebenso verteilt der Datenverteiler 25b nacheinander Eingangsdaten der beiden Eingangsdaten auf den Anschluss 27a und den Anschluss 27b, und verteilt die anderen Daten nacheinander auf den Anschluss 27b und den Anschluss 27a. Das heißt, diese Vorgänge werden zyklisch wiederholt.
In 13B werden die Daten Q0 in der bistabilen Kippschaltung 11 gehalten, werden die Daten I0 in der bistabilen Kippschaltung 12 gehalten werden, werden die Daten Q-7 in der bistabilen Kippschaltung 13 gehalten und werden die Daten I-7 in der bistabilen Kippschaltung 14 gehalten. Anschließend wird I-7·h1 aus dem Ausgangsanschluss OUT1 ausgegeben, wird Q0·h2 aus dem Ausgangsanschluss OUT2 ausgegeben, wird Q-7·h3 aus dem Ausgangsanschluss OUT3 ausgegeben und wird I0·h4 aus dem Ausgangsanschluss OUT4 ausgegeben.
Folglich können in dieser Ausführungsform zwei Reihen von Daten durch eine Einreihen-Verarbeitungsschaltung gleichzeitig verarbeitet werden, wobei durch das Verwenden einer in 11 gezeigten Datenverteilungsschaltung gemäß der Erfindung des Weiteren die Verarbeitungsgeschwindigkeit (Arbeitsgeschwindigkeit des Schieberegisters) die gleiche Geschwindigkeit wie die Geschwindigkeit zum Verarbeiten einer Reihe von Daten ist. Die Arbeitsfrequenz des Schieberegisters verringert sich im Vergleich zu dem in 5 gezeigten herkömmlichen Beispiel um eine Hälfte.
Außerdem wird gemäß der Ausführungsform die Anzahl der Schieberegister, Digitalfilter-Koeffizienten, Multiplizierer und Addierer im Vergleich zu einem Fall, in dem jede der beiden Reihen von Daten individuell von zwei Digitalfiltern verarbeitet wird, jeweils ein Viertel (wobei die Interpolationsgeschwindigkeit x, dann 1/x ist). Deshalb kann eine bemerkenswerte Vereinfachung der Schaltung zusammen mit einer Verringerung des Energieverbrauchs erreicht werden.
Die oben erwähnten Merkmale sind die Merkmale eines Digitalfilters gemäß der dritten Ausführungsform.
Nachstehend wird eine Beschreibung einer detaillierten Konfiguration und des Betriebs eines Digitalfilters gemäß dieser Ausführungsform mit Bezug auf 14 bis 18 gegeben.
Das in 14 gezeigte Digitalfilter ist ein 32-Anzapfungen-konfiguriertes 4-fach-Null-Interpolationsfilter, das mit einem Parallel/Seriell-Wandler 6005, der I-Reihendaten D(I) und Q-Reihendaten D(Q) zu Einreihendaten macht, indem er sie multiplexiert; mit einem Schieberegister (einer Verzögerungseinheit) 6100, das aus Verzögerungsflipflops (Verzögerungselementen) 6101 bis 6116 besteht; mit einem mit sechzehn Datenselektoren 6201 bis 6216 ausgestatteten Datenverteiler 6200; mit Digitalfilterkoeffizienten-Speicherschaltungen 6301 bis 6316, in denen die Digitalfilter-Koeffizienten h1 bis h16 gespeichert sind; mit Multiplizierern 6401 bis 6416, mit Addierer 6501 bis 6514; mit einer Datentrennschaltung 6600, durch die Zweireihendaten voneinander getrennt werden; und mit einer Zeitregulierschaltung 6700 versehen ist.
Nachstehend wird eine Beschreibung des Umrisses des Schaltungsbetriebs gegeben.
Serielle Zweireihendaten D(I), D(Q), die mit dem Takt CLK1 von 4,096 MHz synchronisiert sind, werden in die Parallel/Seriell-Wandlerschaltung 6005 eingegeben und darin multiplexiert, wo sie zu Einreihendaten gemacht werden.
Die multiplexierten seriellen Daten werden in das Schieberegister 6100 eingegeben.
Wie gezeigt ist, ist das Schieberegister 6100 in der Hälfte am Verbindungspunkt zwischen dem Verzögerungsflipflop 6108 und dem Verzögerungsflipflop 6109 gefaltet. Anschließend werden die durch ein Paar bistabile Kippschaltungen (Verzögerungselemente) gehaltenen Daten, die sich an den symmetrischen Positionen in Bezug auf den Faltungspunkt befinden, in einen Eingangsanschluss A und einen Eingangsanschluss B eines Satzes von Datenselektoren 6201 und 6202, 6203 und 6204 .... 6215 bzw. 6216 eingegeben.
In 14 werden dem Satz Datenselektoren Bezugszeichen 25a bis 25h gegeben. Außerdem sind die Datenselektoren 6200 bis 6216 den Datenverteilern (Schaltern) 25a und 25b in 13B äquivalent. Die ausführlichen Prozesse der Datenverteilung werden später beschrieben.
Die Multiplizierer 6301 bis 6316 multiplizieren die aus den entsprechenden Y-Ausgangsanschlüssen der Datenselektoren 6201 bis 6216 ausgegebenen Daten mit den Digitalfilter-Koeffizienten h1 bis h16.
Eine Gruppe von Addierern 6501 bis 6513 führt die Addition der Daten der entsprechenden Reihen aus und erhält die Unabhängigkeit (Geradlinigkeit der I-Daten und Q-Daten) der beiden Reihen von Daten D(I), D(Q) aufrecht.
Das heißt, wenn an den vier Ausgangsanschlüssen OUT1 bis OUT4 eines Datenverteilers eine Reihe von Daten (beispielsweise D(I)) aus den Ausgangsanschlüssen OUT1 und OUT4 ausgegeben wird, wird die andere Reihe von Daten (beispielsweise D(Q)) aus den Ausgangsanschlüssen OUT2 und OUT3 ausgegeben, wie in 13b gezeigt ist. Diese Prozesse werden zyklisch wiederholt. Deshalb werden, wenn die aus den Ausgangsanschlüssen OUT1 und OUT4 erhaltenen Daten einander addiert werden und die aus den Ausgangsanschlüssen OUT2 und OUT3 erhaltenen Daten einander addiert werden, nie zwei Reihen von Daten miteinander gemischt.
Unter diesem Gesichtspunkt werden in der in 14 gezeigten Digitalfilterschaltung sechzehn Multiplizierer 6401 bis 6416 unterschieden, die vier-mal-vier-gruppiert sind. Es wird angenommen, dass ein Satz von vier Multiplizierern den oben erwähnten Ausgangsanschlüssen OUT1 bis OUT4 entspricht. Die Verbindung einer Gruppe von Multiplizierern 6301 bis 6316 und einer Gruppe von Addierern 6501 bis 6514 sowie die Verbindung einer Gruppe von Addierern miteinander werden bestimmt, sodass die Datenaddition in dem oben erwähnten Format ausgeführt werden kann.
Die aus den Addierern 6513 und 6514 ausgegebenen Daten werden in die Datentrennschaltung 6600 eingegeben. Die Datentrennschaltung 6600 besteht aus zwei Datenselektoren 6611 und 6612, die parallel arbeiten.
Die entsprechenden Datenselektoren sind Datenselektoren von zwei Eingängen, die abwechselnd schalten, um zu bestimmen, ob die Daten des Eingangsendes A oder die Daten des Eingangsendes B synchron zur Flanke des Takts CLK3 (4,096 MHz) ausgewählt werden. Dadurch werden von dem Datenselektor 6611 Q-Reihendaten D(Q) erhalten, während von dem Datenselektor 6612 I-Reihendaten D(I) erhalten werden.
Die I-Reihendaten D(I) werden in die Zeitregulierschaltung 6700 eingegeben. Die Zeitregulierschaltung 6700 besteht aus zwei Verzögerungsflipflops 6711 und 6712. Wie in den 17A bis 17C klar gemacht worden ist, ist die Phase der I-Reihendaten D (I) weiter als die Phase der Q-Reihendaten D(Q) fortgeschritten und die I-Reihendaten (DI) werden früher ausgegeben. Deshalb wird die Ausgangs-Zeitsteuerung beider Daten durch das Verzögern der I-Reihendaten synchronisiert. Die Q-Reihendaten werden aus dem Ausgangsanschluss 6801 ausgegeben und die I-Reihendaten werden aus dem Ausgangsanschluss 6802 ausgegeben.
Als Nächstes wird eine Beschreibung eines detaillierten Prozesses der Datenverteilung in dem Datenverteiler 6200 gegeben.
15 ist ein Schaltplan, in dem ein Teil der in 14 gezeigten Digitalfilterschaltung aufgenommen und dargestellt ist.
Außerdem ist jede der 16A bis 16D eine Ansicht, die den Datenkanal zeigt, der jedem der vier Zustände in der in 15 gezeigten Schaltung entspricht. In diesen Zeichnungen sind die Datenkanäle durch dicke Pfeilmarkierungen gezeigt.
Außerdem schalten die vier Datenselektoren 6201 bis 6204 abwechselnd das Eingangsende A oder das Eingangsende B in Bezug darauf, ob Daten der Daten am Eingangsende A oder der Daten am Eingangsende B synchron zur Flanke des Takts CLK2 ausgewählt werden sollen.
In 16A und 16B werden die Daten I0 in der bistabilen Kippschaltung 6101 gehalten, wobei die Daten Q-1 in der bistabilen Kippschaltung 6102 gehalten werden, die Daten 1-7 in der bistabilen Kippschaltung 6115 gehalten werden, und die Daten Q-8 in der bistabilen Kippschaltung 6116 gehalten werden.
In der in 16A gezeigten Schaltung werden die Daten I0 bzw. 1-7 aus den Selektoren 6201 und dem Selektor 6204 ausgegeben, während die Daten Q-1 und Q-8 aus dem Selektor 6202 bzw. aus dem Selektor 6203 ausgegeben werden.
In der in 16B gezeigten Schaltung werden Daten I0 bzw. I-7 aus dem Selektor 6202 und Selektor 6203 ausgegeben und die Daten Q-1 und Q-8 werden aus dem Selektor 6204 bzw. aus dem Selektor 6201 ausgegeben.
In 16C und 16D werden die durch das Schieberegister gehaltenen Daten ein Bit nach rechts verschoben. Folglich werden die Daten Q0 in der bistabilen Kippschaltung 6101 gehalten, werden die Daten I0 in der bistabilen Kippschaltung 6102 gehalten, werden die Daten Q-7 in der bistabilen Kippschaltung 6115 gehalten und werden die Daten I-7 in der bistabilen Kippschaltung 6116 gehalten.
Anschließend werden in der in 16C gezeigten Schaltung die Daten Q0 und Q-7 aus dem Selektor 6201 bzw. aus dem Selektor 6204 ausgegeben und die Daten I0 und I-7 werden aus dem Selektor 6203 bzw. aus dem Selektor 6202 ausgegeben.
In der in 16D gezeigten Schaltung werden die Daten Q0 und Q-7 aus dem Selektor 6202 bzw. aus dem Selektor 6203 ausgegeben und die Daten I0 und I-7 werden aus dem Selektor 6204 bzw. aus dem Selektor 6201 ausgegeben.
Durch eine Reihe von Prozessen, die in den 16A bis 16D gezeigt sind, werden die Daten I0 durch Zeitteilung in der Richtung vom Selektor 6201 zum Selektor 6204 verteilt und die Daten I-7 werden durch Zeitteilung in der Richtung vom Selektor 6204 zum Selektor 6201 verteilt. Außerdem werden die Daten I-7 über den Selektor 6202 und den Selektor 6201 ausgegeben und erreichen dadurch eine Parallelverarbeitung (einen simultanen Verteilungsprozess) der vier Daten.
Die 17A bis 17C zeigen die Ausgangsdaten der bistabilen Kippschaltung 6101 (der ersten Stufe der bistabilen Kippschaltung im Schieberegister) und die chronologische Änderung der entsprechenden Ausgangsdaten der Selektoren 6201 bis 6204 in der in 14 gezeigten Digitalfilterschaltung.
Wie in 17A klar gemacht worden ist, werden die Daten immer von den vier Selektoren 6101 bis 6204 ausgegeben.
17B zeigt die chronologische Änderung die I-Reihendaten und 17C zeigt die chronologische Änderung der Q-Reihendaten. Die Phase der Übertragung (Verteilung) der I-Reihendaten gleitet von Phase der Übertragung der Q-Reihendaten ab. Das heißt, wenn sich die I-Reihendaten in der Reihenfolge Zustand 1, Zustand 2, Zustand 3 und Zustand 4 ändern, ändern sich die Q-Reihendaten in der Reihenfolge Zustand 3, Zustand 4, Zustand 1 und Zustand 2. Durch das Nutzen dieser Phasenverschiebung wird es möglich, eine simultane Verarbeitung der vier Daten auszuführen, wie in 17A gezeigt ist.
18 ist eine Ansicht, die ein Beispiel für Kombinationen von Daten zeigt, die parallel aus den vier Ausgangsanschlüssen OUT1 bis OUT4 in der in 15 gezeigten Schaltung ausgegeben werden. Wenn sich die I-Reihendaten in der Reihenfolge Zustand 1, Zustand 2, Zustand 3 und Zustand 4 ändern, ändern sich die Q-Reihendaten in der Reihenfolge Zustand 3, Zustand 4, Zustand 1 und Zustand 2, wobei die beiden Zustände jederzeit gleichzeitig bestehen. Folglich wird möglich, ein Multiplikationsverfahren parallel auszuführen, bei dem ein Paar I-Daten und ein Paar Q-Daten mit einem vorgegebenen Digitalfilter-Koeffizienten multipliziert werden.
In der in 14 gezeigten Digitalfilterschaltung, verringert sich die Anzahl der Schieberegister, der verwendeten Digitalfilter-Koeffizienten, der Multiplizieren und der Addierer im Vergleich zu einem Fall, in dem zwei herkömmliche Schaltungen parallel betrieben werden, auf ein Viertel (auf 1/X, wenn das Interpolationsverhältnis der Daten x ist), da Zweireihendaten gleichzeitig in einer Einreihen-Signalverarbeitungsschaltung verarbeitet werden und da außerdem ein Rückfaltungsmechanismus des Schieberegisters verwendet wird.
Es ist außerdem möglich, die Arbeitsfrequenz der Schieberegister auf die Hälfte (auf 2/X, wenn das Dateninterpolationsverhältnis x ist) des herkömmlichen Falls zu verringern. Deshalb kann die Schaltungskonfiguration beachtlich vereinfacht werden und der Energieverbrauch kann weiter verringert werden. In einem Fall, in dem das Digitalfilter aus integrierten Schaltungen hergestellt ist, kann ihre Belegungsfläche auf dem Chip beachtlich verringert werden und der Energieverbrauch der integrierten Schaltungen kann beachtlich verringert werden.
(Vierte Ausführungsform)
19 ist ein Blockschaltplan, der eine Konfiguration eines Digitalfilters gemäß einer fünften Ausführungsform zeigt. Eine Schaltung gemäß dieser Ausführungsform ist fast die gleiche Schaltung wie die in 14 gezeigte Schaltung.
Obwohl in 14 den I-Reihenausgangsdaten, auf Grund dessen, dass sie ständig durch die Zeitregulierschaltung 6700 gehen, wodurch die Auslegung so ist, dass sowohl die I-Reihen- als auch die Q-Reihendaten gleichzeitig ausgegeben werden, bestimmte Verzögerungen gegeben werden, ist diese Ausführungsform jedoch so, dass wahlweise gewählt werden kann, ob die Daten durch die Zeitregulierschaltung 6700 gehen oder nicht.
Das heißt, die in 19 gezeigte Schaltung ist so konstruiert, dass ein Datenselektor 6901 bei der Endausgangsstufe der I-Reihendaten vorgesehen ist, wobei der Ausgangsbetrieb des Datenselektors 6901 durch ein Steuersignal CN gesteuert wird, das von einer Leitdatenstation 6702 bereitgestellt wird.
Das heißt, die I-Reihendaten, die nicht durch die Zeitregulierschaltung 6700 gehen, und die I-Reihendaten, die durch die Zeitregulierschaltung gegangen sind, werden in zwei Eingangsenden A bzw. B des Datenselektors 6901 eingegeben, wobei beispielsweise, wenn das Steuersignal CN auf dem HOCH-Pegel (H-Pegel) ist, der Eingang des Endes A ausgewählt wird, und wenn das CN auf dem TIEF-Pegel (T-Pegel) ist, der Eingang des Endes B ausgewählt wird.
Im Fall der Betriebsart, bei der der Eingang des Anschlusses A des Datenselektors 6901 ausgewählt wird, ist die Phase der I-Reihendaten äquivalent zur Hälfte des Zeitschlitzes weiter als die Phase der Q-Reihendaten fortgeschritten, da die I-Reihendaten ohne eine Verzögerung, die sich aus der Zeitregulierschaltung 6700 ergibt, ausgegeben werden.
Wenn in diesem Fall ein Satz von allen I-Reihen- und Q-Reihendaten (allen Kanaldaten) einem Zeichen, dass durch das Verwenden der QPSK-Modulation (Quadratur-Phasenumtastungs-Modulation) zu einen anderen Zeichen übertragen werden soll, datenäquivalent ist, werden die I-Reihendaten (I-Kanaldaten) äquivalent zur Hälfte des Schlitzes verschoben und die OQPSK (Offset-Quadratur-Phasenumtastung) wird erreicht.
Deshalb dient das Steuersignal CN zum Schalten der Betriebsart des Datenselektors 6901 als Signal zur Umschaltung der Betriebsarten QPSK/OQPSK.
Wie oben beschrieben ist, kann mit dieser Ausführungsform eine solche Digitalfilterschaltung erreicht werden, durch die beide Zweireihendaten gleichzeitig verarbeitet werden, wobei die Phasen der entsprechenden Reihendaten verschoben werden können.
Dadurch ist es möglich, leicht auszuwählen, ob QPSK oder OQPSK als Datenmodulationssystem verwendet wird.
(Fünfte Ausführungsform)
20 ist ein Blockschaltplan, der eine Konfiguration einer Digitalfilterschaltung gemäß der fünften Ausführungsform zeigt.
Die Grundkonfiguration einer Schaltung gemäß dieser Ausführungsform ist die gleiche Grundkonfiguration wie die in 14 gezeigte Schaltung. Obwohl die Digitalfilter-Koeffizienten (Multiplikationskoeffizienten) gemeinsam für alle I- und Q-Reihendaten in der in 14 gezeigten Schaltung verwendet werden, werden jedoch zwei Arten von Digitalfilter-Koeffizienten bereitgestellt, damit sie der entsprechenden Reihe von Daten entsprechen. Es gibt einen Unterschied bei diesem Punkt.
Da es in dieser Ausführungsform möglich ist, unabhängig Digitalfilter-Koeffizienten in der entsprechenden Reihe von Daten bereitzustellen, kann eine solche Wirkung erhalten werden, durch die der Freiheitsgrad beim Gestalten der Schaltungen erweitert werden kann.
In 20 ist ein Koeffizienten-Speicherabschnitt 8300 mit den Koeffizienten-Speicherabschnitten 8301 bis 8316, die sechzehn Koeffizienten hi1 bis hi16 speichern, mit denen die I-Reihendaten multipliziert werden; und mit sechzehn Koeffizienten hq1 bis hq16, mit denen die Q-Reihendaten multipliziert werden; und mit sechzehn Koeffizientenselektoren 8321 bis 8336 vorgesehen.
Jeder der Koeffizientenselektoren 8321 bis 8336 wählt Koeffizienten hi1 bis hi16 für die I-Reihendaten aus, wenn die I-Reihendaten aus dem Datenverteiler ausgegeben werden, und wählt Koeffizienten hq1 bis hq16 für die Q-Reihendaten aus, wenn die Q-Reihendaten daraus ausgegeben werden. Nachstehend wird eine ausführliche Beschreibung gegeben.
In der in 18 gezeigten Schaltung wird beispielsweise auf OUT1 unter den vier Ausgangsanschlüssen OUT1 bis OUT4 des Datenverteilers aufmerksam gemacht. D(I), D(Q), D(Q) und D(I) werden gemäß dem Vergehen der Zeit nacheinander aus dem Ausgangsanschluss OUT1 ausgegeben, wobei angenommen wird, dass die I-Reihendaten D(I) sind und die Q-Reihendaten D(Q) sind.
In der in 20 gezeigten Schaltung entspricht der Ausgangsanschluss des Selektors 6201, der den Datenverteiler bildet, dem Ausgangsanschluss OUT1. Deshalb ist es notwendig, dass der Koeffizientenselektor 8321 einen Koeffizienten in der Reihenfolge eines Koeffizienten am Eingangsende A, eines Koeffizienten am Eingangsende B, eines Koeffizienten am Eingangsende B und eines Koeffizient am Eingangsende A auswählt.
Auch was den Ausgangsanschluss OUT2 in 18 betrifft, ändern sich die Ausgangsdaten in der Reihenfolge D(Q) D(I), D(I) und D(Q) in dieser Anordnung gemäß dem Vergehen der Zeit. In der in 20 gezeigten Schaltung entspricht der Ausgangsanschluss des Datenselektors 6202, der den Datenverteiler bildet, dem Ausgangsanschluss OUT2. Deshalb ist es notwendig, dass der Koeffizientenselektor 8322 einen Koeffizienten in der Reihenfolge eines Koeffizienten am Eingangsende A, eines Koeffizienten am Eingangsende B, eines Koeffizienten am Eingangsende B und eines Koeffizienten am Eingangsende A auswählt. Das heißt, die Reihenfolge der durch den Koeffizientenselektor 8322 ausgewählten Eingangsenden ist die Gleiche wie die des Koeffizientenselektors 8321.
Die anderen Koeffizientenselektoren 6203 bis 6216 in der in 20 gezeigten Schaltung wählen einen Koeffizienten in der Reihenfolge eines Koeffizienten am Eingangsende A, eines Koeffizienten am Eingangsende B, eines Koeffizienten am Eingangsende B und eines Koeffizienten am Eingangsende A wie in der obigen Reihenfolge aus. Diese Auswahlvorgänge werden zyklisch wiederholt.
Eine solche Auswahl (Umschaltung der Koeffizienten) der Koeffizienten in den Koeffizientenselektoren 8321 bis 8336, wie oben beschrieben ist, wird synchron zu der Flanke des Schalttakts FK ausgeführt, der vom Anschluss 8320 bereitgestellt wird.
Da in der Schaltung der Ausführungsform zwei Arten von Digitalfilter-Koeffizienten geschaltet und für die entsprechende Reihe der Daten verwendet werden, kann der Freiheitsgrad eines Filterprozesses folglich erhöht werden.
Außerdem sind die Koeffizienten-Halteschaltungen 8301 bis 8316, welche die Digitalfilter-Koeffizienten hi1 bis hi16 und hq1 bis hq16 halten, aus Schreib-Lese-Speichern (RAMs) zusammengesetzt, wobei es möglich ist, Koeffizienten gelegentlich zu erneuern.
In diesem Fall ist es möglich, die Verstärkung des Digitalfilters in Bezug auf die entsprechende Reihe von Daten individuell zu ändern. Dieser Punkt wird später mit Bezug auf 24 beschrieben.
(Sechste Ausführungsform)
21 ist ein Blockschaltplan einer Digitalfilterschaltung gemäß einer sechsten Ausführungsform.
Die Grundkonfiguration der in 21 gezeigten Schaltung ist mit der in 14 gezeigten Schaltung identisch.
Jedoch ist die Schaltung gemäß dieser Ausführungsform so zusammensetzt, dass die Arbeitsgeschwindigkeit der Schieberegister usw. durch das Verwenden eines Taktfrequenzänderers 9003 hinreichend geändert werden kann, wodurch die Arbeitsgeschwindigkeit des Digitalfilters leicht an die Arbeitsgeschwindigkeit der peripheren Schaltungen angepasst wird, während es andererseits auch möglich ist, die interne Verarbeitungsgeschwindigkeit der Digitalfilterschaltung unabhängig von dem Betrieb der peripheren Schaltungen frei festzusetzen.
Der Taktfrequenzänderer 9003 ist mit einem Taktselektor 9008 zum Auswählen eines Takts aus einer Vielzahl von Takten CLK1 bis CLK3, wobei deren Frequenzen voneinander verschieden sind; und mit zwei mal zwei Frequenzteilern 9009 und 9010 versehen. Der Taktselektor 9008 wählt irgendeinen der Takte CLK1 bis CLK3 gemäß dem Pegel des in die Leitdatenstation 9007 eingegebenen Steuersignals CP aus. Deshalb kann das Digitalfilter durch das hinreichende Festsetzen des Pegels des Steuersignals CP mit einer gewünschten Frequenz betrieben werden.
Außerdem werden in 21 die Betriebstakte der Zeitregulierschaltung 6700 von einem unabhängigen Anschluss 9701 bereitgestellt. Deshalb kann die Datenausgangs-Zeitsteuerung durch das Auswählen der Frequenz und der Phase der von dem Anschluss 9701 bereitgestellten Takte unabhängig von der Verarbeitungsgeschwindigkeit in dem Digitalfilter reguliert werden.
Das heißt, die Zeitregulierschaltung 6700 dient als eine Ausgangsschnittstellenschaltung, die auch den Zeitablauf der Übertragung von Daten an andere Schaltungen reguliert. Deshalb wird es im Fall der Übertragung der OQPSK-Modulationsdaten an andere Schaltungen möglich, den Zeitablauf fein zu regulieren.
(Siebente Ausführungsform)
22 zeigt dem Umriss der Konfiguration eines Senders, bei dem ein Digitalfilter (14), das in Bezug auf die oben erwähnte dritte Ausführungsform beschrieben ist, verwendet wird.
Der in 22 gezeigte Sender ist ein Sender zur mobilen Übertragung, bei dem beispielsweise die QPSK (oder die OQPSK) als Modulationssystem verwendet wird. In diesem Sender wird das Digitalfilter verwendet, um das Frequenzband der Übertragungsdaten vor der Digital-Analog-Wandlung zu begrenzen.
Der in 22 gezeigte Sender weist ein Bandbegrenzungsfilter (Digitalfilter) 500, Digital-Analog-Wandler 506 und 507, Nachfilter 508 und 509, einen Orthogonal-Modulator 510, einen Übertragungsverstärker 520 und eine Antenne 521 auf.
Der Orthogonal-Modulator 510 ist mit einer Kosinuswellen-Erzeugungsschaltung 511; mit einer Verzögerungseinheit 512, um den Kosinuswellen eine 90°-Phasenverzögerung zu geben; mit Multiplizierern 513 und 514; und mit einem Signalsynthesizer 515 versehen. Wie oben beschrieben ist, ist das Bandbegrenzungsfilter (Digitalfilter) 500 ein Filter, das in 14 erwähnt ist, das schon in der oben erwähnten dritten Ausführungsform beschrieben worden ist.
Die gleichphasigen Komponentendaten D(I) und die Quadraturkomponentedaten D(Q) der QPSK-Modulationsdaten werden in die Bandbegrenzungsfilter 501 bzw. 502 eingegeben. Außerdem werden der Takt CLK1 (4,096 MHz), der Takt CLK2 (8,192 MHz) bzw. der Takt CLK4 (16,384 MHz) von den Anschlüssen 503 bis 505 bereitgestellt.
Die Übertragungsdaten der entsprechenden Kanäle I und Q, die durch das Digitalfilter 500 gegangen sind, werden durch die Digital-Analog-Wandler 506 und 507 jeweils zu analogen Signalen gewandelt, und werden in den Orthogonal-Modulator 510 eingegeben und gehen durch die Nachfilter 508 und 509.
Im Orthogonalwandler 510 werden die Daten der entsprechenden Kanäle I und Q mit Sinuswellen und Kosinuswellen multipliziert und bewirken dadurch, dass die Signale von jedem Kanal synthetisiert werden, wobei QPSK-modulierte Übertragungssignale erhalten werden können. Die Übertragungssignale werden, nachdem sie durch den Verstärker 520 in der Endstufe verstärkt werden, über die Antenne 521 an einen anderen Teilnehmer gesendet.
Wie oben beschrieben ist, kann das Digitalfilter 500 gleichzeitig zwei Reihen von Daten durch Einreihen der Signalverarbeitungsschaltung verarbeiten, wobei es außerdem eine Rückfaltungskonfiguration von Schieberegistern verwendet. Im Ergebnis können die Anzahl der Stufen der Schieberegister, die Anzahl der verwendeten Digitalfilter-Koeffizienten und die Anzahl der Multiplizierer und Addierer im Vergleich zu einem Fall, in dem zwei herkömmliche Schaltungen parallel betrieben werden, auf ein Viertel (auf 1/x, wenn das Dateninterpolationsverhältnis auf x gebracht wird) verringert werden, wobei die Arbeitsfrequenz der Schieberegister auf die Hälfte (auf 2/x, wenn das Dateninterpolationsverhältnis auf x gebracht wird) der Arbeitsfrequenz des herkömmlichen Falls verringert werden kann.
Da die Schaltungen beachtlich vereinfacht werden können und da auch ein niedrigerer Energieverbrauch erreicht werden kann, tragen diese Wirkungen deshalb direkt zu einer Verkleinerung der Sender und zu einer Senkung des Energieverbrauchs bei. Deshalb kann eine Kommunikationsvorrichtung zur mobilen Übertragung erreicht werden, die ein leichtes Gewicht aufweist, klein dimensioniert ist und eine längere Lebensdauer sicherstellt.
(Achte Ausführungsform)
In einem in 23 gezeigten Sender ist durch das Verwenden eines in 19 gezeigten Digitalfilters, das in der oben erwähnten vierten Ausführungsform beschrieben worden ist, ein Bandbegrenzungsfilter 600 konstruiert. All die anderen Komponenten sind mit jenen Komponenten eines Senders gemäß der siebenten Ausführungsform identisch.
In einem Sender gemäß dieser Ausführungsform ist es durch das Eingeben eines Steuersignals CN (eines QPSK/OQPSK-Schaltsignals) von einer Leitdatenstation 600 möglich, die Ausgangs-Zeitsteuerung der gleichphasigen Komponentendaten D(I) und der Quadraturkomponentedaten D(Q) des QPSK-Modulationssignals zu regulieren.
Das heißt, der Digitalfilterschaltung 600 wird selbst ein Merkmal zum Auswählen gegeben, ob den Daten jedes Kanals von I und Q eine Phasendifferenz gegeben wird oder nicht. Deshalb ist es möglich, frei auszuwählen, ob die QPSK-Modulation oder die OQPSK-Modulation als Modulationssystem verwendet wird.
Dadurch kann eine hohe Leistung zusammen mit einer Verkleinerung und einer Senkung des Energieverbrauchs der Kommunikationsvorrichtung erreicht werden.
(Neunte Ausführungsform)
24 ist ein Blockschaltplan eines Senders gemäß der neunten Ausführungsform.
Ein Sender gemäß dieser Ausführungsform verwendet ein mit Bezug auf 20 beschriebenes Digitalfilter, das in der oben erwähnten fünften Ausführungsform beschrieben worden ist, und verwendet gleichzeitig eine Konfiguration, in welcher die Digitalfilter-Koeffizienten jedes Kanals von I und Q während der Übertragung in Echtzeit erneuert werden. Deshalb ist es möglich, eine Differenz der Übertragungsverstärkung der Übertragungssignale in jedem Kanal von I und Q zu verringern.
Wie oben beschrieben ist, kann das mit Bezug auf 20 beschriebene Digitalfilter Digitalfilter-Koeffizienten hi1 bis hi16 und hq1 bis hq16 für alle Daten in jedem Kanal von I und Q bereitstellen.
In dieser Ausführungsform werden die Digitalfilter-Koeffizienten hi1 bis hi16 und hq1 bis hq16 jedes Kanals in einem RAM 706 gehalten, wobei die entsprechenden gehaltenen Koeffizienten durch das Verwenden einer Schreibschaltung 724 gelegentlich neu geschrieben werden.
Das heißt, der Verstärkungsdifferenz-Detektor 722 erfasst eine Differenz der Verstärkung (der Amplitude) der Übertragungssignale jedes Kanals von I und Q und gibt Signale (Verstärkungsdifferenzsignale) aus, die der Differenz davon entsprechen. Eine Koeffizientenberechnungsschaltung 723 erhält das Verstärkungsdifferenzsignal, berechnet den Wert eines Digitalfilter-Koeffizienten, der notwendig ist, um die Verstärkungsdifferenz zu verringern, und sendet ihn an die Schreibschaltung 724.
Die Schreibschaltung 724 schreibt den Digitalfilter-Koeffizienten des berechneten Werts in das in der Digitalfilterschaltung 700 vorgesehene RAM 706, wobei der Digitalfilter-Koeffizient erneuert wird.
Dadurch kann sich die Verstärkung eines Kanals zum Verarbeiten der Daten jedes Kanals von I und Q in der Digitalfilterschaltung 700 ändern und die Verstärkungsdifferenz der Übertragungssignale jedes Kanals kann kompensiert werden.
Folglich wird in dem in 24 gezeigten Sender eine Gegenkopplungsschleife gebildet, die aus einem Digitalfilter 700, Digital-Analog-Wandlern 506 und 507, Nachfiltern 508 und 509, einem Orthogonal-Modulator 510, einem Verstärkungsdifferenz-Detektor 722, einer Koeffizientenberechnungsschaltung 723 und einer Schreibschaltung 724 besteht. Die Digitalfilterschaltung 700 dient dazu, die Verstärkung des Gegenkopplungskanals zu regulieren.
Wie in den herkömmlichen Beispielen sind in der Konstruktion, in der eine Digitalfilterschaltung in jedem Kanal von I und Q vorgesehen ist, die Eigenschaften der entsprechenden Digitalfilter voneinander verschieden, was dazu führt, dass die Schaltungskonfiguration kompliziert gemacht wird. Deshalb ist es schwierig, eine solche negative Rückkehrsteuerung auszuführen.
Das heißt, da ein bei dieser Ausführungsform verwendetes Digitalfilter 700 zwei Kanäle von Daten gleichzeitig multiplexieren und verarbeiten kann, und da ferner für alle Daten der entsprechenden Kanäle ein Digitalfilter-Koeffizient bereitgestellt werden kann, ist es möglich, eine solche negative Rückkehrsteuerung auszuführen, durch die die Übertragungsverstärkung bezüglich der Übertragungsdaten in jedem Kanal von I und Q äquivalent gemacht werden kann.
Dadurch kann zusätzlich zu einer Verkleinerung einer Kommunikationsvorrichtung und einer Senkung des Energieverbrauchs die Übertragungsqualität verbessert werden.
(Zehnte Ausführungsform)
25 ist ein Blockschaltplan eines Senders gemäß der zehnten Ausführungsform.
In einem in 25 gezeigten Sender sind ein Frequenzteiler und 1/2-Frequenzteiler 805 und 806 vorgesehen, um eine Vielzahl von Takten zu erzeugen, deren Frequenzen voneinander verschieden sind. Ein Bezugstakt CKA von 32,768 MHz wird in einen Takteingangsanschluss 804 eingegeben, wobei die 1/2-Frequenzteiler 805 und 806 den Bezugstakt CKA dividieren und einen Takt mit einer vorgegebenen Frequenz erzeugen, der der Digitalfilterschaltung 800 bereitgestellt wird.
Die Digitalfilterschaltung 800 ist ein Filter (ein Filter, auf das in 21 verwiesen wird), das ein Merkmal zum Auswählen der Frequenz eines verwendeten Takts aufweist, und wählt unter einer Vielzahl von eingegebenen Takten einen optimalen Takt aus, wobei ein Digitalfilterprozess ausgeführt wird.
In einem Sender gemäß der Ausführungsform wird die Arbeitsgeschwindigkeit eines Digitalfilters an die Arbeitsgeschwindigkeit der peripheren Schaltungen angepasst. Andererseits ist es auch möglich, die Verarbeitungsgeschwindigkeit in den Digitalfilterschaltungen unabhängig vom Betrieb der peripheren Schaltungen leicht und frei festzusetzen.
Die obige Beschreibung ist von Ausführungsformen der Erfindung gegeben worden. Die Erfindung ist jedoch nicht auf diese Ausführungsformen beschränkt, wobei verschiedene Modifikationen und Änderungen möglich sind, soweit sie keine Abweichung vom Umfang der Erfindung darstellen, wie sie durch die folgenden Ansprüchen definiert ist. Obwohl beispielsweise in den oben erwähnten Ausführungsformen ein Digitalfilter mit einer Vierfachinterpolation (Interpolationsverhältnis x = 4) verwendet wird, ist die Erfindung auch auf ein Digitalfilter mit einer 4n-fach-Interpolation anwendbar (n ist eine natürliche Zahl größer als 2).
Außerdem kann ein Digitalfilter gemäß der Erfindung zusätzlich zu einem Bandbegrenzungsfilter eines Senders beispielsweise für Filter zum Verarbeiten von Fernsehbildsignalen allgemein verwendet werden.
Diese Patentanmeldung basiert auf der japanischen Patentanmeldung Nr. HEI9-365287, die am 20. Dez. 1997 eingereicht wurde, und auf der japanischer Patentanmeldung Nr. HEI10-345766, die am 4. Dez. 1998 eingereicht wurde.

Claims

X-fach-Interpolations-FIR-Digitalfilter mit einem Interpolationsverhältnis von x, wobei x eine ganze Zahl von 4 oder größer ist, das umfasst: eine Datenhalteeinheit (10), die Eingangsdaten vorübergehend hält und die eine Verzögerungseinheit (4100) aus n Stufen umfasst, wobei n eine ganze Zahl von 2 oder größer ist, und in die serielle Daten eingegeben werden; n Datenverteiler (20), die die gehaltenen Eingangsdaten verteilen, wobei die n Datenverteiler (20) so eingerichtet sind, dass sie die gehaltenen Eingangsdaten aus der Datenhalteeinheit (10) innerhalb eines Zeitraums verteilen, in dem die Datenhalteeinheit (10) diese Eingangsdaten hält, und dadurch gekennzeichnet, dass: die n Datenverteiler (20) so eingerichtet sind, dass sie die gehaltenen Eingangsdaten auf x verschiedene Signalkanäle durch Zeitteilung bei einer Frequenz verteilen, die das x-fache der Arbeitsfrequenz der Verzögerungseinheit (4100) beträgt, und dass es des Weiteren umfasst: eine Berechnungsschaltung, die n·x Multiplizierer (4400) umfasst, die jedes Datenelement, das auf jeden der x verschiedenen Signalkanäle der n Datenverteiler verteilt wird, mit digitalen Koeffizienten multiplizieren, und die eine vorgegebene Berechnung für jeden der x verschiedenen Datenkanäle ausführt.
Filter nach Anspruch 1, wobei die Berechnungseinheit des Weiteren x Gruppen von Addierern (4500) umfasst, die von den durch die n·x Multiplizierer (4400) ausgegebenen Daten n Datenelemente addiert, die parallel zur gleichen Zeit ausgegeben werden.
Filter nach Anspruch 2, wobei das Filter ein Null-Auffüllungs-Digitalfilter ist, das intern Null-Auffüllungsdaten in eingegebene digitale Signale auffüllt.
X-fach-Interpolations-FIR-Digitalfilter mit einem Interpolationsverhältnis von x, wobei x eine gerade ganze Zahl von 4 oder größer ist, und Digitalfilter-Koeffizienten, die so ausgeführt sind, dass sie gleichmäßig geordnet sind und symmetrische Koeffizientenwerte in Bezug auf die Mittenanzapfung einer Kette von Verzögerungselementen haben, wobei das Filter umfasst: eine Verzögerungseinheit (5100), die die Kette von Verzögerungselementen enthält, die n Verzögerungselemente aufweist, wobei n eine gerade Zahl von 2 oder größer ist, und in die serielle Daten eingegeben werden; n/2 Datenverteiler (5211–5214); eine Koeffizienten-Halteschaltung (5300), die die Koeffizientenwerte des FIR-Digitalfilters hält; und n·(x/2) Multiplizierer (5401–5416), die alle der von den Datenverteilern ausgegebenen Daten mit einem der Digitalfilter-Koeffizienten multiplizieren, die ihnen entsprechen, wobei alle zwei Datenelemente, die parallel von einem Paar Verzögerungselemente ausgegeben werden, die sich an symmetrischen Positionen in Bezug auf den Verbindungspunkt zwischen dem (n/2)-ten Verzögerungselement und dem (n/2 + 1)-ten Verzögerungselement befinden, der die Mittenanzapfung der Kette von Verzögerungselementen darstellt, in den gleichen Datenverteiler eingegeben werden, und jeder der Datenverteiler die entsprechenden Eingangsdaten durch Zeitteilung bei einer Frequenz, die das x-fache der Arbeitsfrequenz der Verzögerungseinheit beträgt, an x Ausgangsanschlüsse ausgibt; und jeder der Koeffizientenwerte in der Koeffizienten-Halteschaltung einem Verzögerungselement einer ersten Gruppen von Verzögerungselementen, die durch das erste bis (n/2)-te Verzögerungselement gebildet wird, sowie einem Verzögerungs element einer zweiten Gruppe von Verzögerungselementen, die durch das (n/2 + 1)-te bis n-te Verzögerungselement in der Verzögerungseinheit (5100) gebildet wird, entspricht und wobei jedes Verzögerungselement der zweiten Gruppe von Verzögerungselementen sich in Bezug auf die Mittenanzapfung der Kette von Verzögerungselementen an einer symmetrischen Position eines entsprechenden Verzögerungselementes der ersten Gruppe von Verzögerungselementen befindet.
Filter nach Anspruch 4, das des Weiteren umfasst: x/2 Gruppen von Addierern (5501–5514), die jedes von n Datenelementen parallel addieren, wobei jedes der n Datenelemente jeweils von den n/2 Datenverteilern ausgegeben wird, wobei die Anzahl von Multiplizierern (5401–5416) n·(x/2) beträgt; und ein Datenelement, das in den Datenverteiler (5211) eingegeben wird, durch Zeitteilung über den ersten Ausgangsanschluss (Y1) nacheinander in Richtung des x-ten Ausgangsanschlusses (Y4) ausgegeben wird und das andere Element von Eingangsdaten nacheinander über den x-ten Ausgangsanschluss (Y4) in Richtung des ersten Ausgangsanschlusses (Y1) ausgegeben wird.
X-fach-Interpolations-FIR-Digitalfilter mit Digitalfilter-Koeffizienten, die so ausgeführt sind, dass sie gleichmäßig geordnet sind und symmetrische Werte für Koeffizienten in Bezug auf die Mittenanzapfung einer Kette von Verzögerungselementen haben, wobei dass FIR-Digitalfilter ein Interpolationsverhältnis von x hat und x eine gerade positive ganze Zahl von 4 oder mehr ist, und es k Anzapfungen hat und umfasst: eine Multiplexierschaltung (6005), die eine erste bzw. eine zweite Reihe parallel eingegebener Daten synchron zu einem ersten Takt (CLK1) bzw. einem zweiten Takt (CLK2) multiplexiert, wobei der zweite Takt eine Frequenz hat, die zweimal höher ist als die des ersten Taktes; eine Verzögerungseinheit (6100), die die Kette von Verzögerungselementen enthält, die 2·(k/x) Verzögerungselemente aufweist, die synchron zu dem zweiten Takt (CLK2) arbeiten, wobei k und x so ausgewählt werden, dass 2·(k/x) ein ganzzahliger Wert ist; k/x Datenverteiler (25a–25h), wobei alle zwei Datenelemente, die parallel von einem Paar Verzögerungselement ausgegeben werden, die sich in Bezug auf den Punkt der Verbindung zwischen dem (n/2)-ten Verzögerungselement und dem (n/2 + 1)-ten Verzögerungselement, der die Mittenanzapfung der Kette von Verzögerungselementen ist, an symmetrischen Positionen befinden, in den gleichen Datenverteiler eingegeben werden, der die jeweiligen Eingangsdaten durch Zeitteilung bei einer Frequenz, die zweimal höher ist als die des zweiten Taktes, auf zwei Ausgangsanschlüsse verteilt; eine Koeffizienten-Halteschaltung (6300), die die Koeffizientenwerte des FIR-Digitalfilters hält, wobei jeder der Koeffizientenwerte einem Verzögerungselement einer ersten Gruppe von Verzögerungselementen, die durch das erste bis (n/2)-te Verzögerungselement gebildet wird, sowie einem Verzögerungselement einer zweiten Gruppe von Verzögerungselementen, die durch das (n/2 + 1)-te bis n-te Verzögerungselement in der Verzögerungseinheit (6100) gebildet wird, entspricht und wobei sich jedes Verzögerungselement der zweiten Gruppe von Verzögerungselementen in Bezug auf die Mittenanzapfung der Kette von Verzögerungselementen an einer symmetrischen Position zu einem entsprechenden Verzögerungselement der ersten Gruppe von Verzögerungselementen befindet; 2·(k/x) Multiplizierer (6401–6416), die alle der entsprechenden Daten, die über die Ausgangsanschlüsse der Datenverteiler ausgeben werden, mit einem ihnen entsprechenden Digitalfilter-Koeffizienten multiplizieren; und eine Vielzahl von Addierern (6501–6514), die so eingerichtet sind, dass sie Additionen in Bezug auf die von den jeweiligen Multiplizierern ausgegebenen Daten durchführen, so dass die Daten, die der ersten Reihe von Daten entsprechen, und die Daten, die der zweiten Reihe von Daten entsprechen, aus dem von den Multiplizierern ausgegebenen Daten abgerufen werden.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 6, wobei jeder der Datenverteiler einen ersten Ausgangsanschluss und einen zweiten Ausgangsanschluss hat und das FIR-Digitalfilter eine Zeitteilausgabe wiederholt, bei der ein erstes Element von Eingangsdaten an dem zweiten Ausgabeanschluss ausgegeben wird, wenn ein zweites Element von Eingangsdaten an dem ersten Ausgangsanschluss ausgegeben wird und das erste Element von Eingangsdaten an dem ersten Ausgangsanschluss ausgegeben wird, wenn das zweite Element von Eingangsdaten an den zweiten Ausgangsanschluss ausgegeben wird.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 6, wobei die erste und die zweite Reihe Daten sind, bei denen Quadratur auf einer Phasenebene hergestellt ist.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 8, wobei die erste Reihe von Daten Daten von Quadraturkomponenten modulierter Signale sind und die zweite Reihe von Daten Daten der gleichphasigen Komponenten von QPSK-modulierten Signalen sind.
X-fach-Interpolations-FIR-Digitalfilter nach einem der Ansprüche 6 bis 9, das des Weiteren umfasst: eine Trennschaltung (6600), die die ersten digital gefilterten Ausgangssignale der ersten Reihe von Daten von den zweiten digital gefilterten Ausgangssignalen der zweiten Reihe von Daten trennt, und eine Phasenregulierschaltung (6700), die Phasen der ersten digital gefilterten Ausgangssignale oder der zweiten digital gefilterten Ausgangssignale reguliert, die durch die Trenneinheit voneinander getrennt worden sind, und die das erste sowie das zweite digital gefilterte Ausgangssignal auf Basis der Phasen synchronisiert.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 10, das des Weiteren umfasst: einen Selektor (6901), der selektiv entweder das erste oder das zweite digital gefilterte Ausgangssignal, das durch die Phasenregulierschaltung geleitet wurde, oder das erste oder das zweite digital gefilterte Ausgangssignal ausgibt, das nicht durch die Phasenregulierschaltung geleitet wurde.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 11, wobei OPQSK-modulierte Signale von dem FIR-Digitalfilter ausgegeben werden, wenn die gefilterten Ausgangssignale nicht durch die Phasenregulierschaltung geleitet werden.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 6, das umfasst: eine zweite Koeffizienten-Halteschaltung (8301–8316), die die Koeffizientenwerte des FIR-Digitalfilters hält, wobei jeder der Koeffizientenwerte einem Verzögerungselement einer ersten Gruppe von Verzögerungselementen, die durch das erste bis (n/2)-te Verzögerungselement gebildet wird, und einem Verzögerungselement einer zweiten Gruppe von Verzögerungselementen, die durch das (n/2 + 1)-te bis n-te Verzögerungselement in der Verzögerungseinheit gebildet wird, entspricht und wobei sich das Verzögerungselement der zweiten Gruppe von Verzögerungselementen in Bezug auf die Mittenanzapfung der Kette von Verzögerungselementen an einer symmetrischen Position zu dem Verzögerungselement der ersten Gruppe von Verzögerungselementen befindet, eine Digitalfilter-Koeffizienten-Auswählschaltung (8321–8336), die selektiv einen der Digitalfilter-Koeffizienten, die von der ersten Koeffizienten-Halteschaltung gehalten wurden, oder der Digitalfilter-Koeffizienten, die von der zweiten Koeffizienten-Halteschaltung gehalten werden, synchron zu einem Takt einer Frequenz ausgibt, die zweimal höher ist als die des zweiten Taktes; wobei die erste Koeffizienten-Halteschaltung (8301–8316) die Koeffizientenwerte des FIR-Digitalfilters hält, die zum Verarbeiten der ersten Reihe von Daten verwendet werden.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 13, wobei die Digitalfilter-Koeffizienten, die von der ersten Koeffizienten-Halteschaltung und der zweiten Koeffizienten-Halteschaltung gehalten werden, überschrieben werden können.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 14, das des Weiteren umfasst: eine Koeffizienten-Berechnungsschaltung (723), die Digitalfilter-Koeffizienten berechnet, die Eingabebedingungen entsprechen; und eine Koeffizienten-Schreibschaltung (724), die die durch die Koeffizienten-Berechnungsschaltung berechneten Digitalfilter-Koeffizienten in die erste und die zweite Koeffizienten-Halteschaltung schreibt.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 6, das des Weiteren umfasst: einen frequenzveränderlichen Taktgenerator (9003), der ein Taktgenerator ist, der den ersten Takt oder den zweiten Takt erzeugt, und der in der Lage ist, die erzeugten Taktfrequenzen zu verändern.
X-fach-Interpolations-FIR-Digitalfilter nach Anspruch 16, das des Weiteren umfasst: eine Zeitregulierschaltung (6700), die den Zeitablauf des abschließenden Digitalfilter-Ausgangssignals reguliert.
Kommunikationsvorrichtung mit einem Digitalfilter nach einem der Ansprüche 1 bis 17.
Kommunikationsvorrichtung, die umfasst: ein Digitalfilter (500) nach einem der Ansprüche 6 bis 10 oder 16, in das Signale der gleichphasigen Komponenten und der Quadraturkomponenten digital modulierter Signale parallel eingegeben werden; einen Digital-Analog-Wandler (506), der jedes der Digitalfilter-Ausgangssignale der gleichphasigen Komponenten und der digitalen Ausgangssignale der Quadraturkomponenten, die von dem Digitalfilter ausgegeben werden, in analoge Signale wandelt; und einen Modulator (510), der eine vorgegebene Modulation in Bezug auf die von den Digital-Analog-Wandlern ausgegebenen analogen Signale ausführt.
Kommunikationsvorrichtung, die umfasst: ein Digitalfilter (700) nach einem der Ansprüche 14 bis 17, in das Signale der gleichphasigen Komponenten und die der Quadraturkomponenten digital gewandelter Signale parallel eingegeben werden; einen Digital-Analog-Wandler (506), der jedes der Digitalfilter-Ausgangssignale der gleichphasigen Komponenten und der digitalen Ausgangssignale der Quadraturkomponenten, die von dem Digitalfilter ausgegeben werden, in analoge Signale wandelt; einen Orthogonal-Modulator (510), der eine Orthogonal-Modulation in Bezug auf jedes der analogen Signale, die von den entsprechenden Digital-Analog-Wandfern ausgegeben werden, ausführt; einen Verstärkungsdifferenz-Detektor (722), der eine Verstärkungsdifferenz in den orthogonal modulierten Signalen erfasst; eine Koeffizienten-Berechnungsschaltung (723), die Digitalfilter-Koeffizienten so berechnet, dass die Verstärkungsdifferenz Null wird; und eine Koeffizienten-Schreibschaltung (724), die die berechneten Digitalfilter-Koeffizienten in die erste und die zweite Koeffizienten-Halteschaltung des Digitalfilters schreibt.