JPH0611098B2

JPH0611098B2 - デイジタルフイルタ

Info

Publication number: JPH0611098B2
Application number: JP22911884A
Authority: JP
Inventors: 清一郎岩瀬; 孝雄山崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1994-02-09
Anticipated expiration: 2009-02-09
Also published as: JPS61107808A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えば高品位テレビジョンの帯域圧縮に用
いて好適なディジタルフィルタに関する。

〔従来の技術〕

走査線の数を増加し、解像度の向上がはかられた高品位
テレビジョンが知られている。この高品位テレビジョン
の信号の帯域は広く、標準テレビジョンの信号帯域の例
えば約４倍である。このため、伝送を行う時には、帯域
圧縮を行い、伝送帯域を狭める必要がある。帯域圧縮の
方法は、一例として、以下に述べる方法が提案されてい
る。

つまり、静止領域の画像は静止画であるから、フレーム
毎にデータは同じである。そこで、静止領域ではフレー
ム毎に標本格子をずらして一部の画素データのみを送出
することにより帯域圧縮を行い、受信機側でこの画素デ
ータをメモリに貯え、メモリから読出された出力により
画像を再現する。動領域では静止領域と同様に画像を伝
送することはできないので、動領域ではフレーム内のデ
ータを帯域制限してデータを間引送出し、受信機側で補
間フィルタを用いることによって画像を再現するように
なされている。

上述の方法を用いて高品位テレビジョンの画像信号を伝
送する場合、まず、画像信号の動きが検出される。画像
信号は静止領域用のプリフィルタ及び動領域用のプリフ
ィルタに供給され、この静止領域用のプリフィルタ及び
動領域用のプリフィルタの出力が検出結果に応じてクロ
スフェードで切換えられ、出力データが例えば１／４に
サブサンプリングされ、帯域１／４に圧縮されて伝送さ
れる。

静止領域用のプリフィルタは、動画の間引後も帯域を広
くしておくために、帯域圧縮後の標本格子を千鳥格子の
構造にするためのものである。この静止領域用のプリフ
ィルタは、３次元ディジタルフィルタの構成のものが必
要である。動領域用のプリフィルタは、帯域圧縮のため
のもので、この動領域用のプリフィルタは、２次元ディ
ジタルフィルタの構成のものが必要である。

ビデオ信号処理に用いられるディジタルフィルタは、フ
ィードバックループのないＦＩＲ型のものが用いられ
る。このＦＩＲ型ディジタルフィルタの出力は、一般にで表される。但し、Ｘ_ｉ＝入力時系列、Ｙ_ｉ＝出力時系
列、ｈ_ｉ＝フィルタ係数、Ｎ＝タップ数である。上式は
入力信号とインパルス応答の畳込みによって出力信号が
得られることを表しており、これは、第６図に示す構成
によって実現できる。

第６図において、Ｄ_１〜Ｄ_n-1が単位遅延回路を示して
おり、これらの単位遅延回路Ｄ_１〜Ｄ_n-1が縦続接続さ
れる。入力端子１０１から入力時系列データが入力さ
れ、これら縦続接続された単位遅延回路Ｄ_１〜Ｄ_n-1の
両端及び夫々の接続点から標本化時刻の異なった入力時
系列が順次出力される。これらの入力時系列の夫々に乗
算器によりフィルタ係数ｈ_１〜ｈ_ｎが乗じられ、乗算器
の出力が加算器１０２で加算されることで、上式に示さ
れる演算がなされる。加算器１０２から出力端子１０３
が導出され、出力端子１０３からフィルタ出力が取り出
される。

動領域用プリフィルタ及び静止領域用プリフィルタに用
いられるディジタルフィルタは、第６図に示す構成のＦ
ＩＲディジタルフィルタを２次元及び３次元に展開して
構成するものである。単位遅延回路Ｄ_１〜Ｄ_n-1として
は、入力時系列の標本化周期で動作するレジスタを用い
る必要がある。乗算器としては、入力時系列の標本化周
期で動作が可能な高速の乗算器を用いる必要がある。

高品位テレビジョンのように信号帯域の広いテレビジョ
ン信号をサンプリングする場合、そのサンプリング周波
数ｆｓは非常に高く、例えば64ＭHzである。このように
高速のディジタル信号の処理、標準テレビジョンシステ
ムに用いられるロジックＩＣ、例えばＴＴＬロジックや
Ｃ−ＭＯＳロジックでは行うことができない。従来で
は、高速のディジタル信号を低速のロジックＩＣで処理
を行う１つの方法として、並列化処理が行われている。
しかし、ディジタルフィルタ１０４及び１０５を、第７
図に示すように並列に配置し、端子１０８から供給され
る切換信号によりスイッチ回路１０６及び１０７を交互
に切換え、入力端子１１０からの入力信号に対してディ
ジタルフィルタ１０４及び１０５の出力を交互に切換え
ることによって並列処理を行っても、２倍のデータレー
トの信号処理がなされたフィルタ出力を出力端子１１１
から取り出することはできない。

高速処理を行うことができるロジック、例えばＥＣＬロ
ジックを用いてフィルタを構成することも考えられる
が、このようなロジックは、高集積化が難しく、高価
で、消費電力が大きい。更に、このようなロジックを使
う場合、インピーダンスのマッチング、配置などを十分
に考慮して使用しなければならない。従って、結果的に
はハードウェアの増大につながる。

そこで入力時系列の全サンプルについてフィルタ演算を
行わず、数サンプル毎に間引いてフィルタ演算を行うこ
とが考えられる。前述のように、伝送される高品位テレ
ビジョンの画像信号は、帯域制限した後、サブサンプリ
ングされて伝送されるものであるから、フィルタ演算を
全標本化時刻について行わず、数サンプル毎に間引いて
行っても、等価な処理を行うことができる。このよう
に、間引いてフィルタ演算を行う構成とすれば、１／ｋ
に間引いたとすると、演算すべきデータは入力時系列の
１／ｋの周期でしか変化しないため、乗算器として低速
度の乗算器を用いることができ、ハードウェア規模を縮
小できる。

第８図は、１／４レートに時系列データを間引いてフィ
ルタ演算を行うディジタルフィルタの一例である。

第８図において、１２１〜１２８がレジスタを示し、レ
ジスタ１２１〜１２８が縦続接続される。レジスタ１２
１〜１２８は、高速動作が可能なレジスタである。レジ
スタ１２１〜１２８には、入力時系列データの標本化周
期に等しい、例えば周波数64ＭHzのクロックが供給され
ている。縦続接続されたレジスタ１２１〜１２８の一端
から入力端子１２０が導出され、入力端子１２０から例
えば64ＭHzのサンプリングクロックでディジタル化され
た高品位テレビジョン信号のデータが供給される。

縦続接続されたレジスタ１２１〜１２８の両端及び夫々
の接続点から、１サンプルづつの標本化時刻の異なった
時系列データが夫々順次出力される。レジスタ１２１〜
１２８の出力がレジスタ１３２〜１３９に夫々供給さ
れ、入力端子１２０からのデータがレジスタ１３１に供
給される。

レジスタ１３１〜１３９には、入力時系列データの標本
化周期の４倍の例えば周波数16ＭHzのクロックが供給さ
れている。従って、レジスタ１３１〜１３９からは、入
力時系列データが４サンプル毎に３サンプル間引かれて
得られる１／４レートの時系列データが順次出力され
る。つまり、入力時系列データ（ｘ_１，ｘ_２，ｘ_３，ｘ
_４，・・・・・）に対して、レジスタ１３９からは１／４レ
ートの時系列データ（ｘ_１，ｘ_５，ｘ_９，ｘ₁₃，・・・・
・）が順次出力される。レジスタ１３８からは１／４レ
ートの時系列データ（ｘ_２，ｘ_６，ｘ₁₀，ｘ₁₄，・・・・
・）が順次出力される。レジスタ１３７からは１／４レ
ートの時系列データ（ｘ_３，ｘ_７，ｘ₁₁，ｘ₁₅，・・・・
・）が順次出力される。レジスタ１３６からは１／４レ
ートの時系列データ（ｘ_４，ｘ_８，ｘ₁₂，ｘ₁₆，・・・・
・）が順次出力される。レジスタ１３５からは１／４レ
ートの時系列データ（ｘ_５，ｘ_９，ｘ₁₃，ｘ₁₇，・・・・
・）が順次出力される。レジスタ１３４からは１／４レ
ートの時系列データ（ｘ_６，ｘ₁₀，ｘ₁₄，ｘ₁₈，・・・・
・）が順次出力される。レジスタ１３３からは１／４レ
ートの時系列データ（ｘ_７，ｘ₁₁，ｘ₁₅，ｘ₁₉，・・・・
・）が順次出力される。レジスタ１３２からは１／４レ
ートの時系列データ（ｘ_８，ｘ₁₂，ｘ₁₆，ｘ₂₀，・・・・
・）が順次出力される。レジスタ１３１からは１／４レ
ートの時系列データ（ｘ_９，ｘ₁₃，ｘ₁₇，ｘ₂₁，・・・・
・）が順次出力される。

レジスタ１３１〜１３９の出力が乗算器１４１〜１４９
の夫々に供給される。乗算器１３１〜１３９は、所定の
フィルタ係数を乗じる乗算器である。乗算器１３１〜１
３９の出力が加算器１５０に供給される。加算器１５０
から出力端子１５１が導出され、出力端子１５１からフ
ィルタ出力が取り出される。

レジスタ１３９，１３８，１３７，１３６，１３５，１
３４，１３３，１３２，１３１からは、まず時系列デー
タｘ_１〜ｘ_９が取り出され、この時系列データからのフ
ィルタ出力が出力端子１５１から取り出される。次に、
時系列データｘ_５〜ｘ₁₃が取り出され、この時系列デー
タからフィルタ出力が出力端子１５１から取り出され
る。以下、４サンプル毎に間引かれた時系列データから
のフィルタ出力が出力端子１５１から取り出される。入
力標本化周波数の１／４レートで動作しているため、乗
算器１４１から１４９としては、高速動作のものを用い
る必要はない。

入力時系列データを例えば１／４レートに間引いて処理
を行うフィルタを構成する場合、その間引方には４通り
ある。つまり、入力時系列データに対して１／４のレー
トの時系列は、４種類の位相の異なる場合がある。

間引の位相を任意に選択するには、第９図に示す位相シ
フト回路を設けることが考えられる。第９図に示す位相
シフト回路は、入力時系列データの標本化周期に等しい
クロックで動作するレジスタ１６１，１６２，１６３を
縦続接続し、レジスタ１６１の一端から導出された入力
端子１６０から入力時系列データを供給し、これらのレ
ジスタ１６１の入出力，１６２，１６３の出力から夫々
位相の異なった時系列データを得るものである。レジス
タ１６１の入出力，１６２，１６３の出力はセレクタ１
６４に供給され、端子１６５から供給されるセレクト信
号により位相が選択され、選択された位相の時系列デー
タが出力端子１６６から第８図に示すディジタルフィル
タの入力端子１２０に供給される。

〔発明が解決しようとする問題点〕

入力時系列を１／ｋに間引いてフィルタ出力を得るよう
にしたディジタルフィルタを、第８図に示すように構成
した場合、フィルタの次数に応じた個数の入力時系列デ
ータのサンプリング周波数で動作するレジスタ１２１〜
１２８が必要である。このレジスタ１２１〜１２８は、
高速動作が可能な素子を用いなければならない。高速動
作が可能な素子は、高密度の集積化が難しく、高価で、
消費電力が大きく、高速動作が可能な素子を数多く使用
することは、ハードウェアの増大につながる。

従ってこの発明の目的は、入力時系列を１／ｋに間引い
てフィルタ出力を得るようにしたディジタルフィルタ
で、高速動作が可能な素子が削減されたディジタルフィ
ルタを提供することにある。

また、間引の位相を任意に設定するのに、第９図に示す
位相シフト回路を用いると、高速動作が可能なレジスタ
１６１，１６２，１６３を少なくとも（ｋ−１）個付加
する必要がある。

従ってこの発明の他の目的は、高速動作が可能なレジス
タを付加することなく間引の位相が任意に選択できるデ
ィジタルフィルタを提供することにある。

〔問題点を解決するための手段〕

この発明は、入力時系列データの標本化周波数で動作す
る第１の遅延回路１〜３を少なくとも（ｋ−１）段縦続
接続し、（ｋ−１）段縦続接続された第１の遅延回路１
〜３からｋ個のタップを導出し、タップの各々に第１の
遅延回路１〜３の１／ｋの周波数で動作する第２の遅延
回路５〜１６をフィルタの次数に応じた個数縦続接続
し、第２の遅延回路５〜１６のｋ個の縦続接続の夫々の
タップから得られる出力を所定のフィルタ係数を乗じる
乗算回路１７〜２５に夫々供給し、乗算回路１７〜２５
の出力を加算することにより、入力時系列データを１／
ｋに間引いてフィルタ出力を得るようにしたディジタル
フィルタである。

〔作用〕

入力時系列データの標本化周波数で動作する（ｋ−１）
段縦続接続された第１の遅延回路１〜３のタップから、
ｋサンプル毎に（ｋ−１）サンプル間引かれて得られる
１／４レートの時系列データが得られる。第１の遅延回
路１〜３の１／ｋの周波数で動作する遅延回路５〜１６
から、１／ｋに間引かれた時系列データが得られ、これ
らの出力から乗算回路１７〜２５及び加算回路２６によ
り、フィルタ出力が求められる。

〔実施例〕

以下、この発明の一実施例について、図面を参照して説
明する。第１図において、１，２，３がレジスタを示
し、レジスタ１，２，３が縦続接続される。レジスタ
１，２，３は高速動作が可能なレジスタで、レジスタ
１，２，３には、入力時系列データの標本化周期に等し
いクロック、例えば周波数64ＭHzのクロックが供給され
ている。縦続接続されたレジスタ１，２，３の一端から
入力端子４が導出され、入力端子４から入力時系列デー
タ、例えば周波数64ＭHzのサンプリングクロックでディ
ジタル化された高品位テレビジョン信号が供給される。

縦続接続されたレジスタ１〜３の両端及び接続点から
は、１サンプルづつ標本化時刻の異なる時系列データが
夫々順に取り出される。レジスタ１の一端がレジスタ５
に接続され、レジスタ１とレジスタ２の接続点がレジス
タ６に接続され、レジスタ２とレジスタ３の接続点がレ
ジスタ７に接続され、レジスタ３の他端がレジスタ８に
接続される。

レジスタ５〜８には、入力時系列データの標本化周期の
４倍のクロック例えば周波数16ＭHzのクロックが供給さ
れる。従って、レジスタ５〜８からは、第２図に示すよ
うに、入力時系列データが４サンプル毎に３サンプル間
引かれて得られる１／４レートの４種類の時系列データ
が出される。つまり、入力時系列データ（ｘ_１，ｘ_２，
ｘ_３，ｘ_４，・・・・・・）に対して、レジスタ８からは、１
／４レートと時系列データ（ｘ_１，ｘ_５，ｘ_９，ｘ₁₃，
・・・・・・）が順次出力され、レジスタ７からは１／４レー
トの時系列データ（ｘ_２，ｘ_６，ｘ₁₀，ｘ₁₄，・・・・・・）
が順次出力され、レジスタ６からは１／４レートの時系
列データ（ｘ_３，ｘ_７，ｘ₁₁，ｘ₁₅，・・・・・・）が順次出
力され、レジスタ５からは１／４レートの時系列データ
（ｘ_４，ｘ_８，ｘ₁₂，ｘ₁₆，・・・・・・）が順次出力され
る。

レジスタ５とレジスタ９とレジスタ１０とが縦続接続さ
れる。レジスタ６とレジスタ１１とレジスタ１２とが縦
続接続される。レジスタ７とレジスタ１３とレジスタ１
４とが縦続接続される。レジスタ８とレジスタ１５とレ
ジスタ１６とが縦続接続される。これらのレジスタ９〜
１６には、入力時系列データの標本化周期の４倍のクロ
ック、例えば周波数16ＭHzのクロックが供給される。従
って、第３図に示すように、レジスタ１０，１２，１
４，１６からデータｘ_４，ｘ_３，ｘ_２，ｘ_１が夫々出力
される時、レジスタ９，１１，１３，１５からはデータ
ｘ_８，ｘ_７，ｘ_６，ｘ_５が夫々出力される。この時、レ
ジツタ８からは、データｘ_９が出力される。

レジスタ１６の出力が乗算器１７に供給され、レジスタ
１５とレジスタ１６の接続点の出力が乗算器２１に供給
され、レジスタ８とレジスタ１５の接続点の出力が乗算
器２５に供給される。レジスタ１４の出力が乗算器１８
に供給され、レジスタ１３とレジスタ１４の接続点の出
力が乗算器２２に供給される。レジスタ１２の出力が乗
算器１９に供給され、レジスタ１１とレジスタ１２の接
続点の出力が乗算器２３に供給される。レジスタ１０の
出力が乗算器２０に供給され、レジスタ９とレジスタ１
０の接続点の出力が乗算器２４に供給される。

乗算器１７〜２５は、所定のフィルタ係数ｈ_１からｈ_９
を乗じる乗算器である。乗算器１７〜２５の出力が加算
器２６に供給される。加算器２６から出力端子２７が導
出され、出力端子２７からフィルタ出力が取り出され
る。

乗算器１７〜２５には、まず、時系列データｘ_１〜ｘ_９
が供給され、この時系列データからのフィルタ出力が出
力端子２７から取り出される。次に時系列データｘ_５〜
ｘ₁₃が供給され、この時系列データからのフィルタ出力
が出力端子２７から取り出される。以下、４サンプルお
きの時系列データからのフィルタ出力が出力端子２７か
ら取り出される。

このようにして得られるフィルタ出力は、入力時系列の
全サンプルについてフィルタ演算を行わず、３サンプル
間引いてフィルタ演算を行うものである。このように、
時系列データを間引いてフィルタ演算を行うものである
ため、データは入力時系列の１／４の周期でしか変化せ
ず、乗算器１７〜２５として低速度のものを用いること
ができる。高速動作が必要なレジスタは、レジスタ１，
２，３であり、他のレジスタは、低速度のもので十分動
作する。

第４図は、この発明の他の実施例である。入力時系列デ
ータを例えば１／４レートに間引いて処理を行う場合、
その間引方には４通りある。この他の実施例は、間引の
位相を任意にシフトすることができるようになされたも
のである。この他の実施例では、第１図において破線で
囲んで示すレジスタ１，２，３の縦続接続の代わりに、
第４図に示す位相シフト可能な遅延回路が用いられ、入
力信号は、入力端子４０から供給され、セレクタ５１〜
５４の出力は、第１図におけるレジスタ８，レジスタ
７，レジスタ６，レジスタ５に夫々供給される。他の構
成は、第１図に示す一実施例と同様であるため、説明を
省略する。

第４図において４１，４２，４３が高速動作が可能なレ
ジスタである。レジスタ４１，４２，４３が縦続接続さ
れる。レジスタ４１，４２，４３には、入力時系列の標
本化周期と等しいクロック、例えば64ＭHzのクロックが
供給される。レジスタ４１の一端から入力端子４０が導
出され、入力端子４０から入力時系列データが供給され
る。縦続接続されたレジスタ４１，４２，４３の両端及
び接続点から、１サンプルつづ位相の異なる時系列デー
タが出力される。

レジスタ４１の一端がレジスタ４４に接続される。レジ
スタ４１とレジスタ４２の接続点がレジスタ４５に接続
される。レジスタ４２とレジスタ４３の接続点がレジス
タ４６に接続される。レジスタ４３の他端がレジスタ４
７に接続される。レジスタ４４〜４７には、入力時系列
の標本化周期の４倍のクロック、例えば周波数16ＭHzの
クロックが供給される。従って、レジスタ４４〜４７か
らは、入力時系列が４サンプル毎に３サンプル間引かれ
て得られる１／４レートの４種類の時系列が出力され
る。つまり、入力時系列データ（ｘ_１，ｘ_２，ｘ_３，ｘ
_４，・・・・・・）に対してレジスタ４７から１／４レートの
時系列データ（ｘ_１，ｘ_５，ｘ_９，ｘ₁₃，・・・・・・）が順
次出力され、レジスタ４６からは１／４レートの時系列
データ（ｘ_２，ｘ_６，ｘ₁₀，ｘ₁₄，・・・・・・）が順次出力
され、レジスタ４５からは１／４レートの時系列データ
（ｘ_３，ｘ_７，ｘ₁₁，ｘ₁₅，・・・・・・）が順次出力され、
レジスタ４４からは１／４レートの時系列データ
（ｘ_４，ｘ_８，ｘ₁₂，ｘ₁₆，・・・・・・）が順次出力され
る。

レジスタ４４とレジスタ４８とが縦続接続される。レジ
スタ４５とレジスタ４９とが縦続接続される。レジスタ
４６とレジスタ５０とが縦続接続される。レジスタ４８
〜５０には、入力時系列データのクロックの周期の４倍
のクロック例えば周波数16ＭHz、つまりレジスタ４４〜
４７と同じクロックが供給される。従って、レジスタ４
８，４９，５０からデータｘ_４，ｘ_３，ｘ_２が夫々得ら
れる時、レジスタ４４，４５，４６からデータｘ_８，ｘ
_７，ｘ_６が夫々得られる。この時、レジスタ４７からは
データｘ_５が得られる。

５１，５２，５３，５４がセレクタを示し、セレクタ５
１〜５４は４つの入力Ａ，Ｂ，Ｃ，Ｄの中から１つの出
力を選択するものである。セレクタ５１〜５４には、端
子５５からセレクト信号が供給され、このセレクト信号
により４つの入力Ａ，Ｂ，Ｃ，Ｄの中の１つが選択され
る。

セレクタ５１〜５４の夫々の入力Ａには、レジスタ５０
の出力、レジスタ４９の出力、レジスタ４８の出力、レ
ジスタ４７の出力が夫々供給される。従って入力Ａが選
択されると、入力時系列データ（ｘ_１，ｘ_２，ｘ_３，ｘ
_４，・・・・・・）に対して、セレクタ５１からは１／４レー
トの時系列データ（ｘ_２，ｘ_６，ｘ₁₀，ｘ₁₄，・・・・・・）
が順次出力され、セレクタ５２からは１／４レートの時
系列データ（ｘ_３，ｘ_７，ｘ₁₁，ｘ₁₅，・・・・・・）が順次
出力され、セレクタ５３からは１／４レートの時系列デ
ータ（ｘ_４，ｘ_８，ｘ₁₂，ｘ₁₆，・・・・・・）が順次出力さ
れ、セレクタ５４からは１／４レートの時系列データ
（ｘ_５，ｘ_９，ｘ₁₃，ｘ₁₇，・・・・・・）が順次出力され
る。

セレクタ５１〜５４の夫々の入力Ｂには、レジスタ４９
の出力、レジスタ４８の出力、レジスタ４７の出力、レ
ジスタ４６の出力が夫々供給される。従って入力Ｂが選
択されると、入力時系列データ（ｘ_１，ｘ_２，ｘ_３，ｘ
_４，・・・・・・）に対して、セレクタ５１からは１／４レー
トの時系列データ（ｘ_３，ｘ_７，ｘ₁₁，ｘ₁₅，・・・・・・）
が順次出力され、セレクタ５２からは１／４レートの時
系列データ（ｘ_４，ｘ_８，ｘ₁₂，ｘ₁₆，・・・・・・）が順次
出力され、セレクタ５３からは１／４レートの時系列デ
ータ（ｘ_５，ｘ_９，ｘ₁₃，ｘ₁₇，・・・・・・）が順次出力さ
れ、セレクタ５４からは１／４レートの時系列データ
（ｘ_６，ｘ₁₀，ｘ₁₄，ｘ₁₈，・・・・・・）が順次出力され
る。

セレクタ５１〜５４の夫々の入力Ｃには、レジスタ４８
の出力、レジスタ４７の出力、レジスタ４６の出力、レ
ジスタ４５の出力が夫々供給される。従って入力Ｃが選
択されると、入力時系列データ（ｘ_１，ｘ_２，ｘ_３，ｘ
_４，・・・・・・）に対して、セレクタ５１からは１／４レー
トの時系列データ（ｘ_４，ｘ_８，ｘ₁₂，ｘ₁₆，・・・・・・）
が順次出力され、セレクタ５２からは１／４レートの時
系列データ（ｘ_５，ｘ_９，ｘ₁₃，ｘ₁₇，・・・・・・）が順次
出力され、セレクタ５３からは１／４レートの時系列デ
ータ（ｘ_６，ｘ₁₀，ｘ₁₄，ｘ₁₈，・・・・・・）が順次出力さ
れ、セレクタ５４からは１／４レートの時系列データ
（ｘ_７，ｘ₁₁，ｘ₁₅，ｘ₁₉，・・・・・・）が順次出力され
る。

セレクタ５１〜５４の夫々の入力Ｄには、レジスタ４７
の出力、レジスタ４６の出力、レジスタ４５の出力、レ
ジスタ４４の出力が夫々供給される。従って入力Ｄが選
択されると、入力時系列データ（ｘ_１，ｘ_２，ｘ_３，ｘ
_４，・・・・・・）に対して、セレクタ５１からは１／４レー
トの時系列データｘ_１，ｘ_５，ｘ_９，ｘ₁₃，・・・・・・）が
順次出力され、セレクタ５２からは１／４レートの時系
列データ（ｘ_２，ｘ_６，ｘ₁₀，ｘ₁₄，・・・・・・）が順次出
力され、セレクタ５３からは１／４レートの時系列デー
タ（ｘ_３，ｘ_７，ｘ₁₁，ｘ₁₅，・・・・・・）が順次出力さ
れ、セレクタ５４からは１／４レートの時系列データ
（ｘ_４，ｘ_８，ｘ₁₂，ｘ₁₆，・・・・・・）が順次出力され
る。

このように、セレクタ５１〜５４の夫々からは、入力時
系列データが４サンプル毎に３サンプル間引かれて得ら
れる１／４レートの４種類の時系列データが出力され、
これらの位相は、端子５５から供給されるセレクト信号
により適宜に選択され、レジスタ８，レジスタ７，レジ
スタ６，レジスタ５に夫々供給される。

このように、入力時系列データが４サンプル毎に３サン
プル間引かれて得られる１／４レートの４種類の時系列
データの位相を変えることにより、間引の位相を選択す
る構成とされているので、高速動作が可能なレジスタを
付加する必要はない。

第５図は、高品位テレビジョン信号のプリフィルタに、
この発明が適用された一例を示すものである。第５図に
おいて、６１が入力端子を示し、入力端子６１から高品
位テレビジョンのディジタル信号が静止領域用プリフィ
ルタ６２及び動領域用プリフィルタ６３に供給されると
共に、動き検出回路６４に供給される。

静止領域用プリフィルタ６２は、この発明が適用された
３次元（水平，垂直，時間）トランスバーサル型フィル
タである。この静止領域用プリフィルタ６２により、入
力データが例えば１／４に間引かれてフィルタリングさ
れる。この静止領域用プリフィルタ６２は、間引位相の
シフトが任意に設定可能な構成のものである。動領域用
プリフィルタ６３は、この発明が適用された２次元フィ
ルタである。動領域用プリフィルタ６３により、入力デ
ータが例えば１／４に間引かれてフィルタリングされ
る。この動領域用プリフィルタ６３は、間引位相シフト
が任意に設定可能な構成のものである。静止領域用プリ
フィルタ６２の出力及び動領域用プリフィルタ６３の出
力がミックス回路６５に供給される。

動き検出回路６４によりフレーム間差分から画像の動き
が検出される。動き検出回路６４の検出出力がミックス
回路６５に供給され、この検出出力により、静止領域用
プリフィルタ６２の出力と動領域用プリフィルタ６３の
出力とがクロスフェードで切換えられる。

静止領域用プリフィルタ６２及び動領域用プリフィルタ
６３は、入力ディジタル信号を例えば１／４に間引いて
フィルタ出力を得るものであるから、ミックス回路６５
の出力は、帯域圧縮後の伝送レートである。従って、ミ
ックス回路６５の出力を更にサブサンプリングする必要
はない。ミックス回路６５から出力端子６６が導出さ
れ、伝送出力が出力端子６６から取り出される。

〔発明の効果〕この発明に依れば、時系列データの標本化周期で動作す
る必要がある高速動作のレジスタは、レジスタ１、２、
３、４１、４２、４３だけであり、このレジスタの数は
フィルタの次数に関係なく（ｋ−１）個である。従っ
て、従来、入力時系列を１／ｋに間引いてフィルタ出力
を得るディジタルフィルタを構成する場合、フィルタの
次数に応じた高速動作のレジスタが必要であったが、こ
の発明に依れば、同様のディジタルフィルタをフィルタ
の次数に関係なく、（ｋ−１）個の高速動作のレジスタ
で同様のディジタルフィルタが実現できる。

また、この発明に依れば、ｋサンプル毎に（ｋ−１）サ
ンプル間引かれて得られる１／ｋレートの時系列をシフ
トすることにより、間引の位相が任意に設定される。従
って、従来、間引の位相を変えるには、少なくとも（ｋ
−１）個の高速動作のレジスタを付加する必要があった
が、この発明に依れば、高速動作が可能なレジスタを付
加することなく、低速動作のレジスタを（２ｋ−１）段
付加することにより、間引の位相を任意に設定すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の説明に用いるブロック
図、第４図はこの発明の他の実施例の要部のブロック
図、第５図はこの発明を適用できる高品位テレビジョン
方式のブロック図、第６図はＦＩＲディジタルフィルタ
の一例のブロック図、第７図はディジタルフィルタの並
列化処理の説明に用いるブロック図、第８図は従来の間
引フィルタの一例のブロック図、第９図は従来の位相シ
フト回路の一例のブロック図である。１，２，３：高速動作が可能なレジスタ、４：入力端
子、５〜１６：レジスタ、１７〜２５：乗算器、２６：
加算器、２７：出力端子。

Claims

【特許請求の範囲】

【請求項１】入力時系列データの標本化周期を単位とす
る第１の遅延回路が少なくとも（ｋ−１）段縦続接続さ
れた第１の遅延回路群と、前記第１の遅延回路群から導出されたｋ個のタップ出力
の各々に、前記第１の遅延回路のｋ倍の遅延時間を単位
とする第２の遅延回路がフィルタの次数に応じた個数縦
続接続された第２の遅延回路群と、前記第２の遅延回路群における各々の縦続接続から得ら
れたタップ出力のそれぞれに所定のフィルタ係数を乗じ
る乗算回路群と、前記乗算回路群のそれぞれの出力を加算する加算回路
と、からなり、前記データレートを１／ｋに間引いたフィルタ出力を得
るようにしたディジタルフィルタ。