DE69623376T2

DE69623376T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69623376T2
Application number: DE69623376T
Authority: DE
Inventors: Hiroshige Hirano; Masaya Okada
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1995-04-18
Filing date: 1996-04-17
Publication date: 2003-01-09
Anticipated expiration: 2016-04-18
Also published as: US5828619A; KR100232749B1; JP3489906B2; EP0739015A3; JPH08287676A; EP0739015A2; EP0739015B1; DE69623376D1; KR960038982A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft einen Halbleiterspeicher mit einer Auffrischungsfunktion, wie etwa ein DRAM, entsprechend der Präambel von Anspruch 1 und wie von EP-A-0 301 794 bekannt ist, und richtet sich auf die Verringerung der elektrischen Leistung, welche während einer Auffrischungsoperation verbraucht wird.
WO 94/12934 legt eine alternative DRAM-Auffrischung offen, welche durch einen Signalperiodendetektor gesteuert wird. Ein Periodendetektorschaltkreis erzeugt ein Steuerungssignal eines ordentlich arbeitenden Computers, das in Verbindung mit einem Schaltkreis verwendet wird, der alternative Auffrischungssteuerungssignale in dem DRAM während eines Zustand eines nicht ordentlich arbeitenden Computers erzeugt. Der Erkennungsschaltkreis, der den Zustand eines nicht ordentlich arbeitenden Computers durch Erkennen der Periode von Signalen danach erkennt, dass sie innerhalb der Betriebsspezifikationen liegen, aktiviert das Steuerungssignal für den alternativen Auffrischungsschaltkreis, wenn die Periode sich verändert, so dass Auffrischungssignale und Stromversorgungssignale kontinuierlich an dem DRAM anliegen.
EP-A-0 301 794 legt ein DRAM mit einer Selbstauffrischungsfunktion offen, in dem eine Fehlerkorrektureinrichtung für die Erkennung und Korrektur eines Datenfehlers in der Speicherzelle während einer Auffrischungsoperation der Speicherzelle vorgesehen wird, und die Taktperiode des Taktgenerators für eine Taktsteuerung der Auffrischung und Fehlerkorrekturaktion verfügbar gemacht wird, und die Taktperiode des Taktgenerators in der Nähe des Maximalwertes gehalten wird, abhängig von der Pausendauer der Speicherzelle in Abhängigkeit von dem Fehlererkennungssignal, das zum Zeitpunkt der Fehlerkorrektur erzeugt wird. Falls die Pausendauer der Speicherzelle signifikant geändert wird, kann eine Auffrischungsoperation mit einer Periode nahe dem von der Pausendauer abhängigen Maximum bewirkt werden, so dass der Selbstauffrischungsstrom verringert werden kann.
EP-A-0 473 421 legt eine Halbleiterspeichervorrichtung offen, die in der Lage ist, die gespeicherten Inhalte der Speicherzellen in einem DRAM wirkungsvoll während einer Auffrischungsoperation zu halten. Die Speichervorrichtung umfasst einen Frequenzteilerschaltkreis, einen Auffrischungssteuerungsschaltkreis für die Erzeugung eines Wortleitungsaktivierungssignals als Reaktion auf eine Ausgabe des Frequenzteilerschaltkreises, und einen Steuerungsschaltkreis für die Steuerung des Frequenzteilungswertes des Frequenzteilerschaltkreises. Die Vorrichtung ist in der Lage, die in den Speicherzellen gespeicherten Daten bei einer niedrigsten Wiederherstellungsstufe aufzufrischen.
Konventionell haben DRAM verschiedene Typen von Auffrischungsfunktionen, wenn betrachtet wird, dass es eine Grenze für die Haltezeit für das Halten gespeicherter Daten gibt. Es gibt z. B. eine Nur-RAS-("row address strobe signal")-Auffrischungsfunktion für die Durchführung einer Auffrischungsfunktion durch externe Eingabe einer Auffrischungsreihenaddresse und eines Steuerungssignals RAS; eine CAS-("column address strobe signal")-vor-RAS-Autoauffrischungsfunktion (CBR-Auffrischung), welche verlangt, dass zwei Typen von Steuerungssignalen, RAS und CAS, eingegeben werden, und eine Auffrischungsadresse innerhalb der Halbleiterspeichervorrichtung erzeugt; eine Selbstauffrischungsfunktion, in der eine Halbleiterspeichervorrichtung selbst ein Steuerungssignal und eine Auffrischungsadresse erzeugt, was für eine Auffrischungsoperation asynchron zu einem extern eingegebenen Signal benötigt wird; u. s. w.
Nun wird eine Selbstauffrischungsfunktion für ein konventionelles DRAM kurz beschrieben, welche in JP-A-13292 offengelegt wurde.
Fig. 6 ist ein Blockschaltkreisdiagramm, das einen Teil einer konventionellen Halbleiterspeichervorrichtung zeigt, welche eine Selbstauffrischungsfunktion durchführt, und Fig. 7 ist ein Signalzeitablaufdiagramm von verschiedenen Teilen der konventionellen Halbleiterspeichervorrichtung von Fig. 6. Innerhalb einer Halbleiterspeichervorrichtung 1 sind ein Selbstauffrischungssteuerungsschaltkreis 3, ein Oszillatorschaltkreis 4, ein Frequenzteilerschaltkreis 5, ein externer RAS-Eingabesteuerungsschaltkreis 6, ein interner RAS-Generatorsteuerungsschaltkreis 7, ein interner Adressenzählersteuerungsschaltkreis 8, ein interner Adressenzählerschaltkreis 9, ein NOR-Schaltkreis 16 und ein NAND-Schaltkreis 17 angeordnet. Die Halbleiterspeichervorrichtung 1 umfasst andere Schaltkreise zusätzlich zu den in den Zeichnungen gezeigten Schaltkreisen. Mit φOSC wird ein Signal am Punkt A bezeichnet, mit φOSCD wird ein Signal am Punkt B bezeichnet, mit RAS0 wird ein Signal am Punkt C bezeichnet, mit RAS1 wird ein Signal am Punkt D bezeichnet und mit INRAS wird ein Signal am Punkt E bezeichnet.
Diese Signale fließen im Schaltkreis von Fig. 6 auf folgende Weise. Ein Signal RAS wird dem Selbstauffrischungsschaltkreis 3 und dem externen RAS-Eingabesteuerungsschaltkreis 6 zugeführt, ein Signal CAS wird dem Selbstauffrischungsschaltkreis 3, dem internen Adressenzählersteuerungsschaltkreis 8 und dem NOR-Schaltkreis 16 zugeführt. Der Oszillatorschaltkreis 4 erzeugt ein Signal φOSC als Reaktion auf ein Ausgabesignal von dem Selbstauffrischungsschaltkreis 3. Das Signal 405C wird dem Frequenzteilerschaltkreis 5 zugeführt. Der Frequenzteilerschaltkreis 5 teilt das Signal φOSC, um das Signal φOSCD zu erzeugen. Das Signal φOSCD wird dem internen RAS-Generatorsteuerungsschaltkreis 7 zugeführt, während ein anderes Signal von dem Frequenzteilerschaltkreis 5 an den externen RAS-Eingabesteuerungsschaltkreis 6 übergeben wird. Ein Signal RAS0, welches durch den externen RAS-Eingabesteuerungsschaltkreis 6 erzeugt wird, und ein Signal RAS1, welches durch den internen RAS-Eingabesteuerungsschaltkreis 7 erzeugt wird, werden zum NAND-Schaltkreis 17 geführt. Der NAND-Schaltkreis 17 erzeugt ein Signal 1NTRAS. Das Signal INTRAS wird an den internen Adressenzählersteuerungsschaltkreis 8 geführt. Dazu erzeugt der NAND-Schaltkreis 17 ein anderes Signal als ein internes Signal RAS. Ferner wird ein Signal, welches durch den internen Adressenzählersteuerungsschaltkreis 8 erzeugt wird, an den internen Adressenzählerschaltkreis 9 und an den NOR-Schaltkreis 16 geführt. Der NOR-Schaltkreis 16 erzeugt ein internes CAS-Signal.
Fig. 7 ist ein Zeitablaufdiagramm, das ein Beispiel eines Zeitablaufs zeigt, mit dem die obigen Signale jeweils arbeiten. Nach einer gewissen Zeit t0 nach dem Wechsel des CAS- Signals auf eine Logikspannung "L" wechselt das RAS-Signal zu einer Logikspannung "L". Danach wird nach einer gewissen Zeit das INTRAS-Signal als ein Signal erzeugt, welches asynchron zu dem externen Signal ist. Unter Verwendung des INTRAS-Signals und einer internen Adresse von dem internen Adressenzähler wird eine Selbstauffrischung sequentiell ausgeführt.
In solch einer konventionellen Halbleiterspeichervorrichtung mit einer Selbstauffrischungsfunktion wird ein Signal φOSCD in einem konstanten Zyklus T von dem Frequenzteilerschaltkreis 5 ausgegeben, wird das Signal RAS1 von dem internen RAS-Generatorsteuerungsschaltkreis 7 als Reaktion auf dieses Signal ausgegeben, und wird ferner eine Auffrischungsoperation durchgeführt als Reaktion auf das Signal 1NTRAS, d. h. einem internen RAS-Signal, welches von dem NOR-Schaltkreis 17 ausgegeben wird. Da das Signal φOSCD, das durch den Frequenzteilerschaltkreis 5 erzeugt wird, einen konstanten Zyklus hat, ist daher ein Selbstauffrischungszyklus für eine Selbstauffrischungsoperation konstant eingestellt, unabhängig von einer normalen Betriebsbedingung vor der Selbstauffrischungsoperation.
Wenn ein Operationszyklus für normale Operationen kurz ist, d. h. bei einer Hochgeschwindigkeitsbetriebsbedingung, steigt nebenbei bemerkt die interne Temperatur der Vorrichtung an, da ein Verbrauchsstrom während den Operationen ansteigt. Aufgrund einer Charakteristik einer Speicherzelle, welche einen Kondensator nutzt, wird die Datenhaltezeit kürzer, wenn die interne Temperatur der Vorrichtung ansteigt. Daher wird in einer konventionellen Halbleiterspeichervorrichtung mit einer Selbstauffrischungsfunktion ein Selbstauffrischungszyklus innerhalb eines vorbestimmten Bereichs eingestellt, von dem durch Erfahrungen bekannt ist, dass kein Datenverlust auftritt. Dieser Zyklus korrespondiert mit einer Datenhaltezeit bei einem Betrieb unter einer Bedingung, in der die interne Temperatur der Vorrichtung am höchsten gestiegen ist, d. h. der Normalbetriebsbedingung vor der Selbstauffrischungsoperation war eine Hochgeschwindigkeitsoperation. Deswegen wird in der konventionellen Halbleiterspeichervorrichtung die Selbstauffrischung in einem kurzen Zyklus durchgeführt, trotz der Tatsache, dass der Normalbetrieb nicht mit hoher Geschwindigkeit durchgeführt wurde, und die Datenhaltezeit ausreichend lang ist, was zu einem unnötigen Verbrauchsstrom während der Selbstauffrischung führt.
Außer bei einem Beispiel wie oben gibt es in einer Halbleiterspeichervorrichtung eine große Verschwendung der Verbrauchsleistung, der Betriebsgeschwindigkeit u. s. w., da ein Parameter, der die Temperaturcharakteristik beeinflusst, nicht ausreichend berücksichtigt wird.

Zusammenfassung der Erfindung

Die vorliegende Erfindung wurde aufgrund dieser Punkte gemacht. Dementsprechend ist ein Ziel der vorliegenden Erfindung, einen Parameter zu erfassen, der die Temperaturcharakteristik beeinflusst, und eine Halbleiterspeichervorrichtung entsprechend dem Parameter zu betreiben, um dadurch die Leistung der Halbleiterspeichervorrichtung zu verbessern, einschließlich einer Reduktion der verbrauchten Leistung und einer Verbesserung der Betriebsgeschwindigkeit.
Dieses Ziel wird durch die Merkmale von Anspruch 1 erreicht.
Eine Ausführungsform einer Halbleiterspeichervorrichtung nach der vorliegenden Erfindung umfasst: einen Speicherteil; einen Steuerungsteil für die Steuerung des Schreibens von Daten in den Speicherteil, für das Lesen von Daten aus dem Speicherteil, für das Löschen von Daten, für das Halten von Daten und für Ähnliches als Reaktion auf ein extern eingegebenes Signal; und eine Operationszykluserkennungseinrichtung für die Erkennung des Operationszyklus des extern eingegebenen Signals.
Wenn die Halbleiterspeichervorrichtung ein DRAM ist, ist der Steuerungsteil so strukturiert, dass er als Reaktion auf ein extern eingegebenes Signal RAS eine Nur-RAS-Auffrischungsoperation durchführt, und die Operationszykluserkennungseinrichtung ist so strukturiert, dass der Operationszyklus des Signals RAS während der Nur-RAS-Auffrischungsoperation erkannt wird.
Wenn die Halbleiterspeichervorrichtung ein DRAM ist, ist der Steuerungsteil so strukturiert, dass er als Reaktion auf ein extern eingegebenes Signal RAS eine CAS-vor-RAS-Autoauffrischungsoperation (CBR-Auffrischung) durchführt, und die Operationszykluserkennungseinrichtung ist so strukturiert, dass der Operationszyklus des Signals RAS während der CAS-vor-RAS-Autoauffrischungsoperation erkannt wird.
Einer der Parameter, welcher die interne Temperatur einer Halbleiterspeichervorrichtung beeinflusst, ist die Frequenz der Operationen durch den Steuerungsteil innerhalb der Vorrichtung. Da die innerhalb solch einer wie oben beschriebenen Struktur angeordnete Operationszykluserkennungseinrichtung den Operationszyklus des extern eingegebenen Signals erkennt, welches den Steuerungsteil zur Arbeit anweist, wird die Halbleiterspeichervorrichtung unter Beachtung seiner Temperaturabhängigkeit gesteuert.
Eine Ausführungsform einer Halbleiterspeichervorrichtung, die als ein DRAM funktioniert, umfasst: einen Speicherteil; einen Steuerungsteil für die Steuerung des Schreibens von Daten in den Speicherungsteil, für das Lesen von Daten aus dem Speicherungsteil, für das Halten der Daten und für Ähnliches als Reaktion auf ein extern eingegebenes Signal, und eine Selbstauffrischungseinrichtung für die Durchführung einer Auffrischung asynchron zu dem extern eingegebenen Signal, wobei die Selbstauffrischungseinrichtung jeden Selbstauffrischungszyklus nach einer gewissen Zeit während einer Selbstauffrischungsoperation allmählich ausweitet.
Dies ermöglicht, dass der Zyklus eines Selbstauffrischungssignals nach einer gewissen Zeit während der Selbstauffrischungsoperation allmählich länger wird. Während die interne Temperatur der Vorrichtung während der Selbstauffrischungsoperation ansteigt, fällt andererseits die interne Temperatur der Vorrichtung mit der Verlängerung des Selbstauffrischungszyklus allmählich ab, wodurch die Datenhaltezeit erweitert wird. Durch allmähliches Ausweiten des Selbstauffrischungszyklus ist es daher möglich, die Verbrauchsleistung zu reduzieren, während die Datenhaltefunktion beibehalten wird.
Eine andere Ausführungsform einer Halbleiterspeichervorrichtung, welche als ein DRAM entsprechend der vorliegenden Erfindung funktioniert, umfasst: einen Speicherteil; einen Steuerungsteil für die Steuerung des Schreibens von Daten in den Speicherungsteil, für das Lesen von Daten aus dem Speicherungsteil, für das Halten der Daten und für Ähnliches als Reaktion auf ein extern eingegebenes Signal; eine Operationszykluserkennungseinrichtung für die Erkennung des Operationszyklus des extern eingegebenen Signals; und eine Selbstauffrischungseinrichtung für die Durchführung einer Auffrischung asynchron zu dem extern eingegebenen Signal, wobei die Selbstauffrischungseinrichtung einen aus einer Vielzahl von Selbstauffrischungszyklen entsprechend einem Operationszyklus eines extern eingegebenen Signals auswählt, welches durch die Operationszykluserkennungseinrichtung während einer Selbstauffrischungsoperation erkannt wird.
In der obigen Halbleiterspeichervorrichtung ist die Selbstauffrischungseinrichtung strukturiert, um bei einem längeren Operationszyklus des extern eingegebenen Signals einen längeren Selbstauffrischungszyklus auszuwählen.
Dies ermöglicht, den Selbstauffrischungszyklus entsprechend dem Operationszyklus des extern eingegebenen Signals zu verändern, welches die interne Temperatur der Halbleiterspeichervorrichtung beeinflusst, so dass der Leistungsverbrauch während der Selbstauffrischungsoperation mittels einfacher und schneller Steuerung reduziert wird.
Eine weitere Ausführungsform einer Halbleiterspeichervorrichtung, welche als ein DRAM entsprechend der vorliegenden Erfindung funktioniert, umfasst: einen Speicherteil; einen Steuerungsteil für die Steuerung des Schreibens von Daten in den Speicherungsteil, für das Lesen von Daten aus dem Speicherungsteil, für das Halten der Daten und für Ähnliches als Reaktion auf ein extern eingegebenes Signal; eine Operationszykluserkennungseinrichtung für die Erkennung des Operationszyklus des extern eingegebenen Signals; und eine Selbstauffrischungseinrichtung für die Durchführung einer Auffrischung asynchron zu dem extern eingegebenen Signal, wobei die Selbstauffrischungseinrichtung einen aus einer Vielzahl von Selbstauffrischungszyklen entsprechend einem Operationszyklus des extern eingegebenen Signals auswählt, welches durch die Operationszykluserkennungseinrichtung am Beginn einer Selbstauffrischungsoperation erkannt wird, und allmählich jeden Selbstauffrischungszyklus nach einer gewissen Zeitperiode während der Selbstauffrischungsoperation ausweitet.
In solch einer Struktur ist es möglich, in großem Maß die verbrauchte Leistung zu reduzieren.
Eine noch andere Ausführungsform einer Halbleiterspeichervorrichtung, welche als ein DRAM entsprechend der vorliegenden Erfindung funktioniert, umfasst: einen Speicherteil; einen Steuerungsteil für die Steuerung des Schreibens von Daten in den Speicherungsteil, für das Lesen von Daten aus dem Speicherungsteil, für das Halten der Daten und für Ähnliches als Reaktion auf ein extern eingegebenes Signal; eine Operationszykluserkennungseinrichtung für die Erkennung des Operationszyklus des extern eingegebenen Signals; und eine CBR-Auffrischungseinrichtung für die Durchführung einer CBR-Auffrischung in einem Basiszyklus, welcher entsprechend eines Operationszyklus des extern eingegebenen Signal bestimmt wird, wobei die CBR-Auffrischungseinrichtung als Reaktion auf den spezifischen Operationszyklus des extern eingegebenen Signals, der von der Operationszykluserkennungseinrichtung während einer CBR-Auffrischungsoperation erkannt wird, die CBR-Auffrischungsoperation in einem Zyklus durchführt, der durch Veränderung des Basiszyklus ermittelt wird.
In der obigen Halbleiterspeichervorrichtung kann die CBR-Auffrischungseinrichtung so strukturiert werden, dass der Zyklus für die Durchführung der CBR-Auffrischungsoperation in größerem Maß verändert wird als die Veränderung in dem Operationszyklus, welche durch die Operationszykluserkennungseinrichtung erkannt wird.
Wenn sich in solch einer Struktur der Operationszyklus des extern eingegebenen Signals verändert, welcher die interne Temperatur der Halbleiterspeichervorrichtung beeinflußt, wird der Zyklus der CBR-Auffrischungsoperation, der entsprechend dem Operationszyklus des extern eingegebenen bestimmt wird, in größerem Maß reduziert als z. B. die Veränderung im Operationszyklus des extern eingegebenen Signals. Daher ist es möglich, die CBR-Auffrischungsoperation unter Berücksichtigung einer Veränderung der internen Temperatur der Halbleiterspeichervorrichtung zu steuern, und den Verbrauch von Leistung während der CBR-Auffrischung zu reduzieren.
Eine noch andere Ausführungsform einer Halbleiterspeichervorrichtung entsprechend der vorliegenden Erfindung umfasst: einen Speicherteil; einen Steuerungsteil für die Steuerung des Schreibens von Daten in den Speicherungsteil, für das Lesen von Daten aus dem Speicherungsteil, für das Löschen von Daten, für das Halten der Daten und für Ähnliches als Reaktion auf ein extern eingegebenes Signal; eine Operationszykluserkennungseinrichtung für die Erkennung des Operationszyklus des extern eingegebenen Signals; eine Auffrischungseinrichtung für die Durchführung einer Auffrischung für das Halten von Daten, die in dem Speicherteil gespeichert sind; und einer Anweisungssignalerzeugungseinrichtung für die Erzeugung einer Auffrischungsanweisung, welches die Auffrischungseinrichtung betreibt, wobei die Anweisungssignalerzeugungseinrichtung den Zyklus des Auffrischungsanweisungssignals so verändert, dass die Frequenz der Auffrischung kleiner wird, wenn der Operationszyklus des extern eingegebenen Signals, das durch die Operationszykluserkennungseinrichtung erkannt wird, länger wird.
In solch einer Struktur verändert sich die Frequenz der Auffrischungsoperation abhängig von dem Operationszyklus des extern eingegebenen Signals, so dass die Frequenz der Auffrischungsoperation kleiner wird, wenn der Operationszyklus des extern eingegebenen Signals länger wird. Im Allgemeinen hat eine Halbleiterspeichervorrichtung eine Charakteristik, dass die interne Temperatur der Halbleiterspeichervorrichtung niedrig wird, wenn die Vorrichtung mit niedriger Geschwindigkeit betrieben wird, und die Datenhaltezeit der Halbleiterspeichervorrichtung länger wird, wenn die interne Temperatur der Vorrichtung niedrig ist. Selbst wenn die Frequenz der Auffrischungsoperation in einem Betriebszustand niedriger Geschwindigkeit mit einem langen Operationszyklus reduziert wird, um einen Auffrischungszyklus auszuweiten, gehen daher Daten nicht verloren. Deshalb wird durch die Reduzierung der Frequenz der Auffrischungsoperation während eines Betriebs bei niedriger Geschwindigkeit der Verbrauch von Leistung reduziert. Da eine Reduktion des Verbrauch von Leistung einen Anstieg der internen Temperatur der Vorrichtung hindert, wird die Datenhaltezeit noch länger. Somit ist es durch Reduzieren der Frequenz der Auffrischungsoperation möglich, den Verbrauch von Leistung zu reduzieren, während die Datenhaltefunktion beibehalten wird.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm, das die Struktur eines Teils einer Halbleiterspeichervorrichtung zeigt, welche eine Selbstauffrischungsfunktion und eine CBR-Auffrischungsfunktion entsprechend einer bevorzugten Ausführungsform durchführt;
Fig. 2 ist ein Zeitablaufdiagramm eines jeden Signals, wie es ist, wenn ein Operationszyklus eines Signals RAS kurz ist, in der Halbleiterspeichervorrichtung nach der bevorzugten Ausführungsform;
Fig. 3 ist ein Zeitablaufdiagramm eines jeden Signals, wie es ist, wenn ein Operationszyklus eines Signals RAS lang ist, in der Halbleiterspeichervorrichtung nach der bevorzugten Ausführungsform;
Fig. 4 ist ein Zeitablaufdiagramm, das die Details eines Verfahrens für die Steuerung eines jeden Signals während einer CBR-Auffrischung in der Halbleiterspeichervorrichtung nach der bevorzugten Ausführungsform zeigt;
Fig. 5 ist ein Kennliniendiagramm, das die Beziehung zwischen einem Operationszyklus, einer internen Temperatur und einer Datenhaltezeit einer Halbleiterspeichervorrichtung zeigt;
Fig. 6 ist ein Blockdiagramm, das einen Teil einer konventionellen Halbleiterspeichervorrichtung zeigt, welche eine Selbstauffrischungsfunktion durchführt; und
Fig. 7 ist ein Zeitablaufdiagramm eines jeden Signals in der konventionellen Halbleiterspeichervorrichtung.

Beschreibung der bevorzugten Ausführungsformen

Im Folgenden wird eine bevorzugte Ausführungsform der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschrieben.
Fig. 1 ist ein Blockdiagramm, das die Struktur eines Teils einer Halbleiterspeichervorrichtung zeigt, welche eine Selbstauffrischungsfunktion und eine CBR-Auffrischungsfunktion durchführt.
Wie in Fig. 1 gezeigt, umfasst ein Modeerkennungsschaltkreis 110 für die Erkennung eines Betriebsmodes einen Schaftkreis 111 für Nur-RAS-Auffrischung und normale Lese-/Schreiberkennung (in Fig. 1 abgekürzt: Schaltkreis für Nur-RAS-Auffr. & normale L/S-Erkennung), einen Schaltkreis 112 für CBR-Auffrischungserkennung (in Fig. 1 abgekürzt: Schaltkreis f. CBR-Auffrischungs-Erkennung) und einen Schaltkreis 113 für Selbstauffrischungserkennung (in Fig. 1: Schaltkreis f. Selbst-Auffrischungs-Erkennung). An der Ausgabeseite des Modeerkennungsschaltkreises 110 sind ein erstes internes Zeitglied 114 und ein zweites internes Zeitglied 118, ein externer Taktzähler 115, ein Schaltkreis 116 für CBR-Auffrischungssignalerzeugung (in Fig. 1 abgekürzt: Schaltkreis für CBR-Auffrischungssignalerzeugung), ein Schaltkreis 117 für Selbstauffrischungssignalerzeugung (in Fig. 1 abgekürzt: Schaltkreis für Selbst-Auffrischungssignalerzeugung), zwei Frequenzteilerschaltkreise 119 und 120 und ein Schaltkreis 121 für die Erzeugung eines internen RAS-Signals (in Fig. 1 abgekürzt: Schaltkreis für INRAS-Signalerzeugung) angeordnet. Die Bezeichnungen RAS, CAS, MNORM, MCBR, MSELF, TMR11, TMR21-23, NORMPRCO-2, CBRPRCO-2, CCBR, CSELF und INRAS bezeichnen Signale.
Fig. 2 und Fig. 3 sind Zeitablaufdiagramme der jeweiligen Signale RAS, CAS, MNORM, MCBR, MSELF, TMR11, TMR21-23, NORMPRCO-2, CBRPRCO-2, CCBR, CSELF und INRAS. Die Prozesse, in denen die jeweiligen Signale erzeugt werden, die Zyklen und Ähnliches der jeweiligen Signale werden später beschrieben. Zuerst werden nur die Beziehungen zwischen der Eingabe und der Ausgabe eines jeden Signals innerhalb eines jeden Schaltkreises beschrieben.
In dem in Fig. 1 gezeigten Schaltkreis werden das Signal RAS und das Signal CAS in den Schaltkreis 111 für Nur-RAS-Auffrischung und normale Lese-/Schreiberkennung, den Schaltkreis 112 für CBR-Auffrischungserkennung und den Schaltkreis 113 für Selbstauffrischungserkennung eingegeben, welche innerhalb des Modeerkennungsschaltkreises 110 angeordnet sind. Ferner erzeugt der Schaltkreis 111 für Nur-RAS-Auffrischung und normale Lese-/Schreiberkennung das Signal MNORM. Das Signal MNORM wird dem internen Zeitglied 114, dem externen Zykluszähler 115 und dem Schaltkreis 121 für die Erzeugung eines internen RAS-Signals zugeführt. Der Schaltkreis 112 für CBR-Auffrischungserkennung erzeugt das Signal MCBR. Das Signal MCBR wird dem internen Zeitglied 114, dem externen Zykluszähler 115 und dem Schaltkreis 116 für CBR-Auffrischungssignalerzeugung zugeführt. Der Schaltkreis 113 für Selbstauffrischungserkennung erzeugt das Signal MSELF. Das Signal MSELF wird dem Schaltkreis 117 für Selbstauffrischungssignalerzeugung und dem zweiten internen Zeitglied 118 zugeführt.
Als Nächstes erzeugt das erste interne Zeitglied als Reaktion auf die zwei Signale MNORM und MCBR das Signal TMR11. Dieses Signal wird dem externen Zykluszähler 115 zugeführt. Als Reaktion auf die drei Signale TMR11, MNORM und MCBR erzeugt der externe Zykluszähler 115 die 3-Bit-Signale NORMPRCO-2 und CBRPRCO-2, deren jedes die Geschwindigkeit des extern eingegebenen Signals RAS ausdrückt. Die Signale NORMPRCO-2 und CBRPRCO-2 werden dem Schaltkreis 117 für Selbstauffrischungssignalerzeugung zugeführt. Das Signal CBRPRCO-2 wird auch dem Schaltkreis 116 für CBR-Auffrischungssignalerzeugung zugeführt. Ferner werden die extern eingegebenen Signale RAS und CAS auch direkt und indirekt dem ersten internen Zeitglied 114, dem externen Zykluszähler 115, dem Schaltkreis 116 für CBR-Auffrischungssignalerzeugung, dem Schaltkreis 117 für Selbstauffrischungssignalerzeugung und dem Schaltkreis 121 für die Erzeugung eines internen RAS-Signals zugeführt.
Wie später beschrieben, erzeugt der externe Zykluszähler 115, der als Operationszykluserkennungseinrichtung für die Erkennung eines extern eingegebenen Signals RAS dient, die 3-Bit-Signale NORMPRCO-2 und CBRPRCO-2 als Erkennungsergebnis des Operationszyklus des extern eingegebenen Signals RAS.
Andererseits erzeugt das zweite interne Zeitglied 118 nach Empfang des Signals MSELF das Signal TMR21, das einen Zyklus für die Durchführung einer Selbstauffrischung einstellt. Das Signal TMR21 wird direkt dem Schaltkreis 117 für Selbstauffrischungssignalerzeugung zugeführt. Das Signal TMR21 wird sequentiell durch die Frequenzteiler 119 und 120 geteilt, und die sich ergebenden Signale TMR22 und TMR23 werden jedes dem Schaltkreis 117 für Selbstauffrischungssignalerzeugung zugeführt.
Nach Empfang der Signale CBRPRCO-2 und MCBR erzeugt der Schaltkreis 116 für CBR- Auffrischungssignalerzeugung das Signal CCBR. Das Signal CCBR wird dem Schaltkreis 121 für die Erzeugung eines internen RAS-Signals zugeführt. Der Schaltkreis 117 für Selbstauffrischungssignalerzeugung erzeugt nach Empfang der Signale NORMPRCO-2, CBRPRCO-2, MCBR und TMR21 bis TMR23 das Signal CSELF. Das Signal CSELF wird dem Schaltkreis 121 für die Erzeugung eines internen RAS-Signals zugeführt. Der Schaltkreis 121 für die Erzeugung eines internen RAS-Signals erzeugt als Reaktion auf die Signale MNORM, CCBR und CSELF das Signal INRAS, welches als ein Auffrischungsanweisungssignal dient. Das Signal INRAS wird den Speicherzellen und Ähnlichem zugeführt. Der Schaltkreis 116 für CBR-Auffrischungssignalerzeugung, der Schaltkreis 117 für Selbstauffrischungssignalerzeugung und der Schaltkreis 121 für die Erzeugung eines internen RAS- Signals bilden die Anweisungssignalerzeugungseinrichtung für die Erzeugung des Signals INRAS, welches als das Auffrischungsanweisungssignal dient. Obgleich in Fig. 1 weggelassen, umfasst die Halbleiterspeichervorrichtung ferner ein Speicherzellenfeld, das gebildet wird durch Anordnen einer Anzahl von Speicherzellen und eines Steuerungsschaltkreises, der als Auffrischungseinrichtung für das Zuführen eines Stroms für das Halten der Daten in den jeweiligen Speicherzellen als Reaktion auf das Signal RAS dient.
Als Nächstes werden die Operationen innerhalb des oben beschriebenen Schaltkreises mit Bezug auf Fig. 2 und 3 beschrieben.
Fig. 2 ist ein Zeitablaufdiagramm eines jeden Signals, wie es ist, wenn ein Operationszyklus des Signals RAS kurz ist. In Fig. 2 ist eine lange Periode P10 eine Nur-RAS-Auffrischungsperiode des Signals INRAS. Dies ist ein Mode, in dem das Signal MNORM, das von dem Schaltkreis 111 für Nur-RAS-Auffrischung und normale Lese-/Schreiberkennung ausgegeben wird, auf einer Logikspannung "H" bleibt. Eine Periode P20 des Signals INRAS ist eine CBR-Auffrischungsperiode. Dies ist ein Mode, in dem das Signal MCBR, das von dem Schaltkreis 112 für CBR-Auffrischungserkennung ausgegeben wird, auf einer Logikspannung "H" bleibt. Die CBR-Auffrischungsperiode P20 beginnt, nachdem das Signal CAS auf eine Logikspannung "L" wechselt und das Signal RAS auf eine Logikspannung "L" wechselt, um einen Selbstauffrischungsmode aufzurufen.
Ferner wechselt nach einer gewissen Zeitperiode nach dem Beginn der CBR-Auffrischungsperiode P20 das Signal MSELF, das der Schaltkreis 113 für Selbstauffrischungserkennung ausgibt, auf die Logikspannung "H". Beim Anstieg des Signals MSELF beginnt die Selbstauffrischungsperiode P30, in der das interne Signal INRAS Auffrischungen durchführt. In der vorliegenden, bevorzugten Ausführungsform besteht die Selbstauffrischungsperiode P30 aus Teilperioden P31, P32 und P33, in dieser Reihenfolge. Während ein normaler Operationszyklus etwa 200 ns ist, ist die Datenhaltezeit 200 ms, und Datenhaltezeit eines DRAM ungefähr 106 mal so lang wie ein normaler Operationszyklus. Obgleich Fig. 2 eine Differenz zwischen dem normalen Operationszyklus und dem Selbstauffrischungszyklus zeigt, und der Selbstauffrischungszyklus aus Gründen der Veranschaulichung nur klein ist, ist der Selbstauffrischungszyklus etwa 1000 mal so lang wie der normale Operationszyklus.
Während der Nur-RAS-Auffrischungsperiode P10 wird Auffrischung mit demselben Zyklus durchgeführt wie das Signal RAS, das extern eingegeben wird. Da in dem in Fig. 2 gezeigten Beispiel der Operationszyklus des Signals RAS kurz ist, wird Nur-RAS-Auffrischung in einem kurzen Zyklus durchgeführt. In der vorliegenden, bevorzugten Ausführungsform sind die Operationen ähnlich zwischen einer normalen Lese-/Schreibperiode, welches der normale Operationszyklus ist, und der Nur-RAS-Auffrischungsperiode P10.
In der vorliegenden, bevorzugten Ausführungsform ändert ferner der externe Zykluszähler 115, der als die zuvor beschriebene Operationszykluserkennungseinrichtung arbeitet, als Reaktion auf das Signal TMR11 von dem ersten internen Zeitglied 114 den Wert des 3-Bit- Signals NORMPRCO-2 bei einer Nur-RAS-Auffrischungszeit t11.
Da Fig. 2 einen Fafl zeigt, in dem die Nur-RAS-Auffrischungsoperation vor dem Beginn des Selbstauffrischungsmodes auf einer hohen Geschwindigkeit ist, ist in dem externen Zykluszähler 115 das 3-Bit-Signal NORMPRCO-2 zum Zeitpunkt t11 ein Signal, das einen großen numerischen Wert ausdrückt. Mit anderen Worten: zum Zeitpunkt t11 hat das signifikanteste Signal NORMPRC2 die Logikspannung "H", das Signal NORMPRC1 die Logikspannung "H" und das Signal NORMPRCO die Logikspannung "L". Da der Wert des Signals NORMPRCO-2 groß ist, erzeugt der Schaltkreis 117 für Selbstauffrischungssignalerzeugung ein Signal, das auf dem Signal TMR21 basiert, welches einen Zyklus mit ungeteilter Frequenz hat, als Selbstauffrischungszyklus (d. h. als Zyklus des interne Signals INRAS) für die Periode P31 unter dem Selbstauffrischungsmode. Mit Beginn der Periode P32 nach einer vorbestimmten Zeitperiode erzeugt der Schaltkreis 117 für Selbstauffrischungssignalerzeugung das Signal TMR22 mit einem Zyklus doppelt so lang wie der des Signals TMR21 als Selbstauffrischungszyklus. Mit Beginn der Periode P33 nach einer vorbestimmten Zeitperiode erzeugt der Schaltkreis 117 für Selbstauffrischungssignalerzeugung ein Signal, das auf dem Signal TMR23 mit einem Zyklus basiert, der viermal so lang ist wie der des Signals TMR21, als Selbstauffrischungszyklus.
Da in der Selbstauffrischungssteuerung nach der vorliegenden Ausführungsform der Selbstauffrischungszyklus so gesteuert wird, dass er nach einer gewissen Zeitperiode während der Selbstauffrischungsperiode länger wird, fällt daher der Stromverbrauch während der Selbstauffrischungsoperation schließlich auf etwa ¹/&sub4; des konventionellen Verbrauchsstroms. Da die Datenhaltezeit mit länger werdendem Selbstauffrischungszyklus länger wird, wie später beschrieben wird, beschädigt dies nicht die Datenhaltefunktion, selbst wenn der Selbstauffrischungszyklus allmählich länger wird.
Als Nächstes ist Fig. 3 ein Zeitablaufdiagramm, das einen Fall zeigt, in dem der Operationszyklus des Signals RAS lang ist, d. h. während Operationen niedriger Geschwindigkeiten. Wie in Fig. 3 gezeigt, wird während der Nur-RAS-Auffrischungsperiode P10 Nur-RAS- Auffrischung innerhalb eines längeren Zyklus als in dem in Fig. 2 gezeigten Fall durchgeführt. D. h. die Operation wird mit niedriger Geschwindigkeit durchgeführt. Da die Nur-RAS- Auffrischungsoperation vor dem Beginn des Selbstauffrischungsmodes mit niedriger Geschwindigkeit durchgeführt wird, ist der numerische Wert klein, der durch das 3-Bit-Signal NORMPRCO-2 zu einem Zeitpunkt t11 ausgedrückt wird, welcher durch das Signal TMR11 von dem ersten internen Zeitglied 114 definiert wird. Mit anderen Worten: Der signifikanteste Wert NORMPRC2 hat eine Logikspannung "L", das Signal NORMPRC1 hat eine Logikspannung "H", und das Signal NORMPRCO hat ein Logikspannung "L". Da der Wert des Signals NORMPRCO-2 klein ist, wird der Selbstauffrischungszyklus während der Periode P32 unter dem Selbstauffrischungsmode von Anfang an zu einem Signal, welches auf dem Signal TMR22 mit einem Zyklus basiert, welcher zweimal so lang ist wie der des Signals TMR21. Darauf folgend wird nach einer gewissen Zeit der Selbstauffrischungszyklus in der Periode P33 zu einem Signal, welches auf dem Signal TMR23 mit einem Zyklus basiert, welcher viermal so lang ist wieder der des Signals TMR21.
Wenn die Operation während der in Fig. 3 gezeigten Nur-RAS-Auffrischungsperiode mit niedriger Geschwindigkeit durchgeführt wird, gibt es daher von Anfang an keine Periode 31 mit einem kurzen Zyklus, und deshalb wird der Verbrauchsstrom weiter reduziert, da der Selbstauffrischungszyklus unmittelbar nach dem Beginn der Selbstauffrischungsmodes ¹/&sub4; dessen ist wie in dem Fall, in dem die Operation mit hoher Geschwindigkeit während der in Fig. 2 gezeigten Nur-RAS-Auffrischungsperiode durchgeführt wird. Der Effekt der Reduzierung des Verbrauchsstroms ist besonders bemerkbar während Operationen, in denen eine normale Operation, wie eine Nur-RAS-Auffrischung, eine Selbstauffrischung und normales Lesen/Schreiben und eine Selbstauffrischungsoperation häufig miteinander abwechseln.
Als Nächstes wird eine Beschreibung der Details eines Verfahrens der Steuerung des Auffrischungszyklus während der CBR-Auffrischungsperiode P20 gegeben. Fig. 4 ist ein Zeitablaufdiagramm, das einen Teil vergrößert, der mit der in Fig. 2 oder 3 gezeigten CBR-Auffrischungsperiode korrespondiert. In Fig. 4 umfasst die CBR-Auffrischungsperiode P20 die Teilperioden P21-P25. Die Teilperiode P21 ist eine CBR-Auffrischungsperiode der Hochgeschwindigkeitsoperation, während die Teilperioden P22 bis P24 CBR-Auffrischungsperioden bei niedriger Operationsgeschwindigkeit sind.
Zuerst wird angenommen, dass bei einer Durchführung einer CBR-Auffrischung mit hoher Geschwindigkeit während der Teilperiode P21 am Endzeitpunkt T31 eine Hochgeschwindigkeitsoperation aus dem Wert des Signals NORMPRCO-2 erkannt wird. Daher wird der Zyklus des extern eingegebenen Signals während der Teilperiode P22 lang, um die Operation zu verlangsamen, wodurch der Zyklus des internen Signals in Synchronisation mit dem Zyklüs des extern eingegebenen Signals RAS lang wird.
Falls zum Endzeitpunkt t32 der Teilperiode P22 erkannt wird, dass die Operation eine Operation niedriger Geschwindigkeit ist, wird das interne Signal INRAS in der nächsten Teilperiode P23 für jedes zweite Signal des extern eingegebenen Signals RAS erzeugt, da erkannt wurde, dass die Operation während der laufenden Teilperiode P22 eine Operation niedriger Geschwindigkeit ist. D. h., obgleich die Zeit selbst, zu der das interne Signal INRAS ausgegeben wird, dieselbe wie die Zeit ist, zu der das Signal RAS ausgegeben wird, trifft nicht immer zu, dass das interne Signal INRAS jedesmal ausgegeben wird; wenn das Signal RAS ausgegeben wird. Mit anderen Worten: obgleich ein CBR-Auffrischungsanweisungssignal als Reaktion aus dem extern eingegebenen Signal als Reaktion auf das interne Signal INRAS erzeugt wird, wird die Vorrichtung so gesteuert, dass das CBR-Auffrischungsanweisungssignal in Synchronisation mit nur einem Teil des extern eingegebenen Signals RAS erzeugt wird, wenn erkannt wird, dass der Operationszyklus des Signals RAS lang ist. Dies ist dasselbe in der nächsten Teilperiode P24.
Falls zu einem Endzeitpunkt t34 der laufenden Teilperiode P24 erkannt wird, dass die Operation immer noch eine Operation niedriger Geschwindigkeit ist, wird die Vorrichtung in der nächsten Teilperiode P25 so gesteuert, dass das interne Signal INRAS für jedes dritte extern eingegebene Signal RAS erzeugt wird. D. h., es gibt eine Pulszahl für das Nichterzeugen des CBR-Auffrischungsanweisungssignal innerhalb des extern eingegebenen Signals RAS.
Wenn der Operationszyklus des extern eingegebenen Signals RAS lang wird, wird daher in der vorliegenden Ausführungsform die Vorrichtung so gesteuert, dass eine Periode geschaffen wird mit einem Zyklus, der nicht derselbe ist wie der Operationszyklus des extern eingegebenen Signals RAS, und der nicht CBR-Auffrischung verursacht, d. h., dass die Vorrichtung mit niedriger Geschwindigkeit betrieben wird. Wenn die CBR-Auffrischung langsam wird, da der Verbrauchsstrom und die interne Temperatur der Vorrichtung reduziert sind, wird die Datenhaltezeit der Speicherzellen lang und ein tatsächlicher Auffrischungszyklus wird lang. Da der Verbrauchsstrom weiter reduziert wird, wenn der tatsächliche Auffrischungszyklus auf diese Weise lang wird, wächst der Abstand zu der Datenhaltezeit der Speicherzellen. In dieser Ausführungszeit verringert sich die Verbrauchsleistung auf'/Z oder 1/3, da der tatsächliche Auffrischungszyklus nach jedem zweiten, extern eingegebenen Signal RAS oder jedem dritten extern eingegebenen Signal RAS auftritt.
Während die vorliegende Ausführungsform verlangt, dass ein 3-Bit-Signal als die Signale NORMPRCO-2 und CBRPRCO-2 ausgegeben werden, welches ein Erkennungsergebnis des Operationszyklus durch den externen Zykluszähler 115 ausdrückt, wird der Selbstauffrischungsoperationszyklus bis zum Vierfachen entsprechend diesem Signal ausgeweitet, und der CBR-Auffrischungsoperationszyklus wird bis zu jedem dritten extern eingegebenen Signal RAS ausgeweitet; jedoch ist die vorliegende Erfindung nicht auf solch eine bevorzugte Ausführungsform begrenzt. Statt dessen ist eine feiner Steuerung möglich.
Obgleich der Basiszyklus für CBR-Auffrischung, der als ein Zyklus definiert ist, der zweimal so lang ist wie der Operationszyklus des extern eingegebenen Signals RAS, zu einem Zyklus verändert wird, der in der vorliegenden Ausführungsform wieder noch zweimal oder dreimal länger ist, kann der Basiszyklus für CBR-Auffrischung zu einem langen CBR-Auffrischungszyklus verändert werden, der von dem Zyklus des extern eingegebenen Signals RAS abgetrennt wird. Auch in diesem Fall ist es durch Veränderung des CBR-Auffrischungszyklus in größerem Maß als eine Veränderung des extern eingegebenen Signals RAS möglich, die verbrauchte Leistung zu reduzieren, während die Datenhaltefunktion unter einer Bedingung beibehalten wird, dass die Halbleiterspeichervorrichtung sehr häufig oder sehr selten betrieben wird.
Als Nächstes wird eine Beschreibung der Beziehung zwischen der Operationsgeschwindigkeit, d. h. dem Operationszyklus der Halbleiterspeichervorrichtung, der internen Temperatur der Vorrichtung und der Datenhaltezeit gegeben.
Fig. 5 ist ein Kennliniendiagramm, das die Beziehung zwischen dem Operationszyklus, der internen Temperatur und der Haltezeit zeigt, und die Umgebungstemperatur als einen Parameter verwendet. In Fig. 5 zeigt die horizontale Achse den Operationszyklus tRC, zeigt die vertikale Achse auf der linken Seite die interne Temperatur der Vorrichtung, und zeigt die vertikale Seite auf der rechten Seite die Datenhaltezeit. Die Kennlinienkurven C25, C50 und C75 sind Kennlinienkurven, die mit Fällen korrespondieren, in denen die Umgebungstemperatur 25ºC, 50ºC bzw. 75ºC ist. In jedem Fall wird der Operationszyklus kürzer, und die interne Temperatur der Vorrichtung steigt an, wenn die Vorrichtung mit hoher Geschwindigkeit betrieben wird. Wenn andererseits der Operationszyklus tRC länger wird, nimmt die interne Temperatur der Vorrichtung ab und die Datenhaltezeit wird lang.
Während die vorliegende Ausführungsform verlangt, dass der Operationszyklus erkannt wird, um den aktuellen Auffrischungszyklus zu steuern, so dass die verbrauchte Leistung reduziert wird, kann dies kombiniert werden mit einer anderen Steuerung, bei der die interne Temperatur der Vorrichtung direkt erkannt wird, um den Auffrischungszyklus zu steuern. Kurz gesagt: durch Steuerung der Halbleiterspeichervorrichtung unter Verwendung eines Parameters, welcher die interne Temperatur der Vorrichtung beeinflusst, ist es möglich, die verbrauchte Leistung zu reduzieren, die Operationsgeschwindigkeit zu verbessern, u. s. w.
Z. B. ist es möglich, die Verzögerungszeit eines Verzögerungsschaltkreises zu steuern, welcher in einer Halbleiterspeichervorrichtung angeordnet ist, und dabei ein Signal zu verwenden, das durch die Operationszykluserkennungseinrichtung erkannt wird. Da die interne Temperatur ansteigt und die Verzögerungszeit eines Verzögerungsschaltkreises lang wird, wenn die Operationszeit der Halbleiterspeichervorrichtung kurz wird, ist es z. B. unter Verwendung eines Signals, das durch die Operationszykluserkennungseinrichtung erkannt wird, möglich, die Schaltkreise zu strukturieren, welche die Verzögerungszeit kürzen.
Während es ein Bezugsspannungssignal von einem Bezugsspannungsgeneratorschaltkreis, einen Eingabeschaltpegel und Ähnliches für einen Schaltkreis mit einer Temperaturcharakteristik gibt, kann solch ein Signal oder Pegel korrigiert werden entsprechend dem Operationszyklus des extern eingegebenen Signals.

Claims

1. Halbleiterspeichervorrichtung, die umfasst:

einen Speicherteil;

einen Steuerungsteil für die Steuerung des Schreibens oder des Haltens von Daten in dem Speicherteil und für das Lesen von Daten aus dem Speicherteil als Reaktion auf ein extern eingegebenes Signal; und

eine Auffrischeinrichtung (121), die in dem Steuerungsteil ausgebildet ist, für die Durchführung einer Auffrischoperation, um so die Daten in dem Speicherteil zu erhalten,

dadurch gekennzeichnet, dass

die Halbleiterspeichervorrichtung ferner eine Operationszykluserkennungseinrichtung (115) umfasst, für die Erkennung eines Operationszyklus des extern eingegebenen Signals, und

die Auffrischeinrichtung (121) so strukturiert ist, dass die Frequenz der Auffrischung kleiner wird, wenn der Operationszyklus des extern eingegebenen Signale länger wird.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung ein DRAM ist,

die Operationszykluserkennungseinrichtung (115) so strukturiert ist, dass ein Operationszyklus eines Signals RAS als das extern eingegebene Signal während einer Nur-RAS-Auffrischoperation erkannt wird, und

die Auffrischeinrichtung (121) strukturiert ist, um die Nur-RAS-Auffrischoperation abhängig von dem Operationszyklus des Signals RAS durchzuführen.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung ein DRAM ist,

die Operationszykluserkennungseinrichtung (115) so strukturiert ist, dass ein Operationszyklus des Signals RAS als das extern eingegebene Signal während einer CAS-vor-RAS- Autoauffrischoperation (CBR-Auffrischung) erkannt wird, und

4. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wobei die Halbleiterspeichervorrichtung ein DRAM ist,

die Auffrischeinrichtung (121) strukturiert ist, um eine aus einer Vielzahl von Selbstauffrischungszyklen auszuwählen, und

jeder Selbstauffrischungszyklus nach einer bestimmten Zeitspanne nach Beginn einer Selbstauffrischperiode graduell ausgeweitet wird.

5. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wobei die Halbleiterspeichervorrichtung ein DRAM ist, und die Auffrischeinrichtung (121) strukturiert ist, zu mindestens am Beginn der Selbstauffrischperiode, um eine Selbstauffrischung unter Auswahl einer der Vielzahl von Selbstauffrischungszyklen durchzuführen, welche entsprechend dem Operationszyklus des extern eingegebenen Signals bestimmt wird.

6. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die Auffrischeinrichtung (121) strukturiert ist, um einen längeren Selbstauffrischungszyklus auszuwählen, wenn der Operationszyklus des extern eingegebenen Signals länger ist.

7. Halbleiterspeichervorrichtung nach Anspruch 5, wobei das extern eingegebene Signal ein Signal RAS ist.

8. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die Auffrischeinrichtung (121) jeden Selbstauffrischungszyklus nach einer bestimmten Zeitspanne nach Beginn einer Selbstauffrischperiode graduell ausweitet.

9. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Auffrischeinrichtung (121) strukturiert ist, um eine CBR-Auffrischung in einem Grundzyklus durchzuführen, der bestimmt wird entsprechend dem Operationszyklus des extern eingegebenen Signals, wenn der Operationszyklus des extern eingegebenen Signals in einem bestimmten Bereich eines Operationszyklus während der CBR-Aufrischoperation liegt, und um eine CBR-Auffrischung in einem anderen als dem Grundzyklus durchzuführen, wenn der Operationszyklus des extern eingegebenen Signals nicht in dem bestimmten Bereich eines Operationszyklus während der CBR-Aufrischoperation liegt.

10. Halbleiterspeichervorrichtung nach Anspruch 9, wobei die Auffrischeinrichtung (121) strukturiert ist, um zu einem größeren Zyklus für die Durchführung der CBR-Auffrischoperation zu wechseln als bei einem Wechsel im Operationszyklus, der durch die Operationszykluserkennungseinrichtung erkannt wird, wenn die CBR-Auffrischoperation in dem Zyklus anders als dem Grundzyklus durchgeführt wird.

11. Halbleiterspeichervorrichtung nach Anspruch 9 oder 10, wobei das extern eingegebene Signal ein Signal RAS ist.