DE3783569T2

DE3783569T2 - Halbleiterspeicher zur ausfuehrung einer selbstauffrischungsoperation.

Info

Publication number: DE3783569T2
Application number: DE8787309863T
Authority: DE
Inventors: Takeo Esuperansa Dai Tatematsu
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-11-07
Filing date: 1987-11-06
Publication date: 1993-05-13
Anticipated expiration: 2007-11-07
Also published as: US4982369A; EP0267052B1; EP0267052A2; DE3783569D1; EP0267052A3; JPS63121197A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung und insbesondere auf eine Halbleiterspeicheranordnung, die ein Auffrischungs-Anforderungs-Signal erzeugt, das benötigt wird, eine Selbst-Auffrischung durchzuführen, wenn Auffrischung nötig wird.
In einem dynamischen random-access-Baustein (DRAM), beinhaltend eine Speicherzelle, die einen Kondensator für die Speicherung der Information hat, verblasst die Information allmählich und verschwindet auf Grund von Ladungs-Lecks des Kondensators während des Zeitverlaufs. Demzufolge muß, bevor die Information verschwindet, eine Operation durchgeführt werden, durch die die Information aufgefrischt wird, d. h. eine Auffrischungs-Operation.
Die Auffrischungs-Operation basiert auf einem Auffrischungs-Anforderungs-Signal, welches gewöhnlich von einer zentralen Prozessor Einheit (CPU) erzeugt wird, die außerhalb des DRAM-Chips vorgesehen ist, oder durch einen Zeitgeber oder einen Ring-Oszillator, der innerhalb des Chips sitzt. In beiden Fällen wird das Auffrischen intermittierend durchgeführt. In der Praxis ist ein DRAM vorgeschlagen worden, welches detektieren kann, ob eine Auffrischung nötig ist und welches die Auffrischung durchführen kann, wenn das Potential des Kondensators der Speicherzelle sich um einen Betrag ändert, der eine Auffrischung nötig macht.
Wo ein DRAM eine Selbst-Auffrischungs-Operation durchführt, ist die Funktion davon equivalent zu der eines statischen RAMs (SRAM), von Seiten der CPU außerhalb des Chips existiert jedoch ein Problem eines Konfliktes der Priorität zwischen einem Speicherzugriff und der Auffrischung innerhalb des Chips. Daher wird so ein DRAM auch als Pseudo-SRAM (PSRAM) bezeichnet.
Auf der anderen Seite werden Fluktuationen in dem Zeitintervall, in dem Auffrischung nötig ist, herbeigeführt durch Spannung, Temperatur, Herstellungsprozeß, beispielsweise Leckrate des Kondensators, und dergleichen. Bei der Methode, bei der die Auffrischung periodisch durchgeführt wird, z. B. durch das Verwenden eines Takt-Signals eines Zeitgebers, muß das Auffrischungs-Signal gekürzt werden (gewöhnlich um ca. 4 ms), um sicherzustellen, daß Zerstörung des Inhalts des Speichers unter allen Umständen vermieden werden. Daher wird die Zahl der Zeiten, zu denen eine Auffrischung ausgeführt wird, erhöht, resultierend in der Erhöhung der dissipierten Leistung und in der Erhöhung der Zahl der Zeitpunkte, bei denen ein Konflikt zwischen Auffrischung und Speicherzugriff entsteht. Das heißt, daß eine Methode, bei der die Auffrischung periodisch ausgeführt wird, unabhängig von dem Zeitpunkt, an dem eine Auffrischung nötig ist, nicht vorzuziehen ist.
Dagegen ist eine Methode bekannt, worin eine Auffrischung durchgeführt wird zu einem Zeitpunkt, an dem eine Auffrischung tatsächlich nötig ist, basierend auf der Detektion des Potentials des Kondensators. Bei dieser Methode kann das Auffrischungs-Intervall nach Bedarf verlängert werden, resultierend in einem Rückgang der Leistungsdissipation und einem Rückgang der Zahl von Zeitpunkten, bei denen ein Konflikt zwischen der Auffrischung und dein Speicherzugriff entsteht. Insbesondere ist der Vorteil der früheren Methode, daß sie beiträgt zu einer Battery-back-up-Operation. Die Methode des Detektierens des Zeitpunkts, an dem eine Auffrischung nötig ist, wird durch eine Anordnung realisiert, worin ein detektierender Kondensator, der denselben Aufbau hat wie ein Kondensator einer Speicherzelle, auf einem Substrat geformt ist, so daß die Spannung davon gemessen werden kann und der detektierende Kondensator während der Auflade-Operation aufgeladen wird, und wenn die Spannung davon unter einen vorherbestimmten Wert fällt, wird das Auffrisch-Anforderungs-Signal erzeugt.
In diesem Fall muß der Zeitpunkt der Erzeugung des Auffrisch-Anforderungs-Signals so gewählt werden, daß eine korrekte Lese-Operation durchgeführt werden kann, auch bei einer Speicherzelle, bei der als erster unter allen Speicherzellen ein Leck auftritt. Das kann jedoch geändert werden, abhängig von den Charakteristiken des Substrats, d. h. des Chips. Zusätzlich entsteht ein Problem bei der Auswahl des Ortes des detektierenden Kondensators auf dem Substrat. Demzufolge wurden konventionelle Maßnahmen getroffen, wodurch eine Vielzahl von detektierenden Kondensatoren über Sicherungen verbunden sind und die gewünschte Kapazität erhalten wird durch Schneiden oder Trennen der Sicherung mit einem Laserstrahl, so daß eine gewünschte Auffrischungszeitlage in jedem Chip erhalten wird.
Jedoch ist das Erhalten der gewünschten Kapazität durch Abtragen der Sicherung durch einen Laserstrahl schwierig und mühsam. Das Bestimmen des gewünschten Wertes der Kapazität ist auch mühsam, und außerdem muß, wenn dieselbe Kapazität ausgewählt wird, für jeden Chip eine ausreichende Toleranzgrenze sichergestellt sein. In diesem Fall wird das Auffrischungs-Intervall gekürzt und es gibt daher wenig Unterschied zwischen der Methode, die die Detektion des Potentials des Kondensators benutzt, und der Methode, bei der die Auffrischung periodisch ausgeführt wird unter Benutzung eines externen Taktes.
Eine Anordnung ist offenbart in JP-A-6083293, in der eine Anzahl von Pseudo-Speicherzellen, ähnlich in der Struktur zu realen Speicherzellen, vorgesehen sind auf demselben Chip wie die Speicherzellen. Als Antwort auf die Notwendigkeit einer Auffrischung der Pseudo-Speicherzellen wird ein Auffrischungs-Signal erzeugt, um eine Auffrischung der realen Speicherzellen zu initiieren.
Gemäß dieser Erfindung umfaßt eine Halbleiterspeicheranordnung, die eine Selbst-Auffrischung als Antwort auf ein Auffrischungs-Anforderungs-Signal durchführt:
ein Speicherzellen-Array, geformt auf einem Chip, und beinhaltend eine Vielzahl von Speicherzellen, jede vorgesehen an jedem Schnittpunkt zwischen einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen und mit einem Kondensator für die Speicherung von Information, die durch die besagte Selbst-Auffrischungs-Operation aufgefrischt werden soll;
eine Vielzahl von Pseudo-Speicherzellen, verteilt und angeordnet auf dem besagten Chip, wobei jede der besagten Vielzahl von Pseudo-Speicherzellen von ähnlichem Aufbau wie jede der besagten Speicherzellen in besagtem Speicherzellen-Array hat;
einen ersten Schaltkreis, betriebsmäßig verbunden mit besagter Vielzahl von Pseudo-Speicherzellen zur Überwachung des Potentials jedes Kondensators in besagten Pseudo-Speicherzellen und zur Erzeugung eines Detektions-Signals als Antwort auf einen vorherbestimmten Zustand mindestens eines der besagten Kondensatoren;
einen zweiten Schaltkreis, betriebsmäßig verbunden mit besagtem ersten Schaltkreis zur Erzeugung besagten Auffrischungs-Anforderungs-Signals als Antwort auf besagtes Detektions-Signal und zum Aufladen jedes besagten Kondensators in besagten Pseudo-Speicherzellen, dadurch gekennzeichnet, daß:
jede der Pseudo-Speicherzellen einen Transistor umfaßt, der durch eine Leistungs-Versorge-Leitung mit Leistung versorgt und als Antwort auf ein Auffrischungs-Anforderungs-Signal eingeschaltet wird;
jeder der besagten Kondensatoren ist seriell mit besagtem Transistor verbunden und wird auf einen vorherbestimmten Wert aufgeladen, wenn der Transistor eingeschaltet wird;
der erste Schaltkreis enthält einen Transistor entsprechend jeder Pseudo-Speicherzelle, wobei jeder Transistor versorgt wird mit einer Spannung von vorherbestimmtem Wert und anspricht auf das Potential über dem Kondensator in der Pseudo-Speicherzelle, um das Detektions-Signal zu erzeugen, wenn das Potential über dem Kondensator unter einen vorherbestimmten Wertes fällt.
Eine bestimmte Ausführungsform einer Halbleiteranordnung entsprechend dieser Erfindung wird jetzt in Anlehnung an die beigefügten Zeichnungen beschrieben, in denen:
Fig. 1 ein Schaltbild ist, das Hauptteile der Halbleiterspeicheranordnung als eine Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 2 eine schematische Draufsicht ist, die ein Beispiel des Sensorzellen-Arrays darstellt, das in Fig. 1 gezeigt ist;
Fig. 3 ein Block-Diagramm ist, das die Zusammenstellung der in Fig. gezeigten Anordnung darstellt;
Fig. 4a bis 4e Wellenform-Diagramme zur Erklärung des Betreibens der Anordnnung, die in Fig. 1 gezeigt ist, sind;
Fig. 5a und 5b Graphen sind, die die Verteilungscharakteristiken in den Auffrischungs-Zeiten der realen bzw. der Pseudo-Zellen darstellen;
Fig. 6 ist ein Graph, der die Relation zwischen der Auffrischungs-Zeit und der Temperatur zeigt.
Bezugszeichen 12 bezeichnet ein Speicherzellen-Array, das auf dem Chip (nicht gezeigt in Fig. 1) geformt ist und das eine Vielzahl vom Speicherzellen MC beinhaltet. Jede der Speicherzellen ist vorgesehen an jedem der Schnittpunkte der Mehrzahl von Wortleitungen WLi, WLj, - - -, und einer Vielzahl von Bitleitungen BLi BLj, BLk, - - -, und besteht aus einer Kombination von einem Transistor und einem Kondensator. Jede Speicherzelle MC in dem Speicherzellen-Array 12 wird wie eine reale Zelle angesprochen insoweit sie tatsächlich für die Speicherung von Information verwendet wird.
Bezugszeichen 14 bezeichnet ein Sensorzellen-Array, beinhaltend eine Vielzahl von Pseudo-Speicherzellen PMC&sub1;, PMC&sub2;, PMC&sub3;, - - -, wobei jede denselben Aufbau wie eine Speicherzelle MC hat, eine Vielzahl von p-Kanal MOS Transistoren Q&sub1;,Q&sub2;, Q&sub3;, - - -, vorgesehen für jede der Pseudo-Speicherzellen, ein n-Kanal MOS Transistor Qa als Last, eine Leistungsversorgungsleitung VCC, die eine höhere Spannung von 5V führt und Signalleitungen L&sub1;, L&sub2;, und L&sub3;. In dem Sensorzellen-Array 14 ist das Gate eines Transistors in jeder der Pseudo-Speicherzellen verbunden mit der Gate-Steuer-Leitung und mit dem Verbindungspunkt des Transistors, und ein dazu korrespondierender Kondensator C&sub1;, C&sub2;, C&sub3;, - - -, ist mit dem Gate des korrespondierenden p-Kanal MOS Transistors verbunden. Die Transistoren Q&sub1;, Q&sub2;, Q&sub3;, - - -, sind parallel verbunden zwischen den Leitungen L&sub2; und L&sub2;. Die Leitung L&sub3; ist über einen Verarmungstyp n-Kanal MOS Transistor Qa mit der Leistungsversorgungsleitung VCC verbunden.
Wenn in dem Sensorzellen-Array 14 das Potential VCX wenigstens eines der Kondensatoren C&sub1;, C&sub2;, C&sub3;, - - -, unter einen vorherbestimmten Wert fällt, wird der entsprechende p-Kanal-MOS Transistor Q&sub1;, Q&sub2;, Q&sub3;, - - -, auf EIN geschaltet und so wird der Potential-Wert auf der Leitung L&sub3; auf ungefähr den Potential-Wert auf der Leitung L&sub3; angehoben. Zu beachten ist, daß der Potential-Wert auf der Leitung L&sub3; angezeigt wird durch VCC - VTHN, wo VTHN die Schwellenspannung des Transistors Qa ist, und entsprechend wird der Potential-Wert auf der Leitung L&sub2; angezeigt durch VCC - VTHN - VTHP, wo VTHP die Schwellenspannung jedes der Transistoren Q&sub1;, Q&sub2;, Q&sub3;, - - -, ist.
Bezugszeichen 16 bezeichnet einen Leck-Detektor beinhaltend ein AND-Gate AG, drei Inverter I&sub1;, I&sub2;, I&sub3;, und einen n-Kanal MOS Transistor Qb. In dem Detektor 16 ist die Leitung L&sub2; direkt verbunden mit einem Eingangsende des AND-Gates, verbunden mit einem anderen Eingangsende davon über den Inverter &sub3;, und ist auf Masse gelegt über den MOS Transistor Qb. Das Ausgangsende des AND-Gates AG ist verbunden mit der Leitung L&sub1;, dem Inverter I&sub1; und einem peripheren Schaltkreis 18. Das Ausgangsende des Inverters I&sub1; ist verbunden über den Inverter I&sub2; mit dem Gate des Transistros Qb. Jeder Inverter I&sub1; I&sub3; bewirkt eine Verzögerung der Übertragung des Signals.
Wenn daher in Detektor 16 das Signal θs von niedrigem Wert auf hohen Wert geändert wird, bleibt das Ausgangssignal θk des Inverters I&sub3; auf hohem Wert, und so erhält das Ausgangssignal des AND-Gates AG, im Folgenden als Auffrischungs-Anforderungssignal θRFSH bezeichnet, einen hohen Wert. Die Änderung dieses Signals θRFSH wird auf das Gate des Transistors Qb übertragen mit einer vorherbestimmten Verzögerung als Signal θp, und der Transistor wird auf EIN und AUS geschaltet entsprechend dem Wert des Signals θp.
Der periphere Schaltkreis 18 wählt die Wortleitungen WLi, WLj, - - -, der Reihe nach in dem Speicherzellen-Array 12 als Antwort auf das Auffrischungs-Anforderungs-Signal θRFSH, wie später beschrieben wird.
Die voher genannten Pseudo-Speicherzellen PMC&sub1;, PMC&sub2;, PMC&sub3;, - - -, werden verwendet um das Auffrischungs- Zeitintervall für die realen Zellen im Speicherzellen-Array 12 zu bestimmen und entsprechend sollten sie angewählt werden, als stellten sie jede eine reale Zelle dar. In dem vorliegenden Beispiel ist das Sensorzellen Array 14, beinhaltend die Pseudo-Speicherzellen, nächst der linken und/oder rechten Seite des Speicherzellen-Arrays 12 vorgesehen, das geformt ist auf dem Chip 10, wie in Fig. 2 gezeigt. Die Pseudo-Speicherzellen sind durch Speicherzellen gebildet, die einer Wortleitung entsprechen. Man beachte, daß, da die Pseudo-Speicherzellen nicht verwendet werden für die Speicherung von Information, sie nicht kontrolliert werden durch ein Wort-Dekoder oder ein Spalten-Dekoder und daß sie ausgenommen sind vom Adressraum. Die Pseudo-Speicherzellen können auch gebildet sein von Speicherzellen, die einer Wortleitung entsprechen, vorgesehen in der Mitte des Speicherzellen-Arrays 12. Die Pseudo-Speicherzellen können auch gebildet sein von Speicherzellen, die jeder zweiten Spalte in einer Wortleitung entsprechen, resultierend in einer Abnahme der Zahl der Zellen.
Als nächstes wird der gesamte Aufbau der in Fig. 1 gezeigten Anordnung und der Betrieb davon erklärt werden, mit Bezugnahme auf Fig. 3. Man beachte, daß, da der Speicherzellen-Array 12, der Sensorzellen-Array 14 und der Leck-Detektor 16 mit Bezugnahme auf Fig. 1 und 2 erklärt wurden, eine Beschreibung davon weggelassen wird.
Bezugszeichen 21 bezeichnet einen Steuerschaltkreis, derals Antwort auf ein externes Takt-Signal vier Steuer-Signale erzeugt . Bezugszeichen 22 bezeichnet einen Arbiter , welcher, als Antwort auf ein erstes Steuer-Signal des Steuer-Schaltkreises 21 und auf das Auffrischungs-Anforderungs-Signal θRFSH vom Leck-Detektor 16 eines der beiden Signale ausgibt. Bezugszeichen 23 bezeichnet einen Zeilen-Adress-Puffer, welcher die Pufferung eines externen Zeilen-Adress-Signals für die Selektion der Wortleitung bewirkt und welcher das Signal an einen Adress-Selektor 26 als Antwort auf ein zweites Steuer-Signal von dem Steuer-Schaltkreis 21 weiterleitet. In ähnlicher Weise bezeichnet Bezugszeichen 24 einen Spalten- Adress-Puffer, der die Speicherung eines externen Spalten-Adress-Signals für die Selektion der Bitleitung bewirkt, und der das Signal zu einem Spalten-Dekoder 31 weiterleitet als Antwort auf ein drittes Signal vom Steuer-Schaltkreis 21. Bezugszeichen 25 bezeichnet einen Zeit-Generator, der zwei Zeit-Signale erzeugt als Antwort auf ein viertes Signal vom Steuer-Schaltkreis 21 und vom Ausgang des Arbiter 22.
Bezugszeichen 26 bezeichnet einen Adress-Selektor, der als Antwort auf das Ausgangssignal des Arbiter 22 eines der Zeilen-Adressen-Signale vom Puffer 23 und das Auffrischungs-Adress-Signal vom Auffrischungs-Adress-Zähler 27 auswählt und der das ausgewählte Adress-Signal zum Zeilen-Dekoder 28 weiterleitet. Der Zähler 27 zählt die Auffrischungs-Adresse als Antwort auf das Auffrischungs-Anforderungs-Signal θRFSH und ein erstes Zeitsignal des Zeitgenerators 25. Der Zeilen-Dekoder 28 wählt die Wortleitungen der Reihe nach als Antwort auf das ausgewählte Adress-Signal des Adress-Selektors 26.
Bezugszeichen 29 bezeichnet ein Lese-/Schreibe-Steuer-Schaltkreis, welcher die Lese-Operation oder Schreib-Operation als Antwort auf ein externes niedrig-aktiv-Lese-Freigabe-Signal und auf ein zweites Zeit-Signal des Zeitgenerators 25 steuert. Wenn das Schreib-Freigabe-Sigal einen hohen Wert hat, wird ein Eingangs-Daten-Puffer 33 aktiv. Umgekehrt, wenn das Signal einen niedrigen Wert hat, wird ein Ausgangs-Steuer-Schaltkreis 32 aktiv. Bezugszeichen 30 bezeichnet einen Sensor-Verstärker, welcher das Signal auf der Bitleitung verstärkt als Antwort auf ein zweites Zeit-Signal vom Generator 25 während der Lese-Operation. Der Spalten-Dekoder 31 wählt die Bitleitungen der Reihe nach aus als Antwort auf das Spalten-Adress-Signal vom Puffer 24.
Wenn das Signal einen niedrigen Wert hat und ein externes niedrig-aktiv-Ausgangs-Freigabe-Signal auf hohem Wert ist, gibt der Ausgangs-Steuer-Schaltkreis 32 die Daten, die von den Speicherzellen ausgelesen wurden an die Außenseite des Chips als Antwort auf ein zweites Zeit-Signal vom Generator 25. Auf der anderen Seite, wenn das Signal auf hohem Wert liegt, sendet der Eingangs-Daten-Puffer 33 den Daten-Eingang DIN von der Außeseite des Chips zu den Speicherzellen als Antwort auf ein zweites Zeit-Signal vom Generator 25.
In dem in Fig. 3 gezeigten Schaltkreisaufbau korrespondieren Elemente, die durch die Bezugszeichen 22, 25, 26, 27 und 28 gekennzeichnet sind, zu dem peripheren Schaltkreis 18, der gezeigt in Fig. 1 ist.
Als nächstes wird der Betrieb des in Fig. 1 gezeigten Schaltkreises beschrieben mit Bezugnahme auf die Wellenform-Diagramme, die in den Fig. 4a bis 4e gezeigt sind.
Zunächst nehme man an, daß ein Ladungsleck auftrete in einem der Kondensatoren der Pseudo-Speicherzellen PMC&sub1;, PMC&sub2;, - - -, z. B. Kondensator C&sub1; der Zelle PMC&sub1;. In diesem Zustand, wenn das Potential VCX des Kondensator C&sub1; unter den zuvor erwähnten vorherbestimmten Wert (VCX < VCC - VTHN - VTHP) fällt, wird der korrespondierende Transistor auf EIN geschaltet, so daß das Signal θs auf der Leitung L&sub2; von niedrigem Wert auf hohen Wert angehoben wird. Zu dieser Zeit ist das Signal θk noch auf hohem Wert, und daher wird das Auffrischungs-Anforderungs-Signal θRFSH für kurze Zeit auf einen hohen Wert gehoben.
Wenn das Auffrischungs-Anforderungs-Signal θRFSH auf hohem Wert liegt, wird jeder Transistor der Pseudo-Speicherzelle PMC&sub1;, PMC&sub2;, PMC&sub3;, - - -, auf EIN geschaltet, und daher wird jeder Kondensator C&sub1;, C&sub2;, C&sub3;, - - -, auf den Wert VCC geladen. Dementsprechend wird jede Kondensator-Spannung VCX auf den Wert VCC angehoben und somit werden alle Kondensatoren, einschließlich des leckenden Kondensators "aufgefrischt".
Nachdem das Signal θs auf einen hohen Wert gelegt worden ist, wird das Signal θkauf einen niedrigen Wert gelegt, und so wird das Auffrischungs-Anforderungs-Signal θRFSH auf einen niedrigen Wert gelegt. Das Signal θRFSH wird über zwei Inverter I&sub1; und I&sub2; in das Signal θp umgeformt, wie in Fig. 4a gezeigt.
Auf der anderen Seite, wenn der Kondensator der Pseudo-Speicherzellen auf den Wert VCC geladen wird, als Antwort auf das Auffrischungs-Anforderungs-Signal θRFSH, wird jeder Transistor Q&sub1;, Q&sub2;, Q&sub3;, - - -, auf AUS geschaltet. In diesem Zustand wird die Leitung L&sub2; in einen schwimmenden Zustand gebracht und das Signal θs behält den vorherigen hohen Wert bei. Wenn jedoch der Transistor Qb auf EIN geschaltet als Antwort auf den Anstieg des Signals θp wird, dann wird das Signal θs auf niedrigen Wert und das Signal θk auf hohen Wert gelegt.
Wenn die Kondensator-Spannung VCX in einer Pseudo-Speicherzelle unter einen voherbestimmten Wert fällt, wird der korrespondierende Transistor Q&sub1;, Q&sub2;, Q&sub3;, - - -, auf EIN geschaltet, resultierend in einem Anstieg des Signals θs, und somit wird die vorher genannte Operation wiederholt.
Die wichtigsten Punkte, die hier bzgl. der Selbst-Auffrischungs-Anordnung beachtet werden müssen, sind:
Die Anordnung beinhaltet einen Sensor, welcher große Fluktuationen im Auffrischungs-Zeitintervall der Zellen gemäß der Temperatur, Spannung, Herstellungsprozessen und dergleichen genau detektiert; und
das Auffrischungs-Intervall der Pseudo-Speicherzellen ist ein kürzeres als der Auffrischungs-Zeit-Grenzwert der wirklichen Speicherzellen unter allen Umständen. Wie bekannt ist, ist die Auffrischungszeit der Zellen unterschiedlich für jede Zelle und kann stark variieren, und daher ist in der vorliegenden Ausführungsform das Auffrischungsintervall der Pseudo-Speicherzellen so gewählt, daß es die oben genannten Bedingungen erfüllt.
Fig. 5a und 5b zeigen Graphen der Verteilungs-Charakteristiken in den Auffrischungs-Zeiten der realen Zellen bzw. der Pseudo-Zellen.
Nach Fig. 5a ist, wenn die Temperatur des Chip 70ºC beträgt, das kürzeste Auffrischungs-Intervall 30 ms, das längste 160 ms. Das häufigste Auffrischungs-Zeitintervall beträgt 120 ms. Die Verteilungskurve CV&sub1; verschiebt sich nach unten, wenn die Temperatur steigt, Und nach oben, wenn die Temperatur fällt. In der vorliegenden Ausführungsform sind die Pseudo-Speicherzellen im Sensorzellen-Array 14 so ausgewählt, daß sie die Verteilung, die in Fig. 5a gezeigt ist, wiedergeben, und das kürzeste Auffrischungs-Intervall in den Pseudo-Speicherzellen ist ausgewählt, um ein um den vorherbestimmten Bereich δ kürzeres Auffrischungs-Intervall als das kürzeste Auffrischungs-Intervall in dem Speicherzellen-Array 12 zu haben.
Wo die Kapazität der Pseudo-Speicherzellen kleiner gemacht wird als die der wahre Speicherzellen, ist der Übergangs-Bereich der Pseudo-Speicherzellen ungefähr genauso gemacht, wie der der wahre Speicherzellen, und so sind die Pseudo-Speicherzellen passend verteilt und angeordnet in dem Zellen-Array 12. Die Verteilung der Auffrischungszeiten der Pseudo-Zellen ist wie in Fig. 5b gezeigt. Nach Fig. 5b ist die Verteilungskurve CV&sub2; analog zur in Fig. 5a gezeigten Kurve CV&sub1;, und verschiebt sich als gesamtes nach unten. Der niedrige Peak-Wert zeigt an, daß die Zahl der Zellen, d. h. die Kapazität, klein ist. Wie in Fig. 5b gezeigt, ist das kürzeste Auffrischungs-Intervall um den Bereich δ kürzer als das kürzeste in Fig. 5a gezeigte Intervall.
Fig. 6 zeigt eine Abhängigkeit zwischen der Auffrischungszeit TREF und der Temperatur. Die Auffrischungszeit ändert sich in der Form einer exponentiellen Kurve in Abhängigkeit von der Temperatur, wie in Fig. 6 gezeigt. Daher, wenn die Auffrischungszeit der wahren Zellen angezeigt wird durch die Kurve CV&sub1;, wird die Kurve CV&sub2;, die ein kürzeres Intervall als das der Kurve CV&sub1; hat, benutzt, um das Auffrischungs-Anforderungs-Signal θRFSH zu erzeugen. Als Ergebnis wird die Zerstörung der Information des Speichers verhindert, und zur gleichen Zeit wird es möglich, das Auffrischungs-Intervall nach Bedarf zu verlängern. Wo das Sensorzellen-Array 14 verwendet wird, wird ein Auffrischen gemäß Kurve CV&sub2; möglich, da die Verteilungskurve CV&sub2; wie in Fig. 5b gezeigt je nach Temperatur nach oben oder nach unten verschoben wird.
In der dargestellten bevorzugten Ausführungsform beinhaltet die Speicheranordnung ein Vielzahl von Pseudo-Speicherzellen, verteilt und angeordnet auf dem Chip, wobei jede Pseudo-Zelle dieselbe Beschaffenheit aufweist. Das Auffrischungs-Anforderungs-Signal wird erzeugt durch Auswahl der Pseudo-Speicherzellen, um die Verteilung jedes Auffrischungs-Intervalls in den wahren Speicherzellen darzustellen und um kürzere Intervalle zu haben als jedes Auffrischungs-Intervall. Als Ergebnis ist es möglich, eine Speicheranordnung zu realisieren, die eine Selbst-Auffrischung mit einem langen Intervall durchführt, während automatisch die Auffrischungs-Operation an die existierende Spannung, Temperatur, Prozeß und dergleichen angepaßt wird.
Auch wird die mühsame Arbeit, die gewünschte Kapazität durch Trennen oder Abtragen der Sicherung mit dem Laserstrahl zu erreichen, unnötig. In der vorliegenden Ausführungsform wird derselbe Zweck dadurch erreicht, daß nur die Kapazität der Pseudo-Zellen kleiner gemacht wird als die der wahren Zellen, oder durch passende Wahl der Schwellenwerte der Transistoren Q&sub1;, Q&sub2;, - - -, die die Kondensator-Spannungen messen.
Obgleich in der dargestellten bevorzugten Ausführungsform das Auffrischungs-Anforderungs-Signal θRFSH innerhalb des Chip aufgearbeitet wird, um die Auffrischung des Zellen-Arrays 12 durchzuführen, ist die vorliegende Erfindung nicht auf diese Anordnung beschränkt. Z. B. kann das Auffrischungs-Anforderungs-Signal von dem Chip ausgegeben werden und dann, über eine externe CPU, zurückgeführt werden und an den Chip, zusammen mit einem Auffrischungs-Adress-Signal eingegeben werden.

Claims

1. Eine Halbleiterspeicheranordnung, die eine Selbst-Auffrischungs-Operation als Antwort auf ein Auffrischungs-Anforderungs-Signal durchführt, welche besagte Anordnung umfaßt:

ein Speicherzellen-Array (12), geformt auf einem Chip (10) und beinhaltend eine Vielzahl von Speicherzellen (MC), jede vorgesehen an jedem der Schnittpunkte zwischen eine Vielzahl von Wortleitungen (WLi, WLj, - - -,) und einer Vielzahl von Bitleitungen (BLi, BLj, - - -,) und versehen mit einem Kondensator für Speicherung von Information, die werden soll durch besagte Selbst-Auffrischungs-Operation aufgefrischt;

eine Vielzahl von Pseudo-Speicherzellen (PMC&sub1;, PMC&sub2;, - - -, ), verteilt und angeordnet auf besagtem Chip, wobei jede der besagten Vielzahl von Pseudo-Zellen (PMC&sub1;, PMC&sub2;, - - -,) von ähnlichem Aufbau ist wie jede der besagten Speicherzellen (MC) in besagtem Speicherzellen-Array (12);

einen ersten Schaltkreis (Qa, Q&sub1;, Q&sub2;, - - -, , L&sub2;, L&sub3;, VCC), betriebsmäßig verbunden mit besagter Vielzahl von Pseudo-Speicherzellen (PMC&sub1;, PMC&sub2;, - - -,), zur Überwachung des Potentials jedes Kondensators in besagten Pseudo-Speicherzellen(PMC&sub1;, PMC&sub2;, - - -,) und zur Erzeugung eines Detektions-Signals (θs) als Antwort auf eine vorherbestimmte Bedingung des Potentials von mindestens einem der besagten Kondensatoren;

einen zweiten Schaltkreis (16), betriebsmäßig verbunden mit erstem Schaltkreis (Qa, Q&sub1;, Q&sub2;, - - -, L&sub2;, L&sub3;, VCC) zur Erzeugung des besagten Auffrischungs-Anforderungs-Signal (FFRFSH) als Antwort auf besagtes Detektions-Signal (θs) und zum Aufladen jedes besagten Kondensators in besagten Speicherzellen (PMC&sub1;, PMC&sub2;, - - -,), dadurch, gekennzeichnet, daß:

jede der Pseudo-Speicherzellen (PMC&sub1;, PMC&sub2;, - - -,) einen Transistor enthält, der durch eine Leistungsversorgungsleitung (VCC) mit Leistung versorgt wird, und welcher eingeschaltet wird als Antwort auf ein Auffrischungs-Anforderungs-Signal (θRFSHr;

jeder der besagten Kondensatoren (C&sub1;, C&sub2;, - - -,) seriell verbunden ist mit besagtem Transistor und auf einen vorherbestimmten Wert aufgeladen wird, wenn der Transistor eingeschaltet wird;

der erste Schaltkreis einen Transistor (Q&sub1;, Q&sub2;, - - -,) enthält, korrespondierend zu jeder Pseudo-Speicherzelle (PMC&sub1;, PMC&sub2;, - - -,), wobei jeder Transistor (Q&sub1;, Q&sub2;, - - -,) versorgt wird mit einer Spannung vorherbestimmten Wertes und anspricht auf das Potential (VCX) über den Kondensator (C&sub1;, C&sub2;, - - -,) in der Pseudo-Speicherzelle (PMC&sub1;, PMC&sub2;, - - -,), um das Detektions-Signal (θs) zu erzeugen, wenn das Potential (VCX) über den Kondensator unter einen vorherbestimmten Wert fällt.

2. Eine Anordnung nach Anspruch 1, worin besagte Vielzahl von Pseudo-Speicherzellen (PMC&sub1;, PMC&sub2;, - - -, ) ausgewählt ist zur Darstellung der Verteilung jedes Auffrischungs-Intervalls in besagter Vielzahl von Speicherzellen (MC) in besagtem Speicherzellen-Array (12) und um kürzere Auffrischungs-Intervalle zu haben, als jedes besagte Auffrischungs-Intervall darin.

3. Eine Anordnung nach Anspruch 2, worin das kürzeste Auffrischungs-Intervall in besagten Pseudo-Speicherzellen (PMC&sub1;, PMC&sub2;, - - -,) ausgewählt ist, um ein um einen vorherbestimmten Bereich (*) kürzeres Intervall als das kürzeste Auffrischungs-Intervall in besagten Speicherzellen (MC) in besagtem Speicherzellen-Array (12) zu haben.

4. Eine Anordnung nach irgendeinem der vorherigen Ansprüche, worin die Kapazität jeder der beagten Vielzahl von Pseudo-Speicherzellen (PMC&sub1;, PMC&sub2;, - - -,) kleiner ist als die Kapazität jeder besagter Vielzahl von Speicherzellen (MC) in besagtem Speicherzellen-Array (12).

5. Eine Anordnung nach irgendeinem der vorherigen Ansprüche, worin besagte Vielzahl von Pseudo-Speicherzellen (PMC&sub1;, PMC&sub2;, - - -,) auf besagtem Chip (10) in mindestens einer Reihe angeordnet sind, die sich in der Richtung der besagten Wortleitungen (WLi, WLj, - - -,) erstreckt.

6. Eine Anordnung nach irgendeinem der vorherigen Ansprüche, worin besagte Vielzahl von Pseudo-Speicherzellen (PMC&sub1;, PMC&sub2;, - - -,) an jeder Seite des besagten Speicherzellen-Arrays (12) in Reihen angeordnet sind, die sich in Richtung von besagten Wortleitungen (WLi, WLj, - - -,) erstrecken.

7. Eine Anordnung nach irgendeinem der vorherigen Ansprüche, worin besagter zweiter Schaltkreis (16) einen Inverter (I&sub3;) umfaßt, der auf besagtes Detektions-Signal (θs) anspricht, ein AND-Gate (AG), das auf besagtes Detektions-Signal und ein Ausgangs-Signal (θk) des besagten Inverters anspricht und ein Auffrischungs-Anforderungs-Signal (θRFSH) erzeugt, ein Verzögerungs-Mittel (I&sub1;, I&sub2;) zur Verzögerung einer Änderung des besagten Auffrischungs-Anforderungs-Signals um eine vorherbestimmte Zeit, und einen Transistor (Qb), der auf ein Ausgangs-Signal (θp) des besagten Verzögerungs-Mittels anspricht und der eingeschaltet wird, um einen Wert des besagten Detektions-Signals zu invertieren, wenn besagtes Ausgangs-Signal des besagten Verzögerungs-Mittels sich zu einem vorherbestimmten Wert verändert.