JP5019410B2 - 半導体記憶装置及びその動作方法 - Google Patents
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Description
図6は、本発明の第1の実施の形態におけるセルフリフレッシュ動作を示すタイミングチャートである。図6には、チップセレクト信号/CS、タイマー周期、あるワード線WLa(図4参照)に対するリフレッシュパルス、及び他のワード線WLbに対するリフレッシュパルスが示されている。図6に示された例においては、時刻t1にチップセレクト信号/CSがLowからHighに変わり、動作状態がアクティブからスタンバイに移行する。ある一本のワード線WLに対して、アクティブモード時には、タイマー周期T1でリフレッシュ動作が実行され、スタンバイモード時には、タイマー周期T2でリフレッシュ動作が実行される。タイマー周期T1は、アクティブモード時のメモリセル11のホールド特性(Disturb Hold)に基づいて決定される。一方、タイマー周期T2は、スタンバイモード時のメモリセル11のホールド特性(Static Hold)に基づいて決定され、タイマー周期T1より長くなるように設定される。
図9は、本発明の第2の実施の形態におけるセルフリフレッシュ動作を示すタイミングチャートである。図9には、チップセレクト信号/CS、タイマー周期、あるワード線WLaに対するリフレッシュパルス、及び他のワード線WLbに対するリフレッシュパルスが示されている。時刻t1にチップセレクト信号/CSがLowからHighに変わり、動作状態がアクティブからスタンバイに移行する。
10 メモリセルアレイ
11 メモリセル
20 ロウでコーダ
21 センスアンプ
22 カラムデコーダ
30 R/W制御回路
40 セルフリフレッシュ制御回路
50 タイマー回路
51 可変電流源
52 PMOSトランジスタ
53 PMOSトランジスタ
54 リングオシレータ
60 調整回路
61 PMOSトランジスタ
62 NMOSトランジスタ
63 抵抗
64 容量
70 ディスターブ検出器
71 カウンタ
72 電圧発生回路
Claims (12)
- 複数のワード線のそれぞれにつながる複数のメモリセルと、
前記複数のワード線を順次駆動することによって、前記複数のメモリセルの各々をあるタイマー周期でリフレッシュするリフレッシュ回路とを具備し、
アクティブモードからスタンバイモードへの移行期間において、前記リフレッシュ回路は、前記アクティブモード期間中の前記ワード線に関するディスターブ量に応じて、前記ワード線毎に前記タイマー周期を可変に設定し、
前記ワード線に関する前記ディスターブ量は、前記アクティブモード期間中の最後のリフレッシュ動作時から、前記アクティブモードの終了時までの経過時間に依存し、
前記アクティブモードにおいて、前記リフレッシュ回路は、前記タイマー周期を第1周期に設定し、
前記アクティブモードが終了して前記スタンバイモードが開始すると、前記リフレッシュ回路は、前記タイマー周期を、所定の期間をかけて、前記第1周期から前記第1周期より長い第2周期へ単調増加させる
半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記リフレッシュ回路は、前記アクティブモードが終了した後、前記複数のワード線の駆動が一巡するまでに、前記タイマー周期を前記第1周期から前記第2周期へ単調増加させる
半導体記憶装置。 - 請求項1又は2に記載の半導体記憶装置であって、
前記リフレッシュ回路は、前記スタンバイモードが終了した後、前記タイマー周期を前記第2周期から前記第1周期へ減少させ、
前記タイマー周期が前記第1周期から前記第2周期へ増加する時間は、前記タイマー周期が前記第2周期から前記第1周期へ減少する時間より長い
半導体記憶装置。 - 請求項1乃至3のいずれかに記載の半導体記憶装置であって、
前記リフレッシュ回路は、タイマー回路から出力されるクロック信号に基づいて前記タイマー周期を決定し、
前記タイマー回路は、
駆動電流に応じた周波数を有する前記クロック信号を発生させるリングオシレータと、
前記リングオシレータに前記駆動電流を供給する電流源と、
前記電流源に制御信号を出力することによって前記駆動電流を調整する調整回路と
を有し、
前記調整回路は、抵抗及び容量を含み、前記アクティブモード及び前記スタンバイモードを指定するチップセレクト信号を入力し、前記抵抗及び前記容量から決定される時定数に基づいて変形された前記チップセレクト信号を前記制御信号として出力する
半導体記憶装置。 - 複数のワード線のそれぞれにつながる複数のメモリセルで構成されるメモリセルアレイと、
前記複数のワード線を順次駆動することによって、前記複数のメモリセルの各々をあるタイマー周期でリフレッシュするリフレッシュ回路とを具備し、
アクティブモードからスタンバイモードへの移行期間において、前記リフレッシュ回路は、前記アクティブモード期間中の前記メモリセルアレイに関するディスターブ量に応じて、前記タイマー周期を可変に設定し、
前記メモリセルアレイに関する前記ディスターブ量は、前記アクティブモードが終了する前の所定の期間内における、前記メモリセルアレイに対するリード及びライト動作の実施回数に応じて決定され、
アクティブモードにおいて、前記リフレッシュ回路は、前記タイマー周期を第1周期に設定し、
前記アクティブモードが終了してスタンバイモードが開始すると、前記リフレッシュ回路は、前記タイマー周期を、前記第1周期より長い第3周期に設定し、更にその後、前記第3周期より長い第2周期に設定する
半導体記憶装置。 - 請求項5に記載の半導体記憶装置であって、
前記リフレッシュ回路は、前記アクティブモードが終了した後、前記複数のワード線の駆動が一巡するまで、前記タイマー周期を前記第3周期に保つ
半導体記憶装置。 - 請求項5又は6に記載の半導体記憶装置であって、
前記リフレッシュ回路は、前記実施回数が少ないほど、前記第3周期と前記第1周期との差を大きく設定する
半導体記憶装置。 - 複数のワード線のそれぞれにつながる複数のメモリセルを有し、また、前記複数のワード線を順次駆動することによって、前記複数のメモリセルの各々をあるタイマー周期でリフレッシュする半導体記憶装置の動作方法であって、
(A)アクティブモード時に、前記各々のメモリセルを第1周期でリフレッシュするステップと、
(B)前記アクティブモードからスタンバイモードへの移行期間において、前記アクティブモード期間中の前記ワード線に関するディスターブ量に応じて、前記ワード線毎に前記タイマー周期を変化させるステップと、
(C)前記スタンバイモード時に、前記各々のメモリセルを前記第1周期より長い第2周期でリフレッシュするステップと
を具備し、
前記ワード線に関する前記ディスターブ量は、前記アクティブ期間中の最後のリフレッシュ動作時から、前記アクティブモードの終了時までの経過時間に依存し、
前記(B)ステップにおいて、前記タイマー周期は、所定の期間をかけて、前記第1周期から前記第2周期へ単調増加する
半導体記憶装置の動作方法。 - 請求項8に記載の半導体記憶装置の動作方法であって、
前記(B)ステップにおいて、前記タイマー周期は、前記複数のワード線の駆動が一巡するまでに、前記第1周期から前記第2周期へ単調増加する
半導体記憶装置の動作方法。 - 複数のワード線のそれぞれにつながる複数のメモリセルで構成されるメモリセルアレイを有し、また、前記複数のワード線を順次駆動することによって、前記複数のメモリセルの各々をあるタイマー周期でリフレッシュする半導体記憶装置の動作方法であって、
(A)アクティブモード時に、前記各々のメモリセルを第1周期でリフレッシュするステップと、
(B)前記アクティブモードからスタンバイモードへの移行期間において、前記アクティブモード期間中の前記メモリセルアレイに関するディスターブ量に応じて、前記タイマー周期を変化させるステップと、
(C)前記スタンバイモード時に、前記各々のメモリセルを前記第1周期より長い第2周期でリフレッシュするステップと
を具備し、
前記メモリセルアレイに関する前記ディスターブ量は、前記アクティブモードが終了する前の所定の期間内における、前記複数のメモリセルに対するリード及びライト動作の実施回数に依存し、
前記(B)ステップにおいて、前記タイマー周期は、前記第1周期より長く前記第2周期より短い第3周期に設定される
半導体記憶装置の動作方法。 - 請求項10に記載の半導体記憶装置の動作方法であって、
前記(B)ステップにおいて、前記複数のワード線の駆動が一巡するまで、前記タイマー周期が前記第3周期に保たれる
半導体記憶装置の動作方法。 - 請求項10又は11に記載の半導体記憶装置の動作方法であって、
前記(B)ステップにおいて、前記実施回数が少ないほど、前記第3周期と前記第1周期との差は大きく設定される
半導体記憶装置の動作方法。
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