JP2679074B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置への組み込み用に適し、比較的
電圧，電流容量が大な電界効果トランジスタないしはMO
Sトランジスタに関する。
電圧，電流容量が大な電界効果トランジスタないしはMO
Sトランジスタに関する。
上述の集積回路内に組み込まれる電界効果トランジス
タないしはMOSトランジスタはディジタル信号の高速処
理用に広く用いられて来たが、最近では集積回路で電
圧，電流容量の大きな負荷を直接駆動できるように、主
にその回路の終段部に100〜200Vの回路電圧に耐え数十
〜数百mAの電流容量をもつ比較的大容量の電界効果トラ
ンジスタが組み込まれるようになって来た。かかる用途
に適する電界効果トランジスタにはこれまでのディジタ
ル信号処理用のトランジスタとは異なる構造が必要とな
るが、小形トランジスタと同じプロセスで集積回路内に
作り込め、かつ200〜300μｍ角程度の小面積内に納まる
ようにすることが望ましい。いわゆるDMOSと称される電
界効果トランジスタはこの要求を満たしうるもので、そ
の構造例を第３図および第４図に示す。第３図はこの種
の電界効果トランジスタ１個の断面図であり、第４図は
その上面図である。第３図において通常の集積回路装置
と同様に例えばｐ形の半導体基板21の上面の電界効果ト
ランジスタを作り込むべき場所に、埋込半導体層22用に
強いｎ形の層と分離拡散層の埋込半導体層23用に強いｐ
形の層を拡散しておいた上で、その全面上に比較的高抵
抗性のエピキシタル層24をｎ形で所定の厚みに成長させ
る。このエピキシタル層24の表面から分離拡散層25を強
いｐ形で埋込半導体層23に達するまで深く拡散させて、
ｎ形のエピキシタル層24をいずれもｐ形の半導体基板2
1,埋込半導体層23および分離拡散層25から接合分離され
た半導体領域とする。
タないしはMOSトランジスタはディジタル信号の高速処
理用に広く用いられて来たが、最近では集積回路で電
圧，電流容量の大きな負荷を直接駆動できるように、主
にその回路の終段部に100〜200Vの回路電圧に耐え数十
〜数百mAの電流容量をもつ比較的大容量の電界効果トラ
ンジスタが組み込まれるようになって来た。かかる用途
に適する電界効果トランジスタにはこれまでのディジタ
ル信号処理用のトランジスタとは異なる構造が必要とな
るが、小形トランジスタと同じプロセスで集積回路内に
作り込め、かつ200〜300μｍ角程度の小面積内に納まる
ようにすることが望ましい。いわゆるDMOSと称される電
界効果トランジスタはこの要求を満たしうるもので、そ
の構造例を第３図および第４図に示す。第３図はこの種
の電界効果トランジスタ１個の断面図であり、第４図は
その上面図である。第３図において通常の集積回路装置
と同様に例えばｐ形の半導体基板21の上面の電界効果ト
ランジスタを作り込むべき場所に、埋込半導体層22用に
強いｎ形の層と分離拡散層の埋込半導体層23用に強いｐ
形の層を拡散しておいた上で、その全面上に比較的高抵
抗性のエピキシタル層24をｎ形で所定の厚みに成長させ
る。このエピキシタル層24の表面から分離拡散層25を強
いｐ形で埋込半導体層23に達するまで深く拡散させて、
ｎ形のエピキシタル層24をいずれもｐ形の半導体基板2
1,埋込半導体層23および分離拡散層25から接合分離され
た半導体領域とする。
この半導体領域24内に電界効果トランジスタが作り込
まれるのであるが、その前に表面から強いｎ形の接続層
26を環状に半導体領域24の下側の埋込半導体層24に達す
るように深く拡散する。この接続層26からは後でドレイ
ン端子Ｄが導出される。次にこの接続層26で囲まれた円
形範囲内にｐ形で第１の半導体層27を環状に拡散し、そ
の内径部と内孔部との表面を図示のように覆うようにゲ
ート28をごく薄いゲート絶縁膜28を介して設ける。さら
にこのゲートをマスクとするイオン注入により、ｎ形の
第２の半導体層29を第１の半導体層27の内部に環状に拡
散する。
まれるのであるが、その前に表面から強いｎ形の接続層
26を環状に半導体領域24の下側の埋込半導体層24に達す
るように深く拡散する。この接続層26からは後でドレイ
ン端子Ｄが導出される。次にこの接続層26で囲まれた円
形範囲内にｐ形で第１の半導体層27を環状に拡散し、そ
の内径部と内孔部との表面を図示のように覆うようにゲ
ート28をごく薄いゲート絶縁膜28を介して設ける。さら
にこのゲートをマスクとするイオン注入により、ｎ形の
第２の半導体層29を第１の半導体層27の内部に環状に拡
散する。
このような半導体層が拡散された半導体基体の表面の
絶縁膜30の窓を介して電極31〜33が設けられる。電極31
は接続層26と導電接触するように環状に設けられ、これ
からドレイン端子Ｄが導出される。電極32は第１の半導
体層27と第２の半導体層29とに共通に導電接触するよう
に環状に設けられ、これからソース端子Ｓが導出され
る。電極33はゲート28に導電接触する円状電極で、これ
からゲート端子Ｇが導出される。このように構成された
電界効果トランジスタは第４図からわかるようにゲート
電極33を中心する同心円状の構造を有する。
絶縁膜30の窓を介して電極31〜33が設けられる。電極31
は接続層26と導電接触するように環状に設けられ、これ
からドレイン端子Ｄが導出される。電極32は第１の半導
体層27と第２の半導体層29とに共通に導電接触するよう
に環状に設けられ、これからソース端子Ｓが導出され
る。電極33はゲート28に導電接触する円状電極で、これ
からゲート端子Ｇが導出される。このように構成された
電界効果トランジスタは第４図からわかるようにゲート
電極33を中心する同心円状の構造を有する。
この電界効果トランジスタは例えばドレイン端子Ｄに
正の電圧を掛け、ソース端子Ｓを接地して用いる。ｐ形
の第１の半導体層27のゲート28の下の表面がチャンネル
形領域であって、従ってこの例での電界効果トランジス
タはｎチャンネル形である。ゲート端子Ｇに正の駆動電
圧を与えたとき、ゲート28の下側にチャンネルが形成さ
れて、ｎ形の第２の半導体層29からこのチャンネルを通
して半導体領域24に電子がキャリアとして注入される。
図ではこの注入電流がicで示されている。この注入電流
icにより半導体領域に基板が注入されるとその導電度が
増加するので、注入電流icと並列に図で電流ieで示した
ように電子がソース電極32から第１の半導体層27,半導
体領域24,埋込半導体層22および接続層26を介してドレ
イン電極31に流れる。もちろん、この電子電流ieはそれ
自体では持続性はなく、注入電流icが存在することを条
件にして流れる。
正の電圧を掛け、ソース端子Ｓを接地して用いる。ｐ形
の第１の半導体層27のゲート28の下の表面がチャンネル
形領域であって、従ってこの例での電界効果トランジス
タはｎチャンネル形である。ゲート端子Ｇに正の駆動電
圧を与えたとき、ゲート28の下側にチャンネルが形成さ
れて、ｎ形の第２の半導体層29からこのチャンネルを通
して半導体領域24に電子がキャリアとして注入される。
図ではこの注入電流がicで示されている。この注入電流
icにより半導体領域に基板が注入されるとその導電度が
増加するので、注入電流icと並列に図で電流ieで示した
ように電子がソース電極32から第１の半導体層27,半導
体領域24,埋込半導体層22および接続層26を介してドレ
イン電極31に流れる。もちろん、この電子電流ieはそれ
自体では持続性はなく、注入電流icが存在することを条
件にして流れる。
前述のDMOS構造の電界効果トランジスタは、注入電流
icからすればもちろん横形で、電子電流ieからすれば縦
形であって両形を兼ねた動作をするので、通常の電界効
果トランジスタより電流容量を本質的に上げることがで
き、またその各半導体層がおおむね環状で鋭角部に電界
集中が発生しないので、その耐圧値を構造上高めること
ができる利点を有するが、電界効果トランジスタを高耐
圧化して行くと電流容量を大きく取れなくなってくる問
題点がある。この耐圧値は容易にわかるようにｎ形の半
導体領域24とｐ形の第１の半導体層27との間の接合に逆
バイアスが掛かることによって得られているのであるか
ら、耐圧値を高めるにはこの接合から空乏層が半導体領
域24や第１の半導体層27に延びやすいようにそれらの不
純物濃度を低めてやる要がある。しかし、不純物濃度を
下げると抵抗値が上がるので、電流ieが流れにくくなっ
てその貢献分が減少してしまうことになる。つまり、こ
の種の電界効果トランジスタにおいても高耐圧化と大電
流化とは相反的な関係になり、例えば電界効果トランジ
スタの径を200〜300μｍ程度に抑えた条件で耐圧値を20
0〜300V以上に上げてやると、数mA以下の電流しか取れ
なくなってしまう。もちろん電界効果トランジスタの径
寸法を増やしてやれば電流容量をほぼそれに比例して上
げることは可能なのであるが、径の二乗に比例して大き
な面積を電界効果トランジスタの集積回路等への組み込
みのために食われてしまうことになる。
icからすればもちろん横形で、電子電流ieからすれば縦
形であって両形を兼ねた動作をするので、通常の電界効
果トランジスタより電流容量を本質的に上げることがで
き、またその各半導体層がおおむね環状で鋭角部に電界
集中が発生しないので、その耐圧値を構造上高めること
ができる利点を有するが、電界効果トランジスタを高耐
圧化して行くと電流容量を大きく取れなくなってくる問
題点がある。この耐圧値は容易にわかるようにｎ形の半
導体領域24とｐ形の第１の半導体層27との間の接合に逆
バイアスが掛かることによって得られているのであるか
ら、耐圧値を高めるにはこの接合から空乏層が半導体領
域24や第１の半導体層27に延びやすいようにそれらの不
純物濃度を低めてやる要がある。しかし、不純物濃度を
下げると抵抗値が上がるので、電流ieが流れにくくなっ
てその貢献分が減少してしまうことになる。つまり、こ
の種の電界効果トランジスタにおいても高耐圧化と大電
流化とは相反的な関係になり、例えば電界効果トランジ
スタの径を200〜300μｍ程度に抑えた条件で耐圧値を20
0〜300V以上に上げてやると、数mA以下の電流しか取れ
なくなってしまう。もちろん電界効果トランジスタの径
寸法を増やしてやれば電流容量をほぼそれに比例して上
げることは可能なのであるが、径の二乗に比例して大き
な面積を電界効果トランジスタの集積回路等への組み込
みのために食われてしまうことになる。
本発明はかかる問題点を解決して、DMOSのもつ利点を
保持しながら占有面積を増加させずに高耐圧で大電流容
量の電界効果トランジスタを得ることを目的とする。
保持しながら占有面積を増加させずに高耐圧で大電流容
量の電界効果トランジスタを得ることを目的とする。
本発明はDMOS構造の電界効果トランジスタに、一方の
導電形の半導体領域内にその表面から環状に拡散された
他方の導電形の第１の半導体層と、第１の半導体層にそ
の表面から同心環状にかつ内外両側に環状の表面を残す
ように第１の半導体層と二重に拡散された一方の導電形
の第２の半導体層と、からなる二重環を内外二重に設
け、第１の半導体層の内外いずれかの側と残された環状
の表面にチャネルを誘導可能にその表面上に環状のゲー
トを前記両二重環に対して共通に設け、その第１の半導
体層および第２の半導体層から共通に一方の主端子を，
半導体領域から他方の主端子をそれぞれ導出することに
よって上述の目的達成に成功したのである。
導電形の半導体領域内にその表面から環状に拡散された
他方の導電形の第１の半導体層と、第１の半導体層にそ
の表面から同心環状にかつ内外両側に環状の表面を残す
ように第１の半導体層と二重に拡散された一方の導電形
の第２の半導体層と、からなる二重環を内外二重に設
け、第１の半導体層の内外いずれかの側と残された環状
の表面にチャネルを誘導可能にその表面上に環状のゲー
トを前記両二重環に対して共通に設け、その第１の半導
体層および第２の半導体層から共通に一方の主端子を，
半導体領域から他方の主端子をそれぞれ導出することに
よって上述の目的達成に成功したのである。
前述の従来のDMOS構造の電界効果トランジスタではゲ
ートが半導体領域の中心に置かれ、ゲートの周囲長でほ
ぼ決まるチャンネル幅を余り大きく取れなかった点に着
目して、本発明は上記構成にいうようにゲートを環状に
形成してその周囲長つまりチャンネル幅を従来よりも大
幅に増加させることにより、同じ耐圧値と同じ専用面積
内で電界効果トランジスタの電流容量を１〜２桁向上さ
せることに成功したものである。
ートが半導体領域の中心に置かれ、ゲートの周囲長でほ
ぼ決まるチャンネル幅を余り大きく取れなかった点に着
目して、本発明は上記構成にいうようにゲートを環状に
形成してその周囲長つまりチャンネル幅を従来よりも大
幅に増加させることにより、同じ耐圧値と同じ専用面積
内で電界効果トランジスタの電流容量を１〜２桁向上さ
せることに成功したものである。
ゲートを環状に形成することに伴って、本発明では第
１の半導体層の径が従来構造よりも大きくなり、その半
導体領域と接合に鋭角部が発生しなくなるので高耐圧化
上も有利になり、その分だけ第１の半導体層や不純物濃
度を上げて注入電流に並列な電流の貢献率を上げること
ができる。従って本発明ではチャンネル幅を増加させた
ことによる注入電流を増加させたことによる注入電流の
増加とこの貢献分の増加とが相待って、電界効果トラン
ジスタの電流容量が向上される。ゲートを円環状に形成
する場合はその中心部に面積上の余裕ができるので、従
来は前の第３図のように半導体領域24の周縁部に配置さ
れていたドレイン用の接続層26を逆に半導体領域内のこ
の中心部に設けるのが有利である。これにより半導体領
域が持つ面積を有効に利用した素子設計が可能になる。
本発明の他の有利な実施態様については次項に述べると
おりである。
１の半導体層の径が従来構造よりも大きくなり、その半
導体領域と接合に鋭角部が発生しなくなるので高耐圧化
上も有利になり、その分だけ第１の半導体層や不純物濃
度を上げて注入電流に並列な電流の貢献率を上げること
ができる。従って本発明ではチャンネル幅を増加させた
ことによる注入電流を増加させたことによる注入電流の
増加とこの貢献分の増加とが相待って、電界効果トラン
ジスタの電流容量が向上される。ゲートを円環状に形成
する場合はその中心部に面積上の余裕ができるので、従
来は前の第３図のように半導体領域24の周縁部に配置さ
れていたドレイン用の接続層26を逆に半導体領域内のこ
の中心部に設けるのが有利である。これにより半導体領
域が持つ面積を有効に利用した素子設計が可能になる。
本発明の他の有利な実施態様については次項に述べると
おりである。
以下第１図および第２図を参照しながら本発明の実施
例を説明する。第１図は本発明による電界効果トランジ
スタの実施例を断面で示すもので、第２図（ａ）はゲー
ト等を円環状に形成した実施例の上面図、第２図（ｂ）
はこれを角環状に形成した実施例の上面図である。
例を説明する。第１図は本発明による電界効果トランジ
スタの実施例を断面で示すもので、第２図（ａ）はゲー
ト等を円環状に形成した実施例の上面図、第２図（ｂ）
はこれを角環状に形成した実施例の上面図である。
第１図において、この実施例でも半導体基板１はｐ形
とされており、数十Ωcm程度の比抵抗のものがふつう用
いられる。これにｎ形の埋込半導体層２およびｐ形の埋
込半導体層３を10〜20Ω／□のシート抵抗に拡散した
後、半導体領域４用にｎ形のエピキシタル層を20〜30μ
ｍの厚みに10Ωcm前後の比抵抗になる不純物濃度で成長
させる。強いｐ形の分離拡散層５を深く拡散させて半導
体領域４を半導体基体から接合分離した後、この実施例
では他方の主端子としてのドレイン端子Ｄを導出するた
めの接続層６を半導体領域４の中心部の表面から強いｎ
形で埋込半導体層２に達するように深く拡散させる。
とされており、数十Ωcm程度の比抵抗のものがふつう用
いられる。これにｎ形の埋込半導体層２およびｐ形の埋
込半導体層３を10〜20Ω／□のシート抵抗に拡散した
後、半導体領域４用にｎ形のエピキシタル層を20〜30μ
ｍの厚みに10Ωcm前後の比抵抗になる不純物濃度で成長
させる。強いｐ形の分離拡散層５を深く拡散させて半導
体領域４を半導体基体から接合分離した後、この実施例
では他方の主端子としてのドレイン端子Ｄを導出するた
めの接続層６を半導体領域４の中心部の表面から強いｎ
形で埋込半導体層２に達するように深く拡散させる。
これで電界効果トランジスタを作り込む準備ができた
ので、次にｐ形の第１の半導体層７をこの例では２重の
環状に拡散する。200〜300Vの耐圧値を得るには、この
第１の半導体層を10μｍ前後の深さに数百Ω／口程度の
シート抵抗で拡散するのがよい。またかかる高耐圧用電
界効果トランジスタでは、二重環状の第１の半導体層の
環の相互間のゲート８の下になるチャンネル形成部用に
第１の半導体層７の一部としてそれに連続するｐ形では
あるがシート抵抗のより低いチャンネル形成層7aを第１
の半導体層の半分程度の深さに拡散して置くのがよい。
この上のゲート８は前述のように環状で、内外二重環状
の第１の半導体層の各チャンネル形成層7aの表面を0.1
μｍ程度の薄いゲート絶縁膜8aを介して共通に覆うよう
に、0.5μｍ程度の厚みに例えば多結晶シリコンを成長
させて作り込まれる。ｎ形の第２の半導体層９は通例の
ようにこのゲート８をマスクとするイオン注入法により
拡散され、１〜２μｍの深さに10Ω／口以下の低いシー
ト抵抗で図示のように二重に環状にそれぞれ第１の半導
体層７の内部に作り込まれる。
ので、次にｐ形の第１の半導体層７をこの例では２重の
環状に拡散する。200〜300Vの耐圧値を得るには、この
第１の半導体層を10μｍ前後の深さに数百Ω／口程度の
シート抵抗で拡散するのがよい。またかかる高耐圧用電
界効果トランジスタでは、二重環状の第１の半導体層の
環の相互間のゲート８の下になるチャンネル形成部用に
第１の半導体層７の一部としてそれに連続するｐ形では
あるがシート抵抗のより低いチャンネル形成層7aを第１
の半導体層の半分程度の深さに拡散して置くのがよい。
この上のゲート８は前述のように環状で、内外二重環状
の第１の半導体層の各チャンネル形成層7aの表面を0.1
μｍ程度の薄いゲート絶縁膜8aを介して共通に覆うよう
に、0.5μｍ程度の厚みに例えば多結晶シリコンを成長
させて作り込まれる。ｎ形の第２の半導体層９は通例の
ようにこのゲート８をマスクとするイオン注入法により
拡散され、１〜２μｍの深さに10Ω／口以下の低いシー
ト抵抗で図示のように二重に環状にそれぞれ第１の半導
体層７の内部に作り込まれる。
以上で電界効果トランジスタ用の半導体層とゲートの
作り込みが終わったので、ついでその上に被着された絶
縁膜10の窓を介して、接続層６に導電接触する他方の主
端子用のこの例ではドレイン電極11と、第１の半導体層
７および第２の半導体層９に共通に導電接触する一方の
主端子用のソース電極12と、ゲート８に導電接触するゲ
ート電極13とを設ける。これらの電極11〜13からは図示
のように他方の主端子としてのドレイン端子D,一方の主
端子としてのソース端子Ｓおよびゲート端子Ｄが導出さ
れる。
作り込みが終わったので、ついでその上に被着された絶
縁膜10の窓を介して、接続層６に導電接触する他方の主
端子用のこの例ではドレイン電極11と、第１の半導体層
７および第２の半導体層９に共通に導電接触する一方の
主端子用のソース電極12と、ゲート８に導電接触するゲ
ート電極13とを設ける。これらの電極11〜13からは図示
のように他方の主端子としてのドレイン端子D,一方の主
端子としてのソース端子Ｓおよびゲート端子Ｄが導出さ
れる。
第２図（ａ）は以上のように構成された本発明による
電界効果トランジスタのゲートや半導体層が円環状に形
成された場合の上面図である。ドレイン端子Ｄは従来と
は逆に半導体領域の中心部から導出される。また、図か
ら部分領域５によって囲まれた円形の半導体領域の面積
が本発明による電界効果トランジスタでは非常に有効に
利用されていることが観取できよう。第２図（ｂ）は分
離拡散層５で囲まれた半導体領域を方形にして、その中
にゲートや半導体層を角環状に形成した電界効果トラン
ジスタの上面図である。この実施例では角環の４個のか
ど部での電界集中が同図（ａ）の場合よりも多いので耐
圧値の面ではこれよりも多少不利になるが、そのかわり
に同図（ａ）の場合には遊んでいた４隅部の面積がさら
に有効利用されているので、電界効果トランジスタの電
流容量を円環状の場合よりも増すことが可能である。
電界効果トランジスタのゲートや半導体層が円環状に形
成された場合の上面図である。ドレイン端子Ｄは従来と
は逆に半導体領域の中心部から導出される。また、図か
ら部分領域５によって囲まれた円形の半導体領域の面積
が本発明による電界効果トランジスタでは非常に有効に
利用されていることが観取できよう。第２図（ｂ）は分
離拡散層５で囲まれた半導体領域を方形にして、その中
にゲートや半導体層を角環状に形成した電界効果トラン
ジスタの上面図である。この実施例では角環の４個のか
ど部での電界集中が同図（ａ）の場合よりも多いので耐
圧値の面ではこれよりも多少不利になるが、そのかわり
に同図（ａ）の場合には遊んでいた４隅部の面積がさら
に有効利用されているので、電界効果トランジスタの電
流容量を円環状の場合よりも増すことが可能である。
以上の第１図および第２図に示された実施例では、半
導体領域が200〜300μｍ径ないしは角の場合で200〜300
Vの耐圧値をもつ電界効果トランジスタの電流容量を従
来の２〜3mAから25〜40mA程度に増加させることができ
る。
導体領域が200〜300μｍ径ないしは角の場合で200〜300
Vの耐圧値をもつ電界効果トランジスタの電流容量を従
来の２〜3mAから25〜40mA程度に増加させることができ
る。
また、実施例における各半導体層の導電形を逆にして
電界効果トランジスタをｐチャネル形にすることができ
る。
電界効果トランジスタをｐチャネル形にすることができ
る。
以上述べたとおり本発明では、DMOS構造の電界効果ト
ランジスタに一方の導電形の半導体領域内にその表面か
ら環状に拡散された他方の導電形の第１の半導体層と、
第１の半導体層にその表面から同心環状にかつ内外両側
に環状の表面を残すように第１の半導体層と二重に拡散
された一方の導電形の内外いずれかの側と残された環状
の表面にチャネルを誘導可能にその表面状に環状のゲー
トを前記両二重環に対して共通に設け、第１の半導体層
および第２の半導体層から共通に一方の主端子を，半導
体領域から他方の主端子をそれぞれ導出するようにした
ので、従来のものに比べてそのゲート幅を大幅に増加さ
せて、従来と同じ寸法ないしは面積の半導体領域内に作
り込まれる高耐圧の電界効果トランジスタの電流容量を
本発明により従来よりも１〜２桁増加させることができ
る。これはゲート幅を増しただけ半導体領域への注入電
流が増加するだけでなく、注入電流に基づく並列電流の
貢献比率を前述のように従来よりも改善できるからであ
る。
ランジスタに一方の導電形の半導体領域内にその表面か
ら環状に拡散された他方の導電形の第１の半導体層と、
第１の半導体層にその表面から同心環状にかつ内外両側
に環状の表面を残すように第１の半導体層と二重に拡散
された一方の導電形の内外いずれかの側と残された環状
の表面にチャネルを誘導可能にその表面状に環状のゲー
トを前記両二重環に対して共通に設け、第１の半導体層
および第２の半導体層から共通に一方の主端子を，半導
体領域から他方の主端子をそれぞれ導出するようにした
ので、従来のものに比べてそのゲート幅を大幅に増加さ
せて、従来と同じ寸法ないしは面積の半導体領域内に作
り込まれる高耐圧の電界効果トランジスタの電流容量を
本発明により従来よりも１〜２桁増加させることができ
る。これはゲート幅を増しただけ半導体領域への注入電
流が増加するだけでなく、注入電流に基づく並列電流の
貢献比率を前述のように従来よりも改善できるからであ
る。
本発明の実施に当たっては、各半導体層の拡散パター
ンやゲートの形状を従来と異ならせるだけで、従来と同
じ製作プロセスで電流容量の大きな電界効果トランジス
タを集積回路装置内に組み込むことができる。本発明は
比較的高電圧かつ大電流の負荷を直接駆動する集積回
路、例えばプラズマ表示パネルの駆動用集積回路装置等
に適用して上の効果を最も有利に発揮することができ
る。
ンやゲートの形状を従来と異ならせるだけで、従来と同
じ製作プロセスで電流容量の大きな電界効果トランジス
タを集積回路装置内に組み込むことができる。本発明は
比較的高電圧かつ大電流の負荷を直接駆動する集積回
路、例えばプラズマ表示パネルの駆動用集積回路装置等
に適用して上の効果を最も有利に発揮することができ
る。
【図面の簡単な説明】 第１図及び第２図が本発明に関し、第１図は本発明によ
る電界効果トランジスタの実施例の断面図、第２図はそ
の上面図、第３図以降は従来技術に関し、第４図は従来
のDMOS構造の電界効果トランジスタの断面図、第４図は
その上面図である。図において、 1:半導体基板、2:半導体領域用埋込半導体層、3:分離拡
散層用埋込半導体層、4:半導体領域ないしはエピキシタ
ル層、５分離拡散層、6:接続層、7:第１の半導体層、7
a:チャンネル形成層、8:ゲート、8a:ゲート絶縁膜、9:
第２の半導体層、10:絶縁膜、11〜13:電極、21:半導体
基板、22,23:埋込半導体層、24:半導体領域ないしはエ
ピキシタル層、25:分離拡散層、26:接続層、27:第１の
半導体層、28:ゲート、28a:ゲート絶縁膜、29:第２の半
導体層、30:絶縁膜、31〜33:電極、D:他方の主端子とし
てのドレイン端子、G:ゲート端子、ic:注入電流、ie:注
入電流に対する並列電流、S:一方の主端子としてのソー
ス端子、である。
る電界効果トランジスタの実施例の断面図、第２図はそ
の上面図、第３図以降は従来技術に関し、第４図は従来
のDMOS構造の電界効果トランジスタの断面図、第４図は
その上面図である。図において、 1:半導体基板、2:半導体領域用埋込半導体層、3:分離拡
散層用埋込半導体層、4:半導体領域ないしはエピキシタ
ル層、５分離拡散層、6:接続層、7:第１の半導体層、7
a:チャンネル形成層、8:ゲート、8a:ゲート絶縁膜、9:
第２の半導体層、10:絶縁膜、11〜13:電極、21:半導体
基板、22,23:埋込半導体層、24:半導体領域ないしはエ
ピキシタル層、25:分離拡散層、26:接続層、27:第１の
半導体層、28:ゲート、28a:ゲート絶縁膜、29:第２の半
導体層、30:絶縁膜、31〜33:電極、D:他方の主端子とし
てのドレイン端子、G:ゲート端子、ic:注入電流、ie:注
入電流に対する並列電流、S:一方の主端子としてのソー
ス端子、である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−5568（ＪＰ，Ａ) 特開 昭57−141965（ＪＰ，Ａ) 特開 昭57−162359（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一方の導電形の半導体領域内にその表面か
ら環状に拡散された他方の導電形の第１の半導体層と、
第１の半導体層にその表面から同心環状にかつ内外両側
に前記第１の半導体層が環状の表面を残すように第１の
半導体層と二重に拡散された一方の導電形の第２の半導
体層と、からなる二重環を内外二重に設け、外側の二重
環の内側に形成された第１の半導体層の残された環状の
表面及び内側の二重環の外側に形成された第１の半導体
層の残された環状の表面にチャネルを誘導可能にその表
面上に環状のゲートを前記両二重環に対して共通に設
け、その第１の半導体層および第２の半導体層から共通
に一方の主端子を、半導体領域から他方の主端子をそれ
ぞれ導出してなる電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016251A JP2679074B2 (ja) | 1988-01-27 | 1988-01-27 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016251A JP2679074B2 (ja) | 1988-01-27 | 1988-01-27 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01191477A JPH01191477A (ja) | 1989-08-01 |
| JP2679074B2 true JP2679074B2 (ja) | 1997-11-19 |
Family
ID=11911345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016251A Expired - Lifetime JP2679074B2 (ja) | 1988-01-27 | 1988-01-27 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679074B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| JPH07120800B2 (ja) * | 1990-01-25 | 1995-12-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2597412B2 (ja) * | 1990-03-20 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3158738B2 (ja) * | 1992-08-17 | 2001-04-23 | 富士電機株式会社 | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 |
| US5349223A (en) * | 1993-12-14 | 1994-09-20 | Xerox Corporation | High current high voltage vertical PMOS in ultra high voltage CMOS |
| US6236258B1 (en) | 1998-08-25 | 2001-05-22 | International Business Machines Corporation | Wordline driver circuit using ring-shaped devices |
| JP4857610B2 (ja) * | 2005-06-01 | 2012-01-18 | 株式会社日立製作所 | 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置 |
| JP5152526B2 (ja) * | 2009-04-24 | 2013-02-27 | 株式会社デンソー | 車載電力変換装置 |
| JP2015204374A (ja) * | 2014-04-14 | 2015-11-16 | 株式会社ジェイテクト | 半導体装置 |
| JP2015204375A (ja) * | 2014-04-14 | 2015-11-16 | 株式会社ジェイテクト | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141965A (en) * | 1981-02-26 | 1982-09-02 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field effect transistor |
| JPS57162359A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
| JPS605568A (ja) * | 1983-06-23 | 1985-01-12 | Sanken Electric Co Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
| JP2721155B2 (ja) * | 1987-02-19 | 1998-03-04 | 株式会社東芝 | 半導体装置 |
-
1988
- 1988-01-27 JP JP63016251A patent/JP2679074B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01191477A (ja) | 1989-08-01 |
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