JP3003613B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP3003613B2
JP3003613B2 JP9033138A JP3313897A JP3003613B2 JP 3003613 B2 JP3003613 B2 JP 3003613B2 JP 9033138 A JP9033138 A JP 9033138A JP 3313897 A JP3313897 A JP 3313897A JP 3003613 B2 JP3003613 B2 JP 3003613B2
Authority
JP
Japan
Prior art keywords
write
signal
write data
switch
sense amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9033138A
Other languages
English (en)
Other versions
JPH10222981A (ja
Inventor
元 越田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9033138A priority Critical patent/JP3003613B2/ja
Priority to TW087100757A priority patent/TW359822B/zh
Priority to KR1019980001738A priority patent/KR100267132B1/ko
Priority to CN98104349A priority patent/CN1121692C/zh
Priority to US09/017,470 priority patent/US5930181A/en
Publication of JPH10222981A publication Critical patent/JPH10222981A/ja
Application granted granted Critical
Publication of JP3003613B2 publication Critical patent/JP3003613B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にダイナミックランダムアクセスメモリ（「Ｄ
ＲＡＭ」という）回路の書き込み回路に関する。
【０００２】
【従来の技術】従来の半導体記憶装置におけるライトス
イッチ選択の回路構成の一例について以下に説明する。
図３は、複数のメモリセルアレイと、複数のセンスアン
プ列と、を有するＤＲＡＭのライトスイッチ選択に関す
るレイアウトの一例を示したものである。
【０００３】図３を参照すると、書き込み動作を行うた
めに必要なライトスイッチＷＳＷ、及びライトデータの
相補信号ＷＩＴ／ＷＩＮは、それぞれ、ライトスイッチ
出力回路ＷＳＳ、及びライトデータ出力回路ＷＢＵＦか
ら出力される。なお、ライトスイッチ出力回路ＷＳＳ
は、ディジット線とライトデータ線とを接続するトラン
スファーゲート（不図示）のオン／オフ制御を行うため
の信号としてライトスイッチＷＳＷを生成するものであ
り、ライトデータ相補信号ＷＩＴ／ＷＩＮはワード線と
平行に配設され、またディジット線は、後述するライト
イネーブル信号ＷＥと平行に配設されている。ライトス
イッチは、上記トランスファーゲートの制御端子（ゲー
ト電極）に入力され、上記トランスファーゲートはカラ
ム選択信号（ＹＳＷ）で選択されたディジット線とライ
トデータ線との接続のオン／オフを制御する。
【０００４】ところで、図３を参照して、このライトス
イッチ出力回路ＷＳＳは、例えばセンスアンプ列２１の
両端側にＷＳＳ２１とＷＳＳ２４とが配置されているよ
うに、複数のセンスアンプ列について各センスアンプ列
の両端にそれぞれ配置されている。
【０００５】またライトデータ出力回路ＷＢＵＦは、セ
ンスアンプ列の一側にのみ配置されている。すなわち、
図３を参照して、ライトデータ出力回路ＷＢＵＦ２１、
ＷＢＵＦ２２、ＷＢＵＦ２３はセンスアンプ列２１、２
２、２３の一側（図中下側）にのみ配置されている。
【０００６】ライトスイッチＷＳＷのタイミングを制御
する信号（書き込みタイミング制御信号、「ライトイネ
ーブル信号」ともいう）ＷＥは、共通とされ、複数のラ
イトスイッチ出力回路ＷＳＳに入力される。
【０００７】図３に示すように、一つのセンスアンプ列
に対して、ライトデータ出力回路ＷＢＵＦは一個設けら
れるのに対して、ライトスイッチ出力回路ＷＳＳが二個
配置されている理由として、ライトスイッチ信号の負荷
がライトデータ信号の負荷に比べて大きい、ことが挙げ
られる。すなわち、一つのセンスアンプ列に、ライトス
イッチ信号を二つ設けることによって、ライトスイッチ
信号の負荷を半減し、書き込み動作における特性を向上
させている。
【０００８】図４は、従来のライトスイッチ出力回路Ｗ
ＳＳの回路構成の一例を示す図である。図４を参照する
と、ライトスイッチ出力回路ＷＳＳは、書き込みタイミ
ング制御信号ＷＥと、ライトデータ出力回路ＷＢＵＦか
らのライトスイッチの選択信号（「ライトセレクト信
号」という）ＷＳＥＬと、を入力として、ライトスイッ
チＷＳＷを出力する。
【０００９】このライトスイッチ出力回路ＷＳＳは、ラ
イトスイッチを選択する信号ＷＳＥＬが“Ｈ”レベルで
あり、かつ、書き込みタイミング制御信号が“Ｈ”レベ
ルとなると、ライトスイッチＷＳＷも“Ｈ”レベルとな
るような回路構成、すなわち図４のＮＡＮＤ回路とイン
バータ回路ＩＮＶによる論理積演算の構成とされてい
る。
【００１０】ライトセレクト信号ＷＳＥＬは、ライトデ
ータ出力回路ＷＢＵＦより出力され、ライトデータ出力
回路ＷＢＵＦが活性化されると、ライトデータＷＩＴ／
ＷＩＮが出力され、またライトセレクト信号ＷＳＥＬも
“Ｈ”レベルとなる。
【００１１】ライトスイッチＷＳＷは、ライトデータが
出力されたセンスアンプ列のみオンとなればよい。この
ため、ライトデータ出力回路ＷＢＵＦが活性になるとき
のみ、ライトセレクト信号ＷＳＥＬが“Ｈ”レベルとな
るようにすることにより、ライトスイッチＷＳＷの正し
い選択を行う。
【００１２】
【発明が解決しようとする課題】上記したように、ライ
トセレクト信号ＷＳＥＬにより、ライトスイッチ出力回
路ＷＳＳを選択するという構成の従来の半導体記憶装置
において、特に、図３に示したような回路配置では、ラ
イトセレクト信号ＷＳＥＬの信号配線がセンスアンプ列
を走りライトスイッチを選択している。
【００１３】ところで、このライトセレクト信号線ＷＳ
ＥＬを用いることなく、ライトスイッチ出力回路ＷＳＳ
を選択できると、センスアンプ列中を、長い距離を走っ
ているライトスイッチの選択信号ＷＳＥＬの配線を省略
することができることになり、センスアンプ部の面積
は、ライトセレクト信号ＷＳＥＬの信号配線による面積
分だけ削減することができ、チップサイズの縮小、及び
集積度の向上の点で極めて有効であることがわかる。
【００１４】したがって、本発明は、本発明者による上
記技術的認識に基づきなされたものであって、その目的
は、ＤＲＡＭ等の半導体記憶装置のライト動作におい
て、ライトスイッチの選択に、従来必要とされていたラ
イトセレクト信号を不要とし、チップサイズの縮小化を
図るようにした半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成する本発
明に係る半導体記憶装置は、センスアンプ列の両端にそ
れぞれ配置されたライトスイッチ選択回路と、前記セン
スアンプ列の一側に配設されたライトデータ出力回路
と、を備え、前記ライトデータ出力回路からのライトデ
−タ線対が、前記センスアンプ列の一端から他端にわた
って配設され、前記ライトスイッチ選択回路は、各々、
前記ライトデ−タ線対に前記ライトデータ出力回路から
出力された値と、ディジット線と平行に配設されたライ
トイネ−ブル信号との論理演算をとり、前記ディジット
線と前記ライトデ−タ線とを接続するトランスファーゲ
ートのオン／オフ制御を行うライトスイッチ信号を生成
する、ことを特徴とする。
【００１６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、ライトスイッチを出力するライトスイッチ出力回路
（図１のＷＳＳ）が、書き込みタイミングを制御するラ
イトイネーブル信号ＷＥと、ライトデータ出力回路（図
１のＷＢＵＦ）から出力される相補型のライトデータ信
号対ＷＩＴ／ＷＩＮと、を入力とし、ライトデータ出力
回路（図１のＷＢＵＦ）が非活性の場合、ライトデータ
信号対ＷＩＴ／ＷＩＮの電位がともにプリチャージレベ
ル（例えば“Ｈ”レベル）であり、その結果、ライトス
イッチ信号ＷＳＷをインアクティブに設定し、ライトデ
ータ出力回路が活性の場合には、ライトデータ信号対Ｗ
ＩＴ／ＷＩＮにライトデータが出力されるため、これを
検出し、ライトイネーブル信号ＷＥがアクティブの時
に、ライトスイッチ信号ＷＳＷをアクティブに設定する
ような論理回路構成とされている。このため、ライトデ
ータが出力されたセンスアンプ部のみライトスイッチを
アクティブとする。
【００１７】このように、本発明の実施の形態において
は、従来、センスアンプ列を端から端まで走っていたラ
イトスイッチの選択信号（ライトセレクト信号）ＷＳＥ
Ｌを廃止したものであり、その代替として、元々センス
アンプ列を端から端まで走っていたライトデータ線ＷＩ
Ｔ／ＷＩＮを利用している。その結果、本発明の実施の
形態においては、センスアンプ部の面積をライトセレク
ト信号ＷＳＥＬの信号配線の面積分だけ、従来の半導体
記憶装置よりも縮減することができる。
【００１８】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
【００１９】図１は、本発明の一実施例の半導体記憶装
置のライトスイッチ出力回路ＷＳＳの回路構成を示す図
である。図１を参照すると、ライトスイッチ出力回路Ｗ
ＳＳは、ライトスイッチのタイミングを制御する信号Ｗ
Ｅと、ライトデータ相補信号ＷＩＴ／ＷＩＮの計三本の
信号を入力とする。
【００２０】ライトデータ相補信号ＷＩＴ／ＷＩＮは、
ライトデータ出力回路ＷＢＵＦから出力される。本実施
例では、ライトデータ出力回路ＷＢＵＦが非活性状態の
ときには、ライトデータ相補信号ＷＩＴ／ＷＩＮは共に
“Ｈ”レベルにプリチャージされている。
【００２１】そして、ライトデータ出力回路ＷＢＵＦが
活性状態になると、ライトデータ相補信号ＷＩＴ／ＷＩ
Ｎの一対の信号線のうちのいずれか一方のみが“Ｌ”レ
ベルとなり、ライトデータが出力される。
【００２２】ライトデータ相補信号ＷＩＴ／ＷＩＮを入
力とする第１のＮＡＮＤ回路ＮＡＮＤｌは、ライトデー
タが出力されていない状態では、ライトデータ相補信号
ＷＩＴ／ＷＩＮが共に“Ｈ”レベルとなることから、
“Ｌ”レベルを出力し、一方、ライトデータが出力され
た場合には、ライトデータ相補信号ＷＩＴ／ＷＩＮのい
ずれか一方が“Ｌ”レベルとなることから、“Ｈ”レベ
ルを出力する。
【００２３】第１のＮＡＮＤ回路ＮＡＮＤｌの出力が
“Ｈ”レベルの状態で、書き込みタイミング制御信号で
あるライトイネーブル信号ＷＥが“Ｈ”レベルになる
と、第１のＮＡＮＤ回路ＮＡＮＤ１の出力とライトイネ
ーブル信号ＷＥとを入力とする第２のＮＡＮＤ回路ＮＡ
ＮＤ２の出力は“Ｌ”レベルとなり、インバータ回路Ｉ
ＮＶを介して反転されライトスイッチ信号ＷＳＷは
“Ｈ”レベル、すなわちオン状態となる。
【００２４】本実施例においては、以上の動作から、ラ
イトデータが出力されたセンスアンプ部のみライトスイ
ッチがオンになるという、正しいライトスイッチの選択
が可能とされている。このように、本実施例によれば、
従来の半導体記憶装置で用いられていたライトスイッチ
選択信号ＷＳＥＬを使わずに、ライトスイッチの選択を
行うことができる。
【００２５】図２は、本発明の一実施例におけるＤＲＡ
Ｍのライトスイッチ選択に関するレイアウトの一例を示
す図である。図２を参照して、本実施例において、図３
に示した従来のレイアウトと同じように、複数のメモリ
セルアレイと複数のセンスアンプ列を有し、ライトデー
タ出力回路ＷＢＵＦ、ライトスイッチ出力回路ＷＳＳ
も、図３に示した従来の半導体記憶装置のレイアウトと
同じ配置とされている。
【００２６】本実施例では、従来、センスアンプ列を端
から端まで走っていたライトスイッチの選択信号ＷＳＥ
Ｌを廃止しており、その代用として、元々センスアンプ
列を端から端まで走っていたライトデータ線ＷＩＴ／Ｗ
ＩＮを利用している。このため、本実施例においては、
センスアンプ部の面積をライトスイッチの選択信号ＷＳ
ＥＬの配線による面積分だけ、従来の半導体記憶装置よ
りも縮減することができる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
ライトデータ相補信号ＷＩＴ／ＷＩＮを利用することに
より、ライトスイッチの選択を行う構成としたことによ
り、従来使用していたライトセレクト信号線ＷＳＥＬを
削除することができ、このため、ライトセレクト信号線
ＷＳＥＬの信号配線の面積分、チップサイズを縮小する
ことができる、という結果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例のライトスイッチ選択に関す
るレイアウトを示す図である。
【図３】従来の半導体記憶装置のライトスイッチ選択に
関するレイアウト図である。
【図４】従来の半導体記憶装置のライトスイッチ出力回
路の回路構成を示す図である。
【符号の説明】
ＩＮＶ インバータ回路 ＮＡＮＤ１、ＮＡＮＤ２ ＮＡＮＤ回路 ＷＢＵＦ ライトデータ出力回路 ＷＥ 書き込みタイミング制御信号 ＷＩＮ／ＷＩＴ ライトデータ相補信号 ＷＳＥＬ ライトセレクト信号 ＷＳＳ ライトスイッチ出力回路 ＷＳＷ ライトスイッチ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】センスアンプ列の両端にそれぞれ配置され
    たライトスイッチ選択回路と、前記センスアンプ列の一側に配設されたライトデータ出
    力回路と、を備え、 前記ライトデータ出力回路からの ライトデ−タ線対が、
    前記センスアンプ列の一端から他端にわたって配設さ
    れ、 前記ライトスイッチ選択回路は、各々、前記ライトデ−
    タ線対に前記ライトデータ出力回路から出力された値
    と、ディジット線と平行に配設されたライトイネ−ブル
    信号との論理演算をとり、前記ディジット線と前記ライ
    トデ−タ線とを接続するトランスファーゲートのオン／
    オフ制御を行うライトスイッチ信号を生成する、ことを
    特徴とする半導体記憶装置。
  2. 【請求項２】センスアンプ列の両端にそれぞれ配置され
    たライトスイッチ出力回路と、 前記ライトスイッチ出力回路は、各々、前記センスアン
    プ列を端から端まで配線される相補ライトデータ信号線
    対を入力とし、ライトデータ出力回路から出力された前
    記相補ライトデータ信号線対の値と書き込みタイミング
    を制御するライトイネーブル信号との論理の組合せか
    ら、ライトデータが出力されたセンスアンプ部について
    のみライトスイッチをアクティブとするように構成され
    ており、 これにより、ライトスイッチの選択信号であるライトセ
    レクト信号を廃し、前記センスアンプ列中に前記ライト
    セレクト信号を配線することを不要としたことを特徴と
    する半導体記憶装置。
  3. 【請求項３】センスアンプ列の両端にそれぞれ配置され
    ライトスイッチを出力するライトスイッチ出力回路が、 書き込みタイミングを制御するライトイネーブル信号
    と、 ライトデータ出力回路から出力され前記センスアンプ列
    の一端から他端にわたって配設された信号線により伝達
    される相補型のライトデ−タ信号対と、 を入力とし、 前記ライトデータ出力回路が非活性状態の場合、前記ラ
    イトデータ信号対が同一レベルであることを検出して、
    ライトスイッチをインアクティブに設定し、 前記ライトデータ出力回路が活性状態の場合には、前記
    ライトデータ信号対の信号レベルの相違に基づき、前記
    ライトイネーブル信号がアクティブの時に、ライトスイ
    ッチをアクティブに設定するように構成され、 これにより、ライトデータが出力されたセンスアンプ部
    のみライトスイッチをアクティブとする、ようにしたこ
    とを特徴とする半導体記憶装置。
JP9033138A 1997-01-31 1997-01-31 半導体記憶装置 Expired - Fee Related JP3003613B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP9033138A JP3003613B2 (ja) 1997-01-31 1997-01-31 半導体記憶装置
TW087100757A TW359822B (en) 1997-01-31 1998-01-19 Semiconductor memory device
KR1019980001738A KR100267132B1 (ko) 1997-01-31 1998-01-21 반도체 기억장치
CN98104349A CN1121692C (zh) 1997-01-31 1998-01-31 半导体存储器
US09/017,470 US5930181A (en) 1997-01-31 1998-02-02 Semiconductor memory device with write-switch signal output circuits using complementary write data signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9033138A JP3003613B2 (ja) 1997-01-31 1997-01-31 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH10222981A JPH10222981A (ja) 1998-08-21
JP3003613B2 true JP3003613B2 (ja) 2000-01-31

Family

ID=12378245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9033138A Expired - Fee Related JP3003613B2 (ja) 1997-01-31 1997-01-31 半導体記憶装置

Country Status (5)

Country Link
US (1) US5930181A (ja)
JP (1) JP3003613B2 (ja)
KR (1) KR100267132B1 (ja)
CN (1) CN1121692C (ja)
TW (1) TW359822B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7359265B2 (en) * 2006-01-04 2008-04-15 Etron Technology, Inc. Data flow scheme for low power DRAM
KR100813533B1 (ko) * 2006-09-13 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 데이터 마스크 방법
US8050116B2 (en) * 2009-09-22 2011-11-01 Intel Corporation Memory cell write

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0432089A (ja) * 1990-05-28 1992-02-04 Nec Corp 半導体メモリ装置
JPH0536277A (ja) * 1991-07-30 1993-02-12 Fujitsu Ltd 半導体メモリ装置
JPH0620474A (ja) * 1992-06-30 1994-01-28 Nec Corp 半導体メモリ回路
JP2606088B2 (ja) * 1992-07-09 1997-04-30 日本電気株式会社 半導体記憶装置
JP2812097B2 (ja) * 1992-09-30 1998-10-15 日本電気株式会社 半導体記憶装置
JPH08249884A (ja) * 1995-03-08 1996-09-27 Sanyo Electric Co Ltd 半導体メモリのライトパービット回路
KR100214499B1 (ko) * 1996-08-03 1999-08-02 구본준 반도체 메모리의 라이트 제어 회로

Also Published As

Publication number Publication date
JPH10222981A (ja) 1998-08-21
KR19980070673A (ko) 1998-10-26
US5930181A (en) 1999-07-27
TW359822B (en) 1999-06-01
KR100267132B1 (ko) 2000-10-16
CN1121692C (zh) 2003-09-17
CN1193167A (zh) 1998-09-16

Similar Documents

Publication Publication Date Title
US8451677B2 (en) Semiconductor device and method of refreshing the same
US6862229B2 (en) Physically alternating sense amplifier activation
JP2607814B2 (ja) 半導体メモリ装置
US8797778B2 (en) Semiconductor memory device having open bit line structure
US5097440A (en) Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
JP4191018B2 (ja) 半導体記憶装置のリフレッシュ制御方式
US5422839A (en) Semiconductor memory device
KR980011441A (ko) 반도체 기억 장치
US6067271A (en) Semiconductor memory device and a driving method of the same
JPH0430385A (ja) 半導体記憶装置
US6515927B2 (en) Semiconductor memory having a wide bus-bandwidth for input/output data
US5657265A (en) Semiconductor memory device having circuit array structure for fast operation
US6118722A (en) Integrated circuit memory device
US8355270B2 (en) Semiconductor device having open bit line architecture
JPH11163296A (ja) 半導体メモリ
JPH09204774A (ja) 半導体メモリ
KR100252050B1 (ko) 칼럼선택라인을 공유한 복수개의 메모리 뱅크를 구비한 동기식 디램 및 데이터 전송방법
US4354259A (en) Semiconductor memory device having improved column selection structure
JP3003613B2 (ja) 半導体記憶装置
US5184321A (en) Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
US6768686B2 (en) Read/write amplifier for a DRAM memory cell, and DRAM memory
US5337287A (en) Dual port semiconductor memory device
JPH0834296B2 (ja) 半導体記憶装置
JP2002216476A (ja) 半導体メモリおよびその制御方法
KR100331276B1 (ko) 디램의 회로배치

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19991019

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081119

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081119

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091119

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091119

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101119

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 14

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees