DE69322054T2

DE69322054T2 - Gerät zur Aufzeichnung von Datensignalen mittels Steuerung der Frequenzcharakteristiken der Datensignale

Info

Publication number: DE69322054T2
Application number: DE69322054T
Authority: DE
Inventors: Shinji Osaka-Shi Osaka-Fu 534 Hamai; Yasunori Osaka-Shi Osaka-Fu 555 Kawakami; Masao Hannan-Shi Osaka-Fu 599-02 Okabe
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-10-16
Filing date: 1993-09-23
Publication date: 1999-04-01
Anticipated expiration: 2013-09-24
Also published as: DE69322054D1; EP0593173B1; KR940009954A; EP0593173A3; KR0142170B1; EP0593173A2; US5825567A; US5579182A; US6118930A

Description

Die vorliegende Erfindung betrifft eine Aufzeichnungsvorrichtung zur Aufzeichnung digitaler Signale, wie einen digitalen Videokassettenrecorder.
In einer magnetischen Aufzeichnungsvorrichtung, wie einem Videokassettenrecorder wird bei der Wiedergabe, wenn der Kopf die Spur verläßt, der Kopfausgang verringert und der Fehler nimmt zu, so daß ein genaues Bild nicht wiedergegeben werden kann. Es ist deshalb wichtig, daß der Kopf die beabsichtigte Spur genau verfolgt, d. h., daß die Kopfspurverfolgung beibehalten wird. In einem digitalen Videokassettenrecorder, insbesondere zur Verwendung zu Hause, sind die Spuren schmaler, um ein Langzeitprogramm aufzuzeichnen, und es wird verlangt, die Kopfspurverfolgung genauer beizubehalten.
Als die Mittel zur Bestimmung der Abweichung des Kopfes von der Spur wird, indem Steuersignale zwischen den Spuren verwendet werden, das Übersprechen der Steuersignale von der vorhergehenden und nachfolgenden Spur verglichen, und es wird erfaßt, ob die Kopfspurverfolgung zu der vorhergehenden Seite oder der nachfolgenden Seite abweicht.
Die Aufzeichnungssignale werden für diesen Zweck moduliert, wenn aufgezeichnet wird, so daß sie Frequenzcharakteristiken mit drei Muster F0, F1, F2 haben, wie es in Fig. 22 gezeigt ist. Bei dem F0 Muster besitzen die Frequenzen f&sub1; und f&sub2; Bereiche kleiner Frequenzkomponenten, d. h. Einkerbungsbereiche. Bei dem F1 Muster besitzt die Frequenz f1 einen Bereich größerer Frequenzkomponenten, d. h., ein Steuersignal, während die Frequenz f&sub2; einen Einkerbungsbereich besitzt. Bei dem F2 Muster besitzt die Frequenz f&sub1; einen Einkerbungsbereich und die Frequenz f&sub2; ein Steuersignal.
Die Aufzeichnungssignale werden so moduliert, daß die Muster in der Reihenfolge F0, F1, F0, F2 sind, wie es in Fig. 23 gezeigt ist, und so aufgezeichnet werden. Wenn das F0 Muster wiedergegeben wird, gibt es durch das Übersprechen der Steuersignale dem Muster F1, F2 der benachbarten Spur ein Maximum bei den Frequenzkomponenten f&sub1; und f&sub2;. Wenn der Kopf von der Mitte des F0 Musters abweicht und zu der Seite des F1 Musters verschoben wird, wird das Übersprechen des Steuersignals von dem F1 Muster größer als das Übersprechen von dem F2 Muster, und deshalb nimmt die Frequenzkomponente f&sub1; des wiedergegebenen Signals zu, während die Frequenzkomponente f&sub2; abnimmt. Somit kann, wenn die Frequenzkomponenten von f&sub1;, f&sub2; der wiedergegebenen Signal des F0 Musters verglichen werden, die Abweichung der Kopfspurverfolgung erfaßt werden, und es wird eine richtige Spurverfolgung hergestellt.
Bisher wurden solche Muster F0, F1, F2 gebildet, indem die Verbindung von "0" und "1" in der Binärreihe gesteuert wird, die aufgezeichnet werden soll. Dieses Verfahren ist unten erläutert. Zuerst werden die Eingangsdaten alle m Bits (m: eine gerade Zahl) unterteilt und ein "0" Bit wird zu dem Anfang der m Bits addiert und einem Vorcodierer eingegeben, um mit einem verschachteltem NRZI Code (Non Return to Zero Invert) moduliert zu werden. Ähnlich wird ein "1" Bit dem Anfang von m Bits der Eingangsdaten addiert und dem Vorcodierer eingegeben, um mit verschachtelter NRZI moduliert zu werden. Die Charakteristik des Vorcodierers ist in der Formel (1) ausgedrückt und wird für eine bekannte Teilantworterfassung verwendet, wenn decodiert wird, und des weiteren wird, wenn die Polarität des Bit, das eingeführt werden soll, umgekehrt wird, die Polaritätsumkehrung fortgepflanzt, wie es in der Formel (1) gezeigt ist, und dies bewirkt, daß die Änderung der Frequenzcharakteristik durch die Änderung der Polarität des einzuführenden Bit zunimmt. Das Bit "0" oder "1", das eingeführt werden soll, wird nachfolgend als Spezialbit (SB) bezeichnet.
fk = gk + fk-2 (+ bedeutet exklusives ODER) (1)
worin {gk} eine Vorcodierereingangsdatenreihe ist und {fk} eine Vorcodiererausgangsdatenreihe ist. Wenn die Frequenzkomponenten des Vorcodiererausgangs gewonnen worden sind, werden die Frequenzkomponenten zwischen dem Vorcodiererausgang, wenn das SB "0" ist, und dem Vorcodiererausgang verglichen, wenn das SB "1" ist, und der Vorcodiererausgang, der der erwünschten Frequenzcharakteristik näher ist, wird als der Ausgang der Aufzeichnungsvorrichtung verwendet, so daß die Ausgangsdatenreihe erhalten wird, die die erwünschte Frequenzcharakteristik aufweist.
Fig. 2 zeigt Beispiele von Eingangsdatenreihen durch verschachtelte NRZI bei m = 10, SB A und Ausgangsdatenreihen. Wenn die Polarität des SB A umgekehrt wird, wird die Polarität des zweiten Bit vor dem SB A gemäß der Formel (1) umgekehrt. Wenn die Polarität des zweiten Bit vor SB A umgekehrt wird, wird die Polarität des zweiten Bit vor dem zweiten Bit vor dem SB A umgekehrt. Auf diese Weise wird, wenn die Polarität des SB A umgekehrt wird, die Polarität jedes ungeradzahligen Bit umgekehrt, wobei von dem SB A ausgehend gezählt wird. Diese Umkehrung fährt fort, bis das ungeradzahlige Bit von dem SB A ein neues SB ist, d. h., SB C. Mit anderen Worten wird, indem die Polarität eines gewissen SB umgekehrt wird, die Polarität des ungeradzahligen Bit, wobei von diesem SB hergezählt wird, m-mal umgekehrt. Das Bit (m + 1) des Zählens ist ein neues SB C und diese Umkehrung wird nicht fortgepflanzt. Die Bits, die wie SB A umgekehrt worden sind, sind m + 1 Bits, die durch eine Vollkreismarkierung angegeben sind.
Durch eine solche verschachtelte NRZI und die Fortpflanzung der Änderung der SB Polarität werden Änderungen der Frequenzcharakteristiken durch die SB Polaritätsänderungen erhöht.
Herkömmlicherweise wurden die Frequenzkomponenten zwischen der Bitreihe von m + 1 Bits mit verschachtelter NRZI Modulation, wobei "0" als SB zu m Bits addiert worden ist, und der Bitreihe von m + 1 Bits mit verschachtelter NRZI Modulation, wobei "1" als SB zu m Bits addiert worden ist, verglichen und, indem m + 1 näher bei der Frequenzkomponente der erwünschten Frequenzen, aufgezeichnet werden, wurde die erwünschte Frequenzkomponente des aufgezeichneten Signals gesteuert. Als Mittel Einrichtung zur Gewinnung der Frequenzkomponenten wurde eine Fourier-Transformation verwendet.
Es ist daher eine vorrangige Zielsetzung der Erfindung, eine Schaltung zur Steuerung der Frequenzcharakteristiken digitaler Signale herzustellen, indem die Polarität des SB, das eingeführt werden soll, aufgrund der Änderung der Frequenzcharakteristik des Bit verändert wird, das sich in der Polarität ändert, indem das Bit, das eingeführt werden soll, geändert wird, wenn durch verschachtelte NRZI moduliert wird, indem ein Bit alle m Bits durch eine einfache Schaltung (Schaltung geringer Abmessung) eingeführt wird.
Um die obige Zielsetzung zu erreichen, bietet die Erfindung eine Aufzeichnungsvorrichtung zur Aufzeichnung digitaler Daten auf Spuren eines Aufzeichnungsmediums, die mit einem Steuersignal mit einer Frequenz addiert sind, die sich von Spur zu Spur mit einem vorbestimmten Muster ändert, so daß es zur Spurverfolgungssteuerung verwendet werden kann, dadurch gekennzeichnet, daß sie umfaßt:
eine Bitgewinnungseinrichtung, um geradzahlige Bits von einer Reihe von m Bits einer Eingangsdatenreihe und ungeradzahlige Bits von einer nächsten Reihe von m Bits der Eingangsdatenreihe zu gewinnen, wo m eine gerade Zahl von 2 oder größer ist, und um die geradzahlige Anzahl Bits, die aus der genannten Reihe von m Bits der Eingangsdatenreihe gewonnen worden sind, mit der ungeradzahligen Anzahl von Bits, die aus der genannten nächsten Reihe von m Bits der Eingangsdaten gewonnen worden sind, zu kombinieren, um eine neue Reihe von m Bits zu erhalten;
einen ersten Vorcodierer, um ein "0" Bit zu der genannten neuen Reihe von m Bits zu addieren und um das addierte Ergebnis durch eine NRZI Modulation (NRZI: Non Return to Zero Invert) zu modulieren, um eine erste Reihe von m + 1 Bits zu erhalten;
einen zweiten Vorcodierer, um ein "1" Bit zu der genannten neuen Reihe von m Bits zu addieren und um das addierte Ergebnis durch eine NRZI Modulation zu modulieren, um eine zweite Reihe von m + 1 Bits zu erhalten;
eine Ausgangsauswähleinrichtung, um die Frequenzcharakteristiken der jeweiligen genannten ersten und zweiten Reihe von m + 1 Bits mit einer vorbestimmten Frequenzcharakteristik zu vergleichen und um aus der genannten ersten und zweiten Reihe von m + 1 Bits eine auszuwählen, deren Frequenzcharakteristik der genannten vorbestimmten Frequenzcharakteristik näher ist, um eine Ausgangsbitreihe zu erhalten; und
eine Aufzeichnungseinrichtung zur Aufzeichnung der Ausgangsbitreihe auf ein Aufzeichnungsmedium.
Weitere Vorteile und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung von Ausführungsformen von ihr klar, die in beispielhafterweise gegeben ist und durch die beigefügten Zeichnungen dargestellt ist, in denen:
Fig. 1 ein Blockdiagramm einer Ausführungsform der Erfindung ist.
Fig. 2 ein beispielhaftes Diagramm einer verschachtelten NRZI Modulation ist.
Fig. 3 ein Blockdiagramm einer Bit-Gewinnungsschaltung 1 ist.
Fig. 4 ein Blockdiagramm eines Vorcodierers 2 ist.
Fig. 5 ein Blockdiagramm einer anderen Ausbildung der Ausführungsform ist.
Fig. 6 ein Blockdiagramm einer Umkehrschaltung ist.
Fig. 7 ein Blockdiagramm einer Ausgangsauswählschaltung 5 ist.
Fig. 8 ein Blockdiagramm eines Vorcodierers 14 ist.
Fig. 9 ein Blockdiagramm einer unterschiedlichen Ausgestaltung der Ausführungsform ist.
Fig. 10 ein Blockdiagramm einer Bit-Gewinnungsschaltung 17 ist.
Fig. 11 ein Blockdiagramm einer Ausgangsauswählschaltung 18 ist.
Fig. 12 ein Blockdiagramm einer anderen Ausgestaltung der Bit- Gewinnungsschaltung ist.
Fig. 13 ein Blockdiagramm einer Bit-Unterteilungsschaltung 20 ist.
Fig. 14 ein Blockdiagramm einer Beurteilungsschaltung 3 ist.
Fig. 15 ein Blockdiagramm eines digitalen IIR Filters ist.
Fig. 16 ein Blockdiagramm digitaler Filter 23 und 24 ist.
Fig. 17 ein Blockdiagramm einer anderen Ausgestaltung der digitalen Filter 23 und 24 ist.
Fig. 18 ein Blockdiagramm einer Repräsentativwert-Erzeugungsschaltung 31 ist.
Fig. 19 ein Blockdiagramm einer unterschiedlichen Ausgestaltung der digitalen Filter 23 und 24 ist.
Fig. 20 ein Frequenzcharakteristikdiagramm eines digitalen Filters ist.
Fig. 21 ein Frequenzcharakteristikdiagramm eines digitalen Filters ist.
Fig. 22 ein Frequenzcharakteristikdiagramm des Aufzeichnungssignals ist.
Fig. 23 ein Spurmusterdiagramm ist.
Fig. 2 zeigt die Beziehung zwischen der Eingangsdatenreihe und der Vorcodiererausgangsreihe bei einer verschachtelten NRZI Modulation. Ein SB ist alle m Bits in die Eingangsdatenreihe mit einem Bit eingeführt. Durch den Vorcodierer wird die Eingangsdatenreihe gemäß der Formel (1) vorcodiert. Deshalb wird, wenn die Polarität des SB umgekehrt wird, das ungeradzahlige Bit umgekehrt, wenn von dem SB her gezählt wird. Wenn die Polarität des SB A umgekehrt wird, wird das ungeradzahlige Bit von dem SB A umgekehrt, wobei aber die Bits nach dem SB C durch das SB C bestimmt werden, und die Polarität des Bit nach dem SB A beeinflußt durch SB A nur m + 1 Bits, die durch Bits mit Vollkreismarkierung in der Vorcodiererausgangsreihe in Fig. 2 angegeben sind. Die offenen Kreismarkierungen hängen nicht von der Polarität von SB A ab.
Bisher wurde in der Einheit von m + 1 Bits, ausgehend von SB, die Frequenzkomponente gewonnen und das SB wurde bestimmt. Gemäß diesem Verfahren wird, wenn die Polarität des SB A umgekehrt wird, unter m + 1 Bits, die angemerkt werden sollen, die Polarität in m/2 + 1 Bits umgekehrt, die durch die Vollkreismarkierung angegeben sind, wobei aber die Polarität in m/2 Bits nicht umgekehrt wird, die durch die offene Kreismarkierung angegeben sind. Das heißt, m/2 Bits sind feste Bits, die durch die Polarität von SB A nicht umgekehrt werden. Durch das Vorhandensein dieser festen Bits wird eine Änderung der Frequenzkomponente durch Umkehrung des SB gesperrt, was eine Störung ergibt, eine Bitreihe zu erhalten, die die erwünschte Frequenzcharakteristik besitzt. In m/2 Bits in dem nächsten Wort gibt es Bits, die in der Polarität durch die Umkehrung der Polarität des SB A umgekehrt worden sind, aber dieses Intervall wird nicht zur Berechnung der Frequenzkomponenten berücksichtigt. Deshalb kann, indem die Berechnung der Frequenzkomponenten nur bei dem SB und den Bits, die durch dieses SB beeinflußt sind, vorgenommen wird, die Änderung der Frequenzcharakteristik durch die Polaritätsänderung des SB erhöht werden, so daß die Einkerbung oder ein Steuersignal ausgezeichneter Charakteristik erzeugt werden kann.
Das heißt, um die Bits, die von den SB beeinflußt sind, zu gewinnen, werden sie in der vorcodierten Reihe gewonnen, wobei es aber auch möglich ist, die Bits, die von dem SB beeinflußt werden, im voraus aus der Reihe zu gewinnen, die vorcodiert werden soll, oder aus der Eingangsdatenreihe und die ausgewählte Bitreihe vorzucodieren.
Indem nur die Frequenzkomponenten der Bits mit Vollkreismarkierung in Fig. 2 berechnet werden, ist die Anzahl der Bits, die Frequenzkomponenten zu berechnen, m + 1 Bits, die die gleiche wie beim Stand der Technik ist, und die Schaltungsgröße zur Berechnung der Frequenzkomponenten ist unverändert. Übrigens werden durch die Umkehrung des SB alle Bits, die bei der Frequenzkomponentengewinnung verwendet werden, umgekehrt, und deshalb können die vorcodierten Daten, wenn das SB "0" ist, bestimmt werden, indem die vorcodierten Daten umgekehrt werden, wenn das SB "1" ist, und es ist nicht notwendig, die vorcodierten Daten, wenn das SB "0" und wenn das SB "1", zu bestimmen, so daß die Schaltungsgröße des weiteren verkleinert werden kann.
Eine der Ausführungsformen der Erfindung ist unten unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Fig. 1 ist ein Blockdiagramm einer Ausführungsform der Erfindung. In Fig. 1 ist das Bezugszeichen 1 ein Analog/Digitalwandler, 2 ist eine Bitgewinnungsschaltung, 3a, 3b sind Vorcodierer, 4 ist eine Beurteilungsschaltung, 5 ist eine Ausgangsauswählschaltung, 6 ist ein Aufzeichnungsverstärker, 7 ist ein Aufzeichnungskopf und 8 ist ein Magnetband. Ein Eingangsvideosignal wird abgetastet und in dem Analog/Digitalwandler 1 digitalisiert und in eine digitale Bitreihe {ek} umgewandelt. Diese Bitreihe wird alle m Bits unterteilt, und ein SB wird zwischen sie eingefügt und eine verschachtelte NRZI Modulation wird ausgeführt, und die Bitreihe {dk}, die aufgezeichnet werden soll, wird erhalten, und indem ein bestimmtes SB von der Bitgewinnungsschaltung 2 erkannt wird, werden, um dieses SB zu bestimmen m/2 geradzahlige Bits unter den nächsten m Bits von dem Einführungsplatz des erkannten SB in der Ausgangsbitreihe des Analog/Digitalwandlers 1 und m/2 ungeradzahlige Bits von den nächsten m Bits zu den Vorcodieren 3a und 3b herausgeschickt. Diese Bitreihe von m Bits, die von der Bitgewinnungsschaltung 1 erzeugt worden ist, umfaßt die Bits, die durch die Polarität des SB beeinflußt sind, wenn mit einer verschachtelten NRZI moduliert worden ist. Diese Bitreihen (an (n = 0, 1, ...., m - 1)) werden durch SB durch die Vorcodierer 3a, 3b im voraus festgelegt, durch verschachtelte NRZI moduliert und zu der Beurteilungsschaltung 4 als Bitreihen von m + 1 Bits hinausgeschickt. Hier addiert der Vorcodierer 3a "0" als SB und erzeugt Bitreihen bn (n = 0, 1, ..., m), während der Vorcodierer 3b "1" als SB addiert und Bits bn' (n = 0, 1, ..., m) erzeugt. In der Beurteilungsschaltung 4, die die Frequenzcharakteristiken von bn und bn' vergleicht, wird die der erwünschten Frequenzcharakteristik nähere Bitreihe beurteilt, und das beurteilte SB wird zu der Ausgangsauswählschaltung 5 geschickt. In der Ausgangsauswählschaltung 5 wird das SB, das durch die Beurteilungsschaltung 4 beurteilt worden ist, alle m Bits der Ausgangsreihe {ek} des Analog/Digitalwandlers 1 eingeführt und eine verschachtelte NRZI Modulation wird durchgeführt, und die Aufzeichnungsbitreihe {dk} wird zu dem Aufzeichnungsverstärker 6 geschickt. In dem Aufzeichnungsverstärker 6 wird die Aufzeichnungsbitreihe {dk} in einen Aufzeichnungsstrom umgewandelt und wird zu dem Aufzeichnungskopf 7 geschickt. Mit dem Aufzeichnungskopf 7 wird die Aufzeichnungsbitreihe auf dem Magnetband 8 aufgezeichnet.
Ein Blockdiagramm der Bitgewinnungsschaltung 1 ist in Fig. 3 gezeigt. Die Bits, deren Polarität durch SB Polarität geändert worden sind, sind Bits mit Vollkreismarkierung in der Eingangsdatenreihe, die in Fig. 2 gezeigt ist. Demgemäß wird die Eingangsdatenreihe {ek} dem Schieberegister 9 zugeführt, und wenn das nächste Bit von dem Ort zur Einführung des SB an den Anfang kommt, werden die geradzahligen Bits der nächsten Bits von dem Einführungsort und die ungeradzahligen Bits von dem zweiten Bit hiervon erzeugt. Diese Bits sind an.
In den Vorcodieren 3a, 3b werden die Eingangsbitratenreihen vorcodiert. Die Vorcodierer 3a, 3b erzeugen das Eingangs-SB als b&sub0;, wie es in Fig. 4 gezeigt ist, und bearbeiten a&sub0; durch ein exklusives ODER mit dem SB in einem EXKLUSIV-ODER-Glied 10 und erzeugen b1. Dieser Ausgang, d. h. b1, wird durch ein exklusives ODER mit a1 in dem EXKLUSIV-ODER-Glied 10 bearbeitet, und b&sub2; wird ausgegeben. Somit wird ap als bp+1 durch das exklusive ODER mit bp (p = 0, 1, ..., m-1) erzeugt. Zu dieser Zeit erhält der Vorcodierer 3a das SB als 0 und erzeugt die Bitreihe bn. Der Vorcodierer 3b erhält das SB als 1 und erzeugt die Bitreihe bn'.
Hier besteht zwischen der Ausgangsbitreihe des Vorcodierers 3a, wenn das SB gleich 0 ist, und der Ausgangsbitreihe des Vorcodierers 3b, wenn das SB gleich 1 ist, eine Beziehung, bei der alle Bits gegenseitig umgekehrt werden, wie es oben erwähnt worden ist, und daher wird ohne die Verwendung von zwei Vorcodieren, wie in Fig. 1, indem der Ausgang bn des Vorcodierers 3a durch eine Umkehrschaltung 11, wie es in Fig. 5 gezeigt ist, umgekehrt wird, das gleiche wie der Ausgang bn des Vorcodierers 3b erhalten. Ebenso kann, indem die Bitreihe bn' unter Verwendung des Vorcodierers 3b, die Bitreihe bn erzeugt werden, indem sie umgekehrt wird. Oder durch gemeinsame Mitbenutzung eines Vorcodierers können bn und bn' erzeugt werden. Des weiteren können, da b&sub0; der Beurteilungsschaltung zugeführt wird, aber b&sub0; immer 0 ist und bn' immer 1 ist, sie in der Beurteilungsschaltung 4 ohne die Erzeugung von Ausgängen erzeugt werden.
Ein Blockdiagramm einer Umkehrschaltung 11 ist in Fig. 6 gezeigt. Ein Umkehrelement 12 erzeugt 1, wenn das Eingangsbit 0 ist und erzeugt 0, wenn das Eingangsbit 1 ist. Indem die Bits der Bitreihe bn dem Umkehrelement 12 zugeführt werden, werden alle Bits in der umgekehrten Form ausgegeben. Die Ausgangsbitreihe ist die gleiche Bitreihe wie bn' Somit werden bn und bn' erzeugt.
Die bn und bn' werden der Beurteilungsschaltung 4 zugeführt, und die Bitreihe, die der bestimmten Frequenzcharakteristik näher ist, wird ausgewählt, und das ausgewählte SB wird ausgegeben. Das ausgewählte SB wird der Ausgangsauswählschaltung 5 zugeführt. Die Bitreihe {ek} wird in die Ausgangsauswählschaltung 5 eingegeben. Ein Blockdiagramm der Ausgangsauswählschaltung 5 ist in Fig. 7 gezeigt. Die Bitreihe {ek} wird einer Verzögerungsschaltung 13 zugeführt und verzögert, bis das SB in der Beurteilungsschaltung 4 beurteilt worden ist. Der Ausgang der Verzögerungsschaltung 13 wird einem Vorcodierer 14 zugeführt, und das beurteilte SB wird alle m Bits eingefügt, und der vorcodierte Ausgang wird erzeugt. Der Vorcodierer 14 ist aufgebaut, wie es z. B. in Fig. 8 gezeigt ist, und das SB, das von der Beurteilungsschaltung 5 beurteilt worden ist, wird durch einen Schalter 15 in alle m Bits der Eingangsbitreihe {ek} eingefügt. Die Bits, die durch die Verzögerungsschaltung 16 von der Ausgangsreihe des Vorcodierers 14 verzögert worden sind, und die Ausgangsbits des Schalters 15 werden durch das exklusive ODER in einem EXKLUSIV-ODER-Glied 17 verarbeitet, und das Ergebnis wird als Ausgang des Vorcodierers 14 erzeugt. Die Verzögerungsschaltung 16 und das EXKLUSIV-ODER-Glied 17 die sind Schaltungen, um die Formel (1) auszuführen. Die Verzögerungsschaltung 16 verzögert um einen Takt. Die Aufzeichnungsbitreihe {dk}, die von der Ausgangsauswählschaltung 5 ausgegeben wird, wird in einen Aufzeichnungsstrom durch den Aufzeichnungsverstärker 6 umgewandelt und auf dem Magnetband 8 durch den Aufzeichnungskopf 7 aufgezeichnet.
Übrigens kann die Aufzeichnungsbitreihe {dk} auch als die Aufzeichnungsbitreihe {dk} erzeugt werden, indem die vorcodierten Ausgänge bn und bn' der Vorcodierer 3a und 3b gemäß dem bestimmten SB ohne erneute Vorcodierung von {ek} strukturiert werden.
In der vorstehenden Beschreibung wird das SB beurteilt, indem die Bits, d. h., an der Eingangsdatenreihe, dessen Polarität durch Änderung der Polarität von SB geändert worden ist, in der Bitgewinnungsschaltung 2 gewonnen werden. Im Gegensatz dazu kann das SB im voraus als 0 eingefügt und vorcodiert werden, und die Bits, die sich in der Polarität in der vorcodierten Reihe ändern, können gewonnen werden. Ein Blockdiagramm zu diesem Zeitpunkt ist in Fig. 9 gezeigt. Die Eingangsdatenreihe wird einem Vorcodierer 18 zugeführt, das SB wird als 0 eingefügt und die verschachtelte NRZI Modulation wird ausgeführt. Der Ausgang des Vorcodierers 18 wird einer Bitgewinnungsschaltung 19 zugeführt, und die Bits, die sich durch die Änderung der SB Polarität ändern, werden gewonnen. Die gewonnenen Bits sind die gleichen Bitreihen wie der Ausgang oder bn des Vorcodierers 3a, wenn das SB 0 ist. Der Ausgang der Bitgewinnungsschaltung 19 wird der Umkehrschaltung 11 zugeführt und der vorcodierte Ausgang bn', wenn das SB zu 1 ist wird erzeugt. Beide bn und bn' werden der Beurteilungsschaltung 4 zugeführt, und die Bitreihe, die der erwünschten Frequenzcharakteristik näher ist, wird beurteilt, und das beurteilte SB wird erzeugt. Das beurteilte SB wird einer Ausgangsauswählschaltung 20 zugeführt. Der Ausgangsauswählschaltung 20 wird von dem beurteilten SB und der Ausgangsreihe des Vorcodierers 18 die Aufzeichnungsbitreihe geliefert. Die Aufzeichnungsbitreihe wird in einen Aufzeichnungsstrom durch den Aufzeich nungsverstärker 6 umgewandelt und auf dem Magnetband 8 durch den Aufzeichnungskopf 7 aufgezeichnet.
Der Vorcodierer 18 ist die gleiche Schaltung wie der Vorcodierer 14. Jedoch wird immer "0" als das SB eingeführt. Ein Beispiel der Bitgewinnungsschaltung 19 ist in Fig. 10 gezeigt. Die Bits, wie als das SB umgekehrt werden sollen, das in der Ausgangsreihe bn des Vorcodierers umgekehrt worden ist, sind, wie es in Fig. 2 gezeigt ist, m + 1 Bits, die das SB des ungeradzahligen Zählens von dem SB her einschließen. Die eingegebene Ausgangsreihe des Vorcodierers wird einem Schieberegister 21 mit m + 1 Stufen zugeführt, und wenn das SB an den Anfang des Schieberegisters 21 kommt, werden alle 2 Bits m + 1 Bits geliefert. Dies ist die vorcodierte Bitreihe, wenn das SB gleich 0 ist, d. h. bn', und wird der Beurteilungsschaltung zugeführt und wird auch der Umkehrschaltung 11 zugeführt, wodurch durch bn' erzeugt wird. Der Ausgang bn' der Umkehrschaltung 11 wird auch der Beurteilungsschaltung 4 eingegeben. Ein Beispiel der Ausgangsauswählschaltung 20 ist in Fig. 11 gezeigt. Die Ausgangsreihe des Vorcodierers 18 in Fig. 9 wird der Verzögerungsschaltung 22 zugeführt und wird verzögert, bis das SB in der Beurteilungsschaltung 4 beurteilt worden ist. Das SB, das als die Ausgangsreihe der Verzögerungsschaltung 22 bestimmt wird, wird einem EXKLUSIV-ODER-Glied 23 zugeführt. Das heißt, das was der Ausgangsauswählschaltung 18 zugeführt wird, ist die Ausgangsreihe des Vorcodierers, wenn das SB "0" ist, und es wird nichts geliefert, wenn das bestimmte SB, das dem Ausgangsbit entspricht, "0" ist, und wenn das bestimmte SB "1" ist, wird sie umgekehrt und ausgegeben.
Statt in die Aufzeichnungsbitreihe {dk} kann das bestimmte SB in die Eingangsdatenreihe {ek} eingefügt und vorcodiert werden, und die Aufzeichnungsbitreihe {dk} kann erhalten werden.
Die Bitgewinnungsschaltung 2 kann ohne Verwendung des Schieberegisters ausgebildet sein. Ein Blockdiagramm der Bitgewinnungsschaltung 2 zu dieser Zeit ist in Fig. 12 gezeigt.
Die Datenreihe {ek}, die als m Bit parallele Daten eingegeben wird, wird einer Bitunterteilungsschaltung 24 zugeführt und wird in eine ungerade Zahl Bits und eine gerade Zahl Bits von dem Anfang unterteilt. Ein Beispiel der Bitunterteilungsschaltung 24 ist in Fig. 13 gezeigt. Die ungeradzahligen Bits, die durch die Bitunterteilungsschaltung 24 unterteilt worden sind, werden der Verzögerungsschaltung 21 zugeführt. Die Ausgangsbitreihe einer Verzögerungsschaltung 25 und der geradzahlige Bitausgang der Bitunterteilungsschaltung 24 sind nichts anderes als an. Bei einer solchen Ausbildung kann die Schaltungsgröße des weiteren für die Datenreihe des parallelen Eingangs verringert werden.
Bei einer solchen Ausgestaltung können, indem die Bitreihe gewonnen wird, deren Polarität sich durch Änderung der SB Polarität ändert, und das SB durch Vergleich der Frequenzkomponenten der Bitreihen bestimmt wird, Bitreihen mit einer größeren Einkerbung oder einem größeren Steuersignal erzeugt und aufgezeichnet werden. Bei diesem Verfahren ist die Anzahl der Bits der bei der Beurteilung von SB verwendeten Bitreihe unverändert, d. h., m + 1 Bits, und die Aufzeichnungsvorrichtung kann in einer ähnlichen Schaltungsgröße aufgebaut werden.
Um das SB zu beurteilen, wurde bisher die Frequenzkomponente unter Verwendung einer Fourier-Transformation gewonnen. Bei einer Fourier-Transformation war es jedoch notwendig, die Eingangsreihe mit der Sinus- und Kosinus-Wellenform als Bezug zu multiplizieren. Wie es gut bekannt ist weist die Multiplikationseinrichtung einen großen Schaltungsaufbau auf, der eine Kostenerhöhung der Schaltung zur Gewinnung der Frequenzkomponete hervorrief. Des weiteren müssen, um die Frequenzkomponente zu bestimmen, das mittlere Quadrat der bestimmten Sinuskomponente und der Kosinuskomponente berechnet werden. Dies verlangt auch einen großen Schaltungsaufbau, was zu einer Kostenerhöhung der Schaltung zur Gewinnung der Frequenzkomponenten führt.
Um diese Probleme zu lösen, ist es möglich, die Frequenzkomponenten unter Verwendung digitaler Filter zu gewinnen. Fig. 14 zeigt ein Blockdiagramm der Beurteilungsschaltung 4, wobei digitale Filter verwendet werden, um die Frequenzkomponenten zur Beurteilung des SB zu gewinnen. In den digitalen Filtern 26 und 27 werden die Frequenzkomponenten der Eingangsbitreihen gewonnen, indem digitale Filter mit IIR (Infinite Impulse Response) verwendet werden. Hier werde Einkerbungen bei zwei Frequenzen f&sub1; und f&sub2; geschaffen und die f&sub1; Frequenzkomponenten von bn und bn' werden in dem digitalen Filter 26 bestimmt, und die f&sub2; Frequenzkomponenten von bn und bn' wer den in dem digitalen Filter 27 bestimmt. Die f&sub1; Frequenzkomponente und die f&sub2; Frequenzkomponente von bn, die in den digitalen Filtern 26 und 27 bestimmt worden sind, werden in einem Addierer 28a addiert und einer Vergleicherschaltung 29 zugeführt. Ähnlich werden die f&sub1; Frequenzkomponente und die f&sub2; Frequenzkomponente von bn' in einem Addierer 28b addiert und der Vergleicherschaltung 29 zugeführt. In der Vergleicherschaltung werden die Frequenzkomponenten von bn und bn' verglichen, und das kleinere SB wird als das bestimmte SB geliefert. Das bestimmte SB wird den digitalen Filtern 26, 27 zugeführt, damit es zu den internen Daten der digitalen Filtern paßt. Wenn die Steuersignalkomponente zu der Frequenz f&sub0; addiert wird, bevor bn und bn' den digitalen Filtern 26 und 27 eingegeben worden ist, wird sin2πf&sub0;t durch den Addierer 25a und den Addierer 25b addiert, und die Reihe der Frequenzcharakteristik, die die Steuersignalkomponente besitzt und auch eine Einkerbung aufweist, kann ausgewählt werden. In dem Addierer 25a werden bn und sin2πf&sub0;t addiert, und in dem Addierer 25b werden bn' und sin2πf&sub0;t addiert. Hier ist ein Block einer Beurteilungsschaltung zur Auswahl der Reihe gezeigt, in der Einkerbungen bei den Frequenzen f&sub1; und f&sub2; vorgesehen sind, und es gibt ein Steuersignal bei der Frequenz f&sub0;, aber die Auswahl einer Bitreihe, die Einkerbungen bei mehreren Frequenzen aufweist, ist möglich, indem ein digitales Filter zur Gewinnung der Frequenzkomponente parallel zu den digitalen Filtern 26 und 27 verbunden wird. Die Steuersignalfrequenz ist f&sub0;, aber sie kann die gleiche Frequenz wie f&sub1; oder f&sub2; sein.
Ein Blockdiagramm eines allgemeinen digitalen IIR Filters ist in Fig. 15 gezeigt. Die Ausgänge der digitalen Filter werden in einer Verzögerungsschaltung 32 verzögert, mit einem Koeffizienten wird in einer Multiplikationseinrichtung 31 multipliziert, und die Eingangsdatenreihe wird hinzuaddiert, und die Summe wird ausgegeben. Indem die Anzahl der Stufen der Verzögerungsschaltung 32 und der Koeffizient der Multiplikationseinrichtung 31 verändert werden, gibt dies ein bekanntes Filter, das eine beliebige Frequenzcharakteristik besitzt. Das digitale Filter 26 und das digitale Filter 27 gewinnen die Frequenzkomponenten f&sub1; und f&sub2; gemäß dem Prinzip digitaler IIR Filter. Bei dieser Ausgestaltung ist die Verzögerungsschaltung 32 ein Element, um den Bittakt um 1 Bit zu verzögern.
Ein Blockdiagramm des digitalen Filters 26 ist in Fig. 16 gezeigt. Ein Addierer 33a, Verzögerungsschaltungen 32, 34 und 34a und eine Multiplikationseinrichtung 31a bilden ein digitales IIR Filter mit dem Maximum bei der Frequenz von f&sub1; von bn. Der Ausgang des Addierers 33a wird mit der Summe der Frequenzkomponenten, die bisher in einem Register 37a aufgezeichnet worden sind, durch den Addierer 36a kombiniert, und der Absolutwert wird in der Absolutwertschaltung 35a erhalten, und die f&sub1; Frequenzkomponente von bn wird geliefert. Ähnlich bilden ein Addierer 33b, Verzögerungsschaltungen 32, 34, 34b und eine Multiplikationseinrichtungen 31b ein digitales IIR Filter mit dem Maximum bei der Frequenz f&sub1; von bn' und erzeugt einen Ausgang. Der Ausgang des Addierers 33b wird mit der Summe der Frequenzkomponenten, die bisher in einem Register 37b aufgezeichnet worden sind, durch den Addierer 36b kombiniert, und ein Absolutwert wird in der Absolutwertschaltung 35b erhalten, und die Frequenzkomponente f&sub1; von bn' wird erzeugt.
Auf diese Weise werden die Frequenzkomponenten von bn und bn' berechnet und erzeugt. Die Verzögerungskomponente des digitalen Filters wird, wenn das SB 0 ist, in der Verzögerungsschaltung 34a verzögert, und wenn das SB 1 ist, in der Verzögerungsschaltung 34b. Demgemäß wird, wenn das SB durch die Frequenzkomponenten der Ausgänge bn und bn' bestimmt wird, wenn das bestimmte SB 0 ist, der Inhalt des Verzögerungselements 34a in die Verzögerungsschaltung 34b kopiert. Wenn das bestimmte SB 1 ist, wird im Gegensatz der Inhalt des Verzögerungselements 34b in die Verzögerungsschaltung 34a kopiert. Ähnlich werden die Inhalte der Register 37a und 37b gemäß dem bestimmten SB kopiert. Somit wird unabhängig von dem bestimmten SB eine Anpassung des digitalen Filters erreicht.
In Fig. 16 ist das digitale Filter 26 erläutert, wohingegen das digitale Filter 27 gebildet ist, indem das digitale IIR Filter mit dem Maximum bei f&sub2; konstruiert wird, indem die Anzahl der Stufen der Verzögerungsschaltung 32 in Fig. 15 und die Koeffizienten der Multiplikationseinrichtungen 31a und 31b geändert werden.
Auf diese Weise können die Frequenzkomponenten durch Verwendung der digitalen Filter bearbeitet werden. Dieses Verfahren ist nicht praktisch, weil viele Berechnungen bei jedem Bit notwendig sind. Aber es können, ohne die Frequenzkomponenten bei jedem Bit berechnen zu müssen, indem ein repräsentativer Wert bei jedem spezifischen Bit bestimmt wird und die Frequenzkomponente des repräsentativen Werts bestimmt wird, die Frequenzkomponenten der Bitreihe bestimmt werden. Ein Blockdiagramm des digitalen Filters 26 in diesem Fall ist in Fig. 17 gezeigt. Der Eingang bn wird eine Erzeugungsschaltung 38a für einen repräsentativen Wert und bn' einer Erzeugungsschaltung 38b für einen repräsentativen Wert eingegeben, und der repräsentative Wert von allen k Bits (k ist eine natürliche Zahl) wird erzeugt und hergestellt. Der Addierer 33a, die Verzögerungsschaltungen 40, 39, 39a und die Mulitplikationseinrichtung 31a bilden ein digitales IIR Filter mit dem Maximum bei f&sub1;, und die Frequenzkomponente f&sub1; des repräsentativen Werts des Eingangs bn wird erzeugt. Ähnlich bilden der Addierer 33b, die Verzögerungsschaltungen 40, 39, 39b und die Mulitplikationseinrichtung 31b und ein digitales IIR Filter mit dem Maximum bei f&sub1;, und die Frequenzkomponente f&sub1; des repräsentativen Werts des Eingangs bn' wird erzeugt. Der Ausgang des Addierers 33a wird mit dem Wert des Registers 37a kombiniert, der Absolutwert wird durch die Absolutwertschaltung 35a erhalten und als die Frequenzkomponente f&sub1; von bn erzeugt. Ähnlich wird der Ausgang des Addierers 33b mit dem Wert des Registers 37b kombiniert und der Absolutwert wird durch die Absolutwertschaltung 35b erhalten und wird als die Frequenzkomponente f&sub1; von bn' erzeugt. Das gleiche gilt für das digitale Filter 26, das in Fig. 16 gezeigt ist, wenn das SB bestimmt wird, wobei der Wert, der durch die Verzögerungsschaltung 39a und 39b oder die Register 37a und 37b bestimmt ist, in die andere Verzögerungsschaltung oder Register kopiert wird.
Als ein Beispiel für einen repräsentativen Wert, der durch die Erzeugungsschaltung für einen repräsentativen Wert erzeugt worden ist, kann eine DSV (digitale Summenänderung) verwendet werden. Ein Blockdiagramm der Erzeugungsschaltung für einen repräsentativen Wert zur Erzeugung einer DSV als repräsentativen Wert ist in Fig. 18 gezeigt. Die DSV wird erhalten, indem "0" der Bitreihe als -1 und "1" als +1 integriert wird. Die DSV wird in dem Register 62 gespeichert. In dem Addierer 41 wird sie, die in das Eingangsbit +1 oder -1 umgewandelt worden ist, mit der DSV kombiniert, die in dem Register 41 gespeichert ist, und die Summe wird in einem Register 42 gespeichert. Nach der Addition des k-ten Bit wird die DSV des Berechnungsergebnisses mit der gespeicherten DSV kombiniert und als Ausgang erzeugt. Die hier erzeugte DSV ist die DSV, die der Eingangsreihe entspricht. Nachdem das SB bestimmt worden ist, wird der Wert des Registers 42 der bestimmten Berechnungsschaltung für einen repräsentativen Wert in das Register 42 der Berechnungsschaltung für einen repräsentativen Wert kopiert.
Bei dieser Schaltungsausgestaltung werden, verglichen mit der Schaltungsausgestaltung in Fig. 16, die Verzögerungsschaltung und die Multiplikationseinrichtung nur mit 1/k zur Gewinnung der Frequenzkomponenten der gleichen Frequenz verfangt, und die Schaltungsgröße wird verringert und die Betriebsgeschwindigkeit kann verlangsamt werden, so daß Energie eingespart werden kann.
Die Schaltungsausgestaltung in Fig. 17, wobei angenommen wird, daß die Koeffizienten der Multiplikationseinrichtungen 31a und 31b der Endstufe gleich 1 sind, und die Koeffizienten der anderen Multiplikationseinrichtungen 31a und 31b gleich 0 sind, ist als Blockdiagramm des digitalen Filters 24 in Fig. 19 gezeigt.
Von der Eingangsbitreihe bn wird der repräsentative Wert erzeugt und durch die Erzeugungsschaltung 38a für den repräsentativen Wert produziert. Der repräsentative Wert wird einem digitalen Filter zugeführt, das aus einem Addierer 33a und Verzögerungsschaltungen 43 und 44a aufgebaut ist. Der Ausgang des Addierers 33a wird der Absolutwertschaltung 25a zugeführt und wird als die f&sub1; Frequenzkomponente von bn erzeugt. Ähnlich wird von der Eingangsbitreihe bn' der repräsentative Wert erzeugt und in der Erzeugungsschaltung 38b für einen repräsentativen Wert produziert. Der repräsentative Wert wird einem digitalen Filter zugeführt, das aus einem Addierer 33b und Verzögerungsschaltungen 43 und 44b aufgebaut ist. Der Ausgang des Addierers 33b wird der Absolutwertschaltung 25b zugeführt und als Frequenzkomponente f&sub1; von bn' erzeugt.
Die Frequenzcharakteristik des digitalen Filters in Fig. 19 ist in Fig. 20 gezeigt. Die Verzögerungszeit der Verzögerungsschaltung 43 wird so eingestellt, daß die zu gewinnende Frequenz oder f&sub1; die niedrigste Frequenz des Maximums ist. Wenn Einkerbungen bei mehreren Frequenzen erzeugt werden, indem die Verzögerungszeit der Verzögerungsschaltung 43 verändert wird, ist es möglich, die Frequenz zur Erzeugung von Einkerbungen zu verändern. Es werden so viele digitale Filter parallel wie die Anzahl der Einkerbungen angeordnet, und die Summen der Frequenzkomponenten werden verglichen und der SB wird bestimmt.
Betrachtet man die Frequenzcharaktenstiken in Fig. 20, werden nicht nur f&sub1;, die die erwünschte Frequenz ist, sondern auch die Gleichspannungskomponente, bei der die Frequenz 0 ist, und die Frequenzkomponente eines gemeinsamen Vielfachen von f&sub1; durch das digitale Filter in Fig. 19 erzeugt. Demgemäß können, wenn Einkerbungen bei zwei Frequenzen f&sub1; und f&sub2; erzeugt werden, indem das digitale Filter in Fig. 19 bei der Frequenz des größten gemeinsamen Maßes von f&sub1; und f&sub2; verwendet wird, die Einkerbungen bei Frequenzen f&sub1; und f&sub2; mit einem digitalen Filter gebildet werden. Nimmt man, daß das Verhältnis der Frequenzen f&sub1; und f&sub2; gleich 2 : 3 ist, dann kann die Frequenzcharakteristik sein, wie es in Fig. 21 gezeigt ist, indem die Grundfrequenz des digitalen Filters auf f&sub1;/2 eingestellt wird, und es ist möglich, Einkerbungen bei zwei Frequenzen einzustellen, indem nur ein digitales Filter verwendet wird, was zur Verringerung der Schaltungsgröße beiträgt.

Claims

1. Eine Aufzeichnungsvorrichtung zur Aufzeichnung digitaler Daten auf Spuren eines Aufzeichnungsmediums (8), die mit einem Steuersignal mit einer Frequenz addiert sind, die sich von Spur zu Spur mit einem vorbestimmten Muster ändert, so daß es zur Spurverfolgungssteuerung verwendet werden kann, dadurch gekennzeichnet, daß sie umfaßt:

eine Bitgewinnungseinrichtung (2), um geradzahlige Bits von einer Reihe von m Bits einer Eingangsdatenreihe und ungeradzahlige Bits von einer nächsten Reihe von m Bits der Eingangsdatenreihe zu gewinnen, wo m eine gerade Zahl von 2 oder größer ist, und um die geradzahlige Anzahl Bits, die aus der genannten Reihe von m Bits der Eingangsdatenreihe gewonnen worden sind, mit der ungeradzahligen Anzahl von Bits, die aus der genannten nächsten Reihe von m Bits der Eingangsdaten gewonnen worden sind, zu kombinieren, um eine neue Reihe von m Bits zu erhalten;

einen ersten Vorcodierer (3a), um ein "0" Bit zu der genannten neuen Reihe von m Bits zu addieren und um das addierte Ergebnis durch eine NRZI Modulation (NRZI: Non Return to Zero Invert) zu modulieren, um eine erste Reihe von m + 1 Bits zu erhalten;

einen zweiten Vorcodierer (3b), um ein "1" Bit zu der genannten neuen Reihe von m Bits zu addieren und um das addierte Ergebnis durch eine NRZI Modulation zu modulieren, um eine zweite Reihe von m + 1 Bits zu erhalten;

eine Ausgangsauswähleinrichtung (4, 5), um die Frequenzcharakteristiken der jeweiligen genannten ersten und zweiten Reihe von m + 1 Bits mit einer vorbestimmten Frequenzcharakteristik zu vergleichen und um aus der genannten ersten und zweiten Reihe von m + 1 Bits eine auszuwählen, deren Frequenzcharakteristik der genannten vorbestimmten Frequenzcharakteristik näher ist, um eine Ausgangsbitreihe zu erhalten; und

eine Aufzeichnungseinrichtung (6, 7) zur Aufzeichnung der Ausgangsbitreihe auf ein Aufzeichnungsmedium (8).

2. Eine Aufzeichnungsvorrichtung gemäß Anspruch 1, wobei die Eingangsdatenreihe einer Reihe paralleler m Bits ist und wobei die Bitgewinnungseinrichtung (2) eine Bitunterteilungsschaltung (24) zur Unterteilung jeder paralleler m Bits der Eingangsdatenreihe in eine ungerade Anzahl Bits und eine gerade Anzahl Bits, und eine Verzögerungseinrichtung (25) einschließt, um die geradzahligen Bits der genannten jeweiligen parallelen m Bits der Eingangsdatenreihe zu verzögern, und die Ausgangsbits von der Verzögerungseinrichtung und die ungeradzahligen Bits der nächsten parallelen m Bits der Eingangsdatenreihe kombiniert.

3. Eine Aufzeichnungsvorrichtung gemäß Anspruch 1, wobei die Ausgangsauswähleinrichtung (4, 5) ein digitales Filter (26, 27) enthält, um wenigstens zwei bestimmte Frequenzkomponenten von der ersten Reihe von m + 1 Bits und der zweiten Reihe von m + 1 Bits zu gewinnen.

4. Eine Aufzeichnungsvorrichtung gemäß Anspruch 1, wobei die Ausgangsauswähleinrichtung (4, 5) einschließt:

eine Erzeugungsschaltung (38a, 38b) für einen repräsentativen Wert, um einen repräsentativen Wert aller k Bits einer Reihe von der ersten und zweiten Reihe von m + 1 Bits zu erzeugen; und

ein digitales Filter (31a, 31b, 33b, 33b, 39a, 39b, 39, 40), um wenigstens zwei bestimmte Frequenzkomponenten in der Reihe repräsentativer Werte zu gewinnen.