KR0152049B1 - 디지탈 변조시스템의 제어신호 부가장치 - Google Patents

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Abstract

본 발명은 디지탈영상기록시스템의 변조회로에 관한 것으로, 특히 트랙킹을 하기 위한 제어신호를 생성하고 부가하는 장치에 관한 것이다. 본 발명은 소정의 디지탈신호에서 일정비트단위로 이진비트값을 부가하여 원하는 신호의 특징을 가지도록 하는 디지탈 변조기에 있어서, 상기 이진비트값이 부가된 신호에서 특정 주파수의 스펙트럼 성분을 검출하는 스펙트럼 검출수단, 상기 스펙트럼 검출수단에서 검출한 동일한 스펙트럼 성분끼리 비교하는 비교수단 및 상기 비교수단의 출력신호중 보다 많이 선택된 신호를 선택하는 판단수단을 포함한다. 따라서, 본 발명은 스펙트럼 평가를 위한 판단회로를 개선하므로써 회로분량을 감소한다. 또한, 자동이득조절기를 사용하여 적분기의 최대허용비트수를 줄이므로써 적분기의 연산처리속도를 증가시킨다.

Description

디지탈 변조시스템의 제어신호 부가장치
제1도는 종래의 제어신호 부가장치를 나타낸 블럭구성도.
제2도는 제1도의 신호판별기(300)를 나타낸 상세구성도.
제3도는 본 발명의 일 실시예에 의한 제어신호 부가장치를 나타낸 블럭구성도.
제4도는 제3도의 판단기(390)를 나타낸 상세구성도.
제5도는 제3도의 자동이득조절기(400)를 나타낸 상세구성도.
제6도는 제5도의 제어기(420)에서 이득제어신호 발생과정을 나타낸 순서도.
제7도는 제5도의 적분기(319)를 타나낸 상세구성도.
제8도는 제7도의 멀티플렉서(430)를 나타낸 상세구성도.
제9도는 본 발명의 다른 실시예에 의한 제어신호 부가장치를 나타낸 블럭 구성도.
제10도는 제9도의 자동이득조절기(401)를 나타낸 상세구성도.
* 도면의 주요부분에 대한 부호의 설명
310, 350 : 제2피크패스 320, 360 : 제1 및 제2노치패스
330, 370 : 제1 및 제2딥패스
319, 328, 329, 338, 339 : 제1 내지 제5적분기
381, 382, 383 : 제1 내지 제3비교기
390 : 판단기 400 : 자동이득조절기
391, 392, 393, 438, 455 : 제1 내지 제5논리합소자
394, 395, 431, 432, 433, 434, 435, 436, 437, 456 : 제1 내지 제10논리곱소자
401, 402, 403 : 제1 내지 제3자동이득조절기
411, 412, 413, 414, 415, 451, 452, 453, 454 : 제1 내지 제9레벨비교기
430: 멀티플렉서 440 : 제2가산기
441 : D-플립플롭 442, 443 : 제1 및 제2증폭기
본 발명은 디지탈영상기록시스템의 변조회로에 관한 것으로, 특히 트래킹을 하기 위한 제어신호를 생성하고 부가하는 장치에 관한 것이다.
일반적으로 8mm 비데오시스템에서는 기록트랙을 정밀하게 제어하기 위해서 보조신호를 기록매체의 각 기록트랙마다 부가하여 기록한다. 그러나, 일정한 주파수를 갖는 부가신호 즉, 파일럿 톤(Pilot Tone)을 기록영상신호에 중첩하여 기록하는 방법은 기록매체의 이용측면에서 볼 때 비효율적이다. 파일럿 톤이 영상신호에 간섭을 일으키지 않도록 주파수 스펙트럼상에서 충분히 떨어져 있어야 하기 때문이다. 이러한 문제를 해결하고 보다 효율적으로 제어신호를 기록영상신호에 부가하는 방법이 미국특허 제5, 142, 421호에 제시되 있다.
제1도 및 제2도는 미국특허공보에서 제시한 제어신호 부가장치를 나타낸 블럭구성도이다. 제시된 제1도 장치의 동작을 간략히 설명하면, 제1도는 먼저 입력신호를 일정비트(bit) 단위로 나눈 후 각각 이진비트값 0과 1을 부가한다. 그리고 0과 1이 부가된 신호중 오차DSV가 작은 쪽 신호를 택하여 소정의 기록매체에 기록한다.
제2도는 제1도의 제어신호 부가장치에서 오차DSV를 측정하여 0 또는 1이 부가된 신호중 한 쪽을 선택하기 위한 선택제어신호(CS) 발생하는 신호판별기(300)를 나타낸 상세구성도이다. 제2도에서 0 또는 1이 부가된 신호의 주파수 성분을 분석하는 회로(301, 302)는 특정 주파수 성분이 기준설정치 보다 크게 되는 피크성분을 검출하는 피크(Peak)신호검출 경로(이후 '피크패스'라고 함)(310)와, 특정 주파수 성분이 기준설정치보다 작은지를 판별하는 노치(Notch)신호검출경로(이후 '노치패스'라고 함)(320)와, 피크주위에 일정한 양의 감쇄를 일으켜 피크의 검출을 도와주는 딥(Dip)신호검출경로(이후 '딥패스'라고 함)(330)의 세가지 스펙트럼 검출기들을 구비한다.
상술한 종래장치는 입력정보를 n비트단위로 나눈 후 여기에 1비트를 부가하여 n+1 비트로 변환한다. 그러므로써, 입력정보의 특정한 스펙트럼 성분을 기준치보다 작게 하거나 또는 기준치보다 크게 만들어 준다. 그러면, 재생기에서는 스펙트럼의 상태를 파악하여 신호를 독출하는 헤드의 위치가 정상이 되도록 해주는 트래킹회로의 기준으로 삼을 수 있다.
그러나, 상술한 종래장치는 먼저 0 및 1이 부가된 신호 각각에 대해서 3가지 경로로 스펙트럼 성분을 구한 다음 0이 부가된 신호에서 구한 스펙트럼 성분을 모두 더한 신호와 1이 부가된 신호에서 구한 스펙트럼 성분을 모두 더한 신호를 비교하도록 구성되어 있다. 이때, 제1가산기(340)는 5개의 신호를 입력받아 이들 신호를 모두 가산해야 하므로 그 회로 구성이 복잡해 질 뿐만 아니라 각각의 스펙트럼을 평가할 때 상대적인 이득이 같아야만 정확한 결과를 얻을 수 있는 문제점이 있다. 또한 회로의 구성이 복잡해 지면 처리시간이 길어지게 되므로 부궤환을 갖는 디지탈회로에서는 일정시간내에 부궤환을 완료하기 위해 속도가 빠른 특수한 연산장치를 필요로 하게 된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 스펙트럼 평가를 위한 판단회로를 간략화하고 각 스펙트럼 검출기에 포함된 적분기의 최대허용 비트수를 감소하므로써 연산처리속도를 향상시킬 수 있는 디지탈 변조시스템의 제어신호 부가장치를 제공함에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 디지탈 변조시스템의 제어신호 부가장치는 소정의 디지탈신호에서 일정비트단위로 0 또는 1의 이진비트값을 부가하여 원하는 신호의 특징을 가지도록 하는 디지탈 변조기에 있어서, 상기 0이 부가된 신호에서 피크, 노치, 딥성분을 검출하는 제1경로들과, 1이 부가된 신호에서 피크, 노치, 딥성분을 검출하는 제2경로들로 구성되어, 상기 이진비트값이 부가된 신호에서 특정 주파수의 스펙트럼 성분을 검출하는 스펙트럼 검출수단, 상기 스펙트럼 검출수단에서 검출한 동일한 스펙트럼 성분끼리 비교하는 비교수단, 상기 비교수단의 출력신호중 보다 많이 선택된 신호를 선택하는 판단수단 및 상기 스펙트럼 검출수단에 포함되는 적분기들의 이득을 조절하는 이득조절기를 포함한다.
이하, 첨부한 제3도 내지 제10도를 참조하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명의 바람직한 일 실시예에 의한 제어신호 부가장치를 나타낸 블럭구성도이다. 제1피크패스(310), 제1노치패스(320), 제1딥패스(330)는 0이 삽입된 신호를 입력받는다. 제2피크패스(350), 제2노치패스(360), 제2딥패스(370)는 1이 삽입된 신호를 입력받는다. 제1피크패스(310)와 제2피크패스(350)의 출력단에는 제1비교기(381)가 연결된다. 제1노치패스(320)와 제2노치패스(360)의 출력단에는 제2비교기(382)가, 제1딥패스(330)와 제2딥패스(370)의 출력단에는 제3비교기(383)가 각각 연결된다. 제1 내지 제3비교기(381~383)의 출력단에는 판단기(390)가 연결된다. 판단기(390)는 선택신호(CS)를 발생한다.
한편, 상기 동일한 스펙트럼 성분을 검출하는 스펙트럼 검출기들(310, 350)(320, 360)(330, 370)은 서로 상대패스로부터 신호를 인가받는다.
또한, 상기 스펙트럼 검출기들(310, 320, 330, 350, 360, 370)의 출력단에는 자동이득조절기(Automatic Gain Control; AGC)(400)가 연결된다. 자동이득조절기(400)는 상기 스펙트럼 검출기들(310, 320, 330, 350, 360, 370)에 이득제어신호(GU, GD; 이하, 자세히 설명하기로 한다)를 공급한다.
이와 같은 제어신호 부가장치의 세부블럭들을 나타낸 제4도 내지 제8도의 구성설명은 이하 제3도의 동작설명과 함께 하기로 한다.
제3도에서, 제1피크패스(310), 제1노치패스(320) 및 제1딥패스(330)는 0이 부가된 신호에서 피크성분, 노치성분 및 딥성분을 각각 검출한다. 마찬가지로, 제2피크패스(350), 제2노치패스(360) 및 제2딥패스(370)는 1이 부가된 신호에서 상기 각 성분을 검출한다. 상기 스펙트럼 검출기들의 출력단에 연결된 제2 내지 제3비교기들(381~383)은 상기 동일한 스펙트럼 성분검출경로에서 출력된 신호들에 대해서 비교를 한다. 즉, 제1비교기(381)는 제1피크패스(310)와 제2피크패스(350)의 출력신호를 비교하여 이중 크기가 작은쪽을 선택하여 출력한다. 상기 스펙트럼 검출기들의 출력 신호는 오차 DSV(Digital Sum Value) 신호로써, 비교기에서 신호의 크기가 작은쪽을 선택하는 것은 신호를 부가하므로써 발생하는 오차를 줄이기 위해서이다. 제2 및 제3비교기(382, 383) 또한, 제1비교기(381)와 같은 방법으로 각각 노치 및 딥성분에 대해 0 또는 1이 부가된 신호중 크기가 작은쪽을 선택하여 출력한다. 판단기(390)는 상기 제1 내지 제3비교기들(381~383)의 출력신호중 두개 이상의 동일한 결과를 갖는 쪽으로 결정하는 선택신호(CS)를 발생한다.
제4도는 제3도의 판단기(390)를 나타낸 상세구성도이다. 제1 내지 제3논리합소자(OR gate)(391~393)는 제1 내지 제3비교기(381~383)의 출력신호에서 2개신호씩을 논리합한다. 제1논리곱소자(AND gate)(394)는 제1 내지 제3논리합소자(391~393)의 출력신호에서 먼저 2개신호를 논리곱한다. 그리고, 제2논리곱소자(395)는 제1논리곱소자(394)의 출력신호와 상기 제1 내지 제3논리합소자(391~393)의 출력신호 중 제1논리곱소자(394)에 입력되지 않은 나머지 한개 신호를 논리곱한다.
이로써, 판단기(390)는 비교기들(381~383)의 출력신호에서 보다 많이 선택된 신호를 갖는쪽으로 신호를 출력하게 된다. 제2도의 종래장치에서, 5개의 입력을 갖는 제1가산기(340)는 실제로 5개의 입력신호중 먼저 2개 신호를 가산하고 그 결과에 나머지 신호들 중 1개를 가산하는 방식으로 구성되어야 하므로, 결국 2개의 입력단을 갖는 4개의 가산기로 구성된다. 따라서, 종래장치는 전체적으로 8개의 가산기를 구비한다. 반면, 제3도의 본 발명에서는 제2도의 노치패스 및 딥패스 각각에서 신호의 크기를 구한 후 이들 신호를 더하는 가산기를 구비해야 하므로, 전체적으로는 미도시된 4개의 가산기와 3개의 비교기(381~383)를 구비하게 된다. 비교기의 회로구성이 가산기보다 간단하므로 본 발명은 회로의 분량을 현격히 감소시키면서도 신호를 모두 더한 후 비교하는 경우와 그 결과면에서 차이가 없는 것을 알 수 있다.
제5도는 적분기의 최대허용비트수를 줄이기 위한 제3도의 자동이득조절기(400)를 나타낸 상세구성도이다. 자동이득조절기(400)의 제1 내지 제5레벨비교기(411~415)는 각각 제1 내지 제5적분기(319, 328, 329, 338, 339)의 출력신호를 인가받아 이를 상한 및 하한값의 기준설정치(Thigh, Tlow)와 비교하여 레벨을 증가(Level Up; LU) 시키거나 레벨을 감소(Level Down; LD)시키기 위한 레벨제어신호(LU, LD)를 발생한다. 제어기(420)는 제1내지 제5레벨비교기(411~415)로부터 레벨제어신호(LU, LD)를 인가받아 적분기들의 이득을 증가(Gain Up; GU)시키거나 이득을 감소(Gain Down;GD)시키기 위한 이득제어신호(GU, GD)를 발생한다. 그리고, 이를 제1 내지 제5적분기(319, 328, 329, 338, 339)에 각각 공급한다.
제6도는 제5도의 제어기(420)에서 이득제어신호(GU, GD)를 발생하는 과정을 나타낸 순서도이다. 제어기(420)는 제1 내지 제5레벨비교기(411~415)의 출력신호에서 레벨업신호(LU)가 모두 하이레벨(High Level)일 때 즉, 제1 내지 제5레벨비교기(411~415)의 출력신호가 모두 하한값의 기준설정치(Tlow) 보다 작을때 (단계 10) 이득을 높히기 위한 게인업신호(GU)를 하이레벨상태로 한다. 그리고, 레벨다운신호(LD) 중 적어도 한개 이상 하이레벨 신호가 있을 때는 상기 적분기 출력신호중 상한값의 기준설정치(Thigh) 보다 큰 신호가 존재하는 경우이므로 이때는 게인다운신호(GD)를 하이레벨 상태로 하여 이득을 낮춘다.
제7도는 제5도에서 이득조절기능을 갖는 적분기들(319, 328, 329, 338, 339)의 상세구성도를 나타낸다. 제2가산기(440)는 0 또는 1이 부가된 입력신호와 멀티플렉서(Multiplexer; MUX)(430)의 출력신호를 가산한다. D-플립플롭(441)은 제2가산기(440)의 출력신호를 소정시간 지연시킨다. 제1증폭기(442)는 D-플립플롭(441)의 출력신호를 1/2배로 증폭한다. 제2증폭기(443)는 D-플립플롭(441)의 출력신호를 2배로 증폭한다. 멀티플렉서(430)는 상기 제5도의 제어기(420)에서 이득제어신호(GU, GD) 및 선택신호(CS)를 인가받는 것에 의해 상기 자기패스의 적분값을 1/2배(ⓓ), 1배(ⓒ), 2배한 신호(ⓑ) 및 상대패스의 적분값(ⓐ) 중 하나를 선택하여 제2가산기(440)에 부궤환시킨다.
제8도는 제7도의 멀티플렉서(430)를 나타낸 상세구성도이다. 제8도에서 제3논리곱소자(431)는 로우레벨(Low Level)의 선택신호와 하이레벨의 게인업신호(GU) 및 로우레벨의 게인다운신호를 논리곱한다. 제4논리곱소자(432)는 로우레벨의 선택신호와 역시 로우레벨의 게인업신호, 게인다운신호를 논리곱한다. 제5논리곱소자(433)는 로우레벨의 선택신호와 로우레벨의 게인업신호와 하이레벨의 게인다운신호(GD)를 논리곱한다. 제6논리곱소자(434)는 하이레벨의 선택신호(CS)와 상대패스의 적분값(ⓐ)을 논리곱한다. 제7논리곱소자(435)는 제3논리곱소자(431)의 출력신호와 자기패스의 적분값을 2배한 값(ⓑ)을 논리곱한다. 제8논리곱소자(436)는 제4논리곱소자(432)의 출력신호와 자기패스의 적분값(ⓒ)을 논리곱한다. 제9논리곱소자(437)는 제5논리곱소자(433)의 출력신호와 자기패스의 적분값을 1/2배한 값(ⓓ)을 논리곱한다. 그리고, 제4논리합소자(438)는 제6 내지 제9논리곱소자(434~437)의 출력신호를 논리합한다.
제8도에서 최종단에 연결된 제4논리합소자(438)는 제6논리곱소자(434)를 통해 선택신호가 하이레벨(CS)일 때 상대패스의 적분값(ⓐ)을 출력한다. 그리고, 선택신호가 로우레벨일 때 게인업신호가 하이레벨(GU)이면 자기패스의 적분값을 2배한 값(ⓑ)을 선택하므로써 이득을 높여준다. 반면, 게인다운신호가 하이레벨(GD)이면 자기패스의 적분값을 1/2배한 값(ⓓ)을 선택하여 이득을 낮추어 준다. 그리고, 게인업신호와 게인다운신호가 모두 로우레벨일 때는 자기패스의 적분값(ⓒ)을 출력한다.
제4논리합소자(438)에서 선택출력되는 신호는 제7도의 제2가산기(440)에 인가되어, 제2가산기(440)에서 0 또는 1이 삽입된 신호와 더해진다.
실험에 의하면 종래 제2도의 적분기들은 최소 16비트 정도의 내부가산 회로로 구성되어야 한다. 그러나, 상술한 본 발명에서와 같이 이득조절기를 사용하면 적분기의 최대허용비트수를 12비트 이하로 줄일 수 있다. 특히, 피크패스 및 노치패스에 포함되는 적분기의 최대허용비트수는 10비트까지 줄일 수 있다. 상기 레벨비교기들 또한, 입력되는 신호의 상위 몇비트만을 사용하도록 회로가 구성된다.
한편, 본 발명은 각각의 동일한 스펙트럼 성분 검출경로에 대한 이득 관계를 독립적으로 구성할 수 있다. 이러한 예를 제9도 및 제10도에 도시하였다.
제9도는 본 발명의 다른 실시예에 의한 제어신호 부가장치를 타나낸 블럭구성도이다. 제9도는 제1피크패스(310)와 제2피크패스(350)의 출력단에 제1자동이득조절기(401)가 연결된다. 마찬가지로, 제2자동이득조절기(402)는 제1 및 제2노치패스(320, 360)의 출력단에, 제3자동이득조절기(403)는 제1 및 제2딥패스(330, 370)의 출력단에 연결된다.
제10도는 제9도에서 제1 내지 제3자동이득조절기(401~403)의 상세구성도를 나타낸다. 제6레벨비교기(451)는 제1성분(피크, 노치, 딥)패스의 출력신호와 상한값의 기준설정치(Thigh)를 비교한다. 제7레벨비교기(452)는 제1성분패스의 출력신호와 하한값의 기준설정치(Tlow)를 비교한다. 제8레벨비교기(453)는 제2성분패스의 출력신호와 상한값의 기준설정치(Thigh)를 비교한다. 제9레벨비교기(454)는 제2성분패스의 출력신호와 하한값의 기준설정치(Tlow)를 비교한다. 제5논리합소자(455)는 제6 및 제8레벨비교기(451, 453)의 출력신호를 논리합한다. 제10논리곱소자(456)는 제7 및 제9레벨비교기(452, 454)의 출력신호를 논리곱한다.
제6 및 제8레벨비교기(451, 453)는 입력신호와 상한값의 기준설정치(Thigh)를 비교하여 그 결과를 레벨다운신호(LD)로 출력한다. 제5논리합소자(455)는 레벨다운신호(LD)에 따라 게인다운신호(GD)를 발생한다. 제7 및 제9레벨비교기(452, 454)는 입력신호와 하한값의 기준설정치(Tlow)를 비교하여 그 결과를 레벨업신호(LU)로 출력한다. 제10논리곱소자(456)는 레벨업신호(LU)에 따라 게인업신호(GU)를 발생한다.
상술한 바와 같이, 본 발명에 의한 디지탈 변조시스템의 제어신호 부가장치는 0 또는 1이 부가된 신호에서 동일한 스펙트럼 성분끼리 우선 비교를 하여 이중 하나를 선택하고 최종단에서 보다 많이 선택된 신호쪽을 선택하도록 판단회로를 개선하므로써 회로분량을 감소하는 효과를 갖는다. 또한, 자동이득조절기를 사용하여 적분기의 최대허용비트수를 줄이므로써 적분기의 연산처리속도를 증가시키는 효과를 갖는다.

Claims (13)

  1. 소정의 디지탈신호에서 일정비트단위로 0 또는 1의 이진비트값을 부가하여 원하는 신호의 특징을 가지도록 하는 디지탈 변조기에 있어서, 상기 0이 부가된 신호에서 피크, 노치, 딥성분을 검출하는 제1경로들과, 1이 부가된 신호에서 피크, 노치, 딥성분을 검출하는 제2경로들로 구성되어, 상기 이진비트값이 부가된 신호에서 특정 주파수의 스펙트럼 성분을 검출하는 스펙트럼 검출수단; 상기 스펙트럼 검출수단에서 검출한 동일한 스펙트럼 성분끼리 비교하는 비교수단 및 상기 비교수단의 출력신호 중 보다 많이 선택된 신호를 선택하는 판단 수단을 포함하는 디지탈 변조시스템의 제어신호 부가장치.
  2. 제1항에 있어서, 상기 비교수단은 제1 및 제2경로의 피크성분신호중 오차신호의 크기가 작은쪽을 선택하여 출력하는 제1비교기;제1 및 제2경로의 노치성분신호중 오차신호의 크기가 작은쪽을 선택하여 출력하는 제2비교기; 및 제1 및 제2경로의 딥성분 신호중 오차신호의 크기가 작은쪽을 선택하여 출력하는 제3비교기로 구성되는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  3. 제2항에 있어서, 상기 판단수단은 상기 제1 내지 제3비교기의 출력신호중 적어도 두개 이상 선택된 신호를 선택하는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  4. 제3항에 있어서, 상기 판단수단은 상기 제1 내지 제3비교기의 출력신호를 두개신호씩 논리합하는 제1내지 제3논리합소자;상기 제1 내지 제3논리합소자의 출력신호에서 두개신호를 논리곱하는 제1논리곱소자 및 상기 제1논리곱소자의 출력신호와 상기 제1 내지 제3논리합소자의 출력신호에서 상기 제1논리곱소자에 입력되지 않은 나머지 신호를 논리곱하는 제2논리곱소자로 구성되는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  5. 소정의 디지탈신호에서 일정비트단위로 0 또는 1의 이진비트값을 부가하여 원하는 신호의 특징을 가지도록 하는 디지탈 변조기에 있어서, 상기 0이 부가된 신호에서 피크, 노치, 딥성분을 검출하는 제1경로들과, 1이 부가된 신호에서 피크, 노치, 딥성분을 검출하는 제2경로들로 구성되어, 상기 이진비트값이 부가된 신호에서 특정 주파수의 스펙트럼 성분을 검출하는 스펙트럼 검출수단; 상기 스펙트럼 검출수단에서 검출한 동일한 스펙트럼 성분끼리 비교하는 비교수단; 상기 비교수단의 출력신호중 보다 많이 선택된 신호를 선택하는 판단수단 및 상기 스펙트럼 검출수단에 포함되는 적분기들의 이득을 조절하는 이득조절기를 포함하는 디지탈 변조시스템의 제어신호 부가장치.
  6. 제5항에 있어서, 상기 이득조절기는 상기 모든 스펙트럼 성분에 대해 동일한 이득을 갖도록 조절하는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  7. 제5항에 있어서, 상기 이득조절기는 서로 독립된 3개의 스펙트럼 성분 경로에 대해서 독립적으로 이득을 조절하는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  8. 제6항에 있어서, 상기 이득조절기는 동일한 이득값으로 동작하는 모든 신호가 하한값의 기준설정치보다 작을때 이득을 올리고 상기 신호중 적어도 한개 이상이 상한값의 기준설정치보다 클 경우 이득을 줄이는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  9. 제8항에 있어서, 상기 이득조절기는 상기 스펙트럼 검출수단의 적분기들의 출력신호를 상한 및 하한값의 기준설정치와 비교하는 레벨비교기들 및 상기 레벨비교기들의 출력신호에 따라 이득제어신호를 발생하여 상기 적분기들에 공급하는 제어기로 구성되는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  10. 제9항에 있어서, 상기 각 경로의 적분기들은 상기 이진비트값이 부가된 신호와 멀티플렉서의 출력신호를 더하는 가산기;상기 가산기의 출력신호를 소정시간 지연하는 지연기;상기 지연기의 출력신호를 1보다 작은값으로 증폭하는 제1증폭기;1배 증폭하는 제2증폭기;1보다 큰값으로 증폭하는 제3증폭기 및 상기 제1 내지 제3증폭기의 출력신호와 상대경로의 적분값 중에서 하나를 선택적으로 출력하여 상기 가산기에 부궤환시키는 멀티플렉서로 구성되는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  11. 제5항에 있어서, 상기 이득조절기를 사용하여 적분기의 최대허용비트수를 12비트 이하로 줄이는 것을 특징으로 하는 제어신호 부가장치.
  12. 제11항에 있어서, 상기 피크 및 노치성분검출경로는 10비트의 적분기를 사용하는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
  13. 제9항에 있어서, 상기 레벨비교기들은 입력신호들의 상위 몇개의 비트만을 사용하여 신호의 레벨을 비교하는 것을 특징으로 하는 디지탈 변조시스템의 제어신호 부가장치.
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