DE69314683T2

DE69314683T2 - Verfahren und Gerät zum Prüfen von Ein-/Ausgabeverbindungen des Randsteckverbinders einer Schaltkreiskarte mit Boundary Scan

Info

Publication number: DE69314683T2
Application number: DE69314683T
Authority: DE
Inventors: Najmi Taher Jarwala; Chi Wang Yau
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1992-03-02
Filing date: 1993-02-17
Publication date: 1998-02-19
Anticipated expiration: 2013-02-18
Also published as: KR970002061B1; EP0560500A1; EP0560500B1; KR930020167A; TW253097B; DE69314683D1; US5331274A; JPH0618620A

Description

Die vorliegende Erfindung betrifft Verfahren und Vorrichtungen, um mindestens eine Eingangs/Ausgangsverbindung einer Leiterplatte zusammen mit mindestens einem Bauelement auf der Leiterplatte zu prüfen.

Stand der Technik

Das in der ANSI/IEEE-Norm 1149.1 "Test Access Port and Boundary Scan Architecture" beschriebene elektronische Prüfverfahren wurde entwickelt, um das Prüfen von Bauelementen auf einer Leiterplatte zu ermöglichen, die diese Architektur durch einen vierpoligen Anschluß auf der Leiterplatte realisiert. Eine solche Prüfung wird gemäß der ANSI/IEEE-Norm 1149.1 dadurch erzielt, daß eine bekannte Bitkette in die Boundary-Scan-Bauelemente eingegeben wird. Bei der Eingabe der Bit wird jedes Bit in ein entsprechendes Boundary-Scan-Register in einem Bauelement eingeschoben. Dieses Register ist einem Signaleingangs- oder Ausgangsstift des Bauelements zugeordnet. Das Einschieben eines Bits in ein Boundary-Scan-Register, das einem Signaleingangsstift zugeordnet ist, führt zu einer Änderung des Zustands der Bit in einem oder mehreren Boundary-Scan-Registern innerhalb desselben Bauelements oder auch in anderen Bauelementen, die von dem Signal an diesem Eingangsstift abhängig sind. Die Register in den Bauelementen werden zu einer seriellen Kette verkoppelt, so daß durch Herausschieben der Bit aus der Registerkette und durch Vergleichen der herausgeschobenen Bitkette mit einer bekannten Kette, die unter defektfreien Bedingungen erzeugt wurde, die Funktion der Boundary-Scan-Bauelemente auf der Leiterplatte geprüft werden kann.
Die vollständige Prüfung einer Leiterplatte erfordert nicht nur die Prüfung der Bauelemente, sondern auch die Prüfung der Eingangs-/Ausgangsverbindungen auf der Leiterplatte. Bisher wurden die Eingangs-/Ausgangsverbindungen der Leiterplatte, die typischerweise durch separate Stifte einer von der Leiterplatte getragenen Randstiftleiste hergestellt werden, durch parallel zu den Stiften der Randstiftleiste angelegte Prüfstimuli geprüft. Nach dem Anlegen der Prüfstimuli wurde die erzeugte Reaktion auf die Stimuli erfaßt und analysiert. Zur gleichzeitigen Prüfung sowohl der Bauelemente auf der Leiterplatte als auch der Eingangs-/Ausgangsverbindungen (E/A- Verbindungen) mußten die an die Stifte der Randstiftleiste angelegten Stimuli mit der durch die Boundary-Scan-Register in den Bauelementen auf der Leiterplatte durchgeschobenen Bitkette synchronisiert werden. Eine solche Synchronisierung erforderte sehr komplizierte Prüfhardware und -software, durch die sich die Kosten der Prüfung von Leiterplatte erhöhten. Darüber hinaus ist die Hardware für paralleles Prüfen selbst. kostspielig.
Die Seiten 178-179 des IBM Technical Disclosure Bulletin, Band 34, Nr. 10A, März 1992, offenbaren ein logisches E/A-Testsystem mit einem ersten Boundary- Scan-Schieberegister (BSC) in dem Modul 20 und einem externen Boundary-Scan-Schieberegister (BSC) 50 in einem Performance-Board 70. Das Modul 20 und das Performance-Board 70 werden zusammen mit dem Prüfgerät 10 verwendet, um das Modul 20 zu prüfen. Zeitgesteuerte Kanäle 30 des Prüfgeräts koordinieren das Timing während der Prüfung des Moduls 20. Ein Multiplexer 60 verbindet das externe BSC 50 entweder mit a) den parametrischen Kanälen 40 des Prüfgeräts 10, oder b) mit den E/A-Büchern 80 des Moduls 20. Somit ermöglicht der Multiplexer sowohl parametrisches Prüfen als auch das Scannen der Prüfwerte aus den E/A-Büchern 80 in das externe BSC 50. FIG. 2 offenbart ein Prüfgerät 10, das über Taktleitungen (CLK) und Steuerleitungen (CONTR) mit einem Modul 20 verbunden ist, und das Performance- Board 70, das sowohl mit dem Prüfgerät 10 als auch mit dem Modul 20 verbunden ist. Ein programmierter Zufallsmustergenerator (PRPG) 100 in dem Modul 20 speist das externe BSC 50 mit Prüfdaten, und die Prüfdaten werden durch das externe BSC 50 hindurch zu dem Signaturregister mit mehreren Eingängen (MISR) 110 gelatcht.
Es besteht ein Bedarf für ein Verfahren zum gleichzeitigen Prüfen sowohl der Boundary-Scan- Bauelemente auf einer Leiterplatte als auch der E/A- Verbindungen der Leiterplatte, ohne daß dabei eine Synchronisierung der Prüfsignale erforderlich wird.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren nach Anspruch 1 bereitgestellt.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine Vorrichtung nach Anspruch 2 bereitgestellt.

Kurze Beschreibung der Zeichnungen

FIG. 1 ist ein diagrammatisches Blockschaltbild einer Leiterplatte, das veranschaulicht, wie Bauelemente auf der Leiterplatte und die E/A- Verbindungen zu der Leiterplatte im Stand der Technik gleichzeitig geprüft wurden;
FIG. 2 ist ein diagrammatisches Blockschaltbild der Leiterplatte von FIG. 1, die an eine Vorrichtung zum gleichzeitigen Prüfen der E/A-Verbindungen und der Bauelemente auf der Leiterplatte mittels der Boundary- Scan-Verfahren angekoppelt ist;
FIG. 3 ist ein diagrammatisches Blockschaltbild einer ersten alternativen bevorzugten Ausführungsform der Vorrichtung von FIG. 2; und
FIG. 4 ist ein diagrammatisches Blockschaltbild einer zweiten alternativen bevorzugten Ausführungsform der Vorrichtung von FIG. 2.

Ausführliche Beschreibung

FIG. 1 ist ein diagrammatisches Blockschaltbild der Leiterplatte 10 gemäß dem Stand der Technik, die ein qder mehrere elektronische Bauelemente 12&sub1;, 12&sub2;, 12&sub3;, ... 12n trägt, wobei n eine ganze Zahl gleich 1 oder größer ist. Ausgewählte der Bauelemente 12&sub1; - 12n weisen mindestens eine externe Signalleitung 14 auf, durch die ein Eingangs- und/oder Ausgangssignal zu oder von dem Bauelement geführt wird. Jede der Signalleitungen 14 ist mit einem separaten Stift einer Menge von Stiften 16 einer Randstiftleiste 18 auf der Leiterplatte 10 verbunden, durch die externe Signale an die Leiterplatte angekoppelt oder aus dieser ausgekoppelt werden.
In der in FIG. 1 gezeigten bevorzugten Ausführungsform ist jedes der Bauelemente 12&sub1; - 12n gemäß der ANSI/IEEE-Norm 1149.1 "Test Access Port and Boundary Scan Architecture" aufgebaut und enthält mindestens ein erstes Boundary-Scan-Register 20. Typischerweise kann jedes Bauelement 12i (i = 1, 2, ... n) eine Mehrzahl von ersten Boundary-Scan-Registern 20 enthalten. In FIG. 1 ist jedoch der Einfachheit halber nur ein solches Register gezeigt (während die Bauelemente 12&sub1; - 12n selbst als Boundary-Scan- Bauelemente konfiguriert sind, kann die Leiterplatte 10 auch (nicht gezeigte) Nicht-Boundary-Scan-Bauelemente enthalten). Jedes erste Boundary-Scan-Register 20 in jedem Bauelement 12i ist seriell kettenförmig mit dem anderen Register bzw. den anderen Registern in demselben Bauelement zusammengekoppelt, und diese Kette ist mit den Registerketten in den anderen Bauelementen zur Bildung einer Boundary-Scan-Kette verbunden. Man beachte, daß die etwaigen Nicht-Boundary-Scan- Bauelemente auf der Leiterplatte 10 nicht Teil der Scan-Kette sind.
Die Boundary-Scan-Kette von Registern 20 erleichtert das Prüfen der Bauelemente, das mittels eines bekannten Boundary-Scan-Testsystems 22 erfolgt, das durch einen vierpoligen Prüf-Zugangsanschluß (TAP - Test Access Port) 24 an die Leiterplatte 10 angekoppelt ist. Der TAP weist einen Prüfdateneinganq (TDI - Test Data Input), einen Prüfdatenausgang (TDO - Test Data Output), einen Prüftakteingang (TCK - Test Clock Input) und einen Prüfmodus-Wähleingang (TMS-Eingang, TMS - Test Mode Select) auf. Durch die TDI-, TMS- und TCK- Eingänge der Leiterplatte führt das Boundary-Scan- Testsystem 22 der Leiterplatte 10 jeweils Eingangs- Prüfdaten, ein Prüfmodus-Auswahlsignal bzw. ein Prüftaktsignal zu, um eine gemäß der nachfolgenden Beschreibung erfolgende Boundary-Scan-Prüfung auszuführen. Der TDO des TAP 24 der Leiterplatte 10 dient als der Ausgang, aus dem Prüfdaten aus der Leiterplatte entnommen und in den TDI des Testsystems 22 eingegeben werden.
Das Boundary-Scan-Testsystem 22 führt die Prüfung der Bauelemente 12&sub1; - 12n aus, indem es einen Strom bekannter Bit in den TDI des TAP 24 der Leiterplatte 10 einkoppelt, so daß jedes Bit in dem Strom in ein separates der ersten Boundary-Scan- Register 20 eingespeichert wird. Abhängig von der internen Struktur jedes Bauelements 12i, das den Boundary-Scan realisiert, und der Art der Verbindungen jedes Bauelements mit den anderen Bauelementen kann das Vorliegen eines einen bestimmten Wert aufweisenden Bits in einem Register 20 dazu führen, daß das Bit in einem oder mehreren anderen Registern seinen Zustand ändert, wenn die Bauelemente ordnungsgemäß funktionieren. Um festzustellen, ob der korrekte Bit-Übergang stattgefunden hat, werden die in die Register 20 eingespeicherten Bit nach einem vorbestimmten Intervall nach dem Eingeben des Prüfbitstroms in die Leiterplatte 10 durch den TDO des TAP 24 hindurch heraus- und in den TDI des Boundary-Scan-Testsystems 22 hineingeschoben. Die Kette von aus der Leiterplatte 10 herausgeschobenen Bit wird durch das Boundary-Scan-Testsystem 22 mit einem Bezugs-Bitstrom verglichen, der die Bitkette darstellt, die erwartet wird, wenn alle Bauelemente 12&sub1; - 12n ordnungsgemäß funktionieren.
Um die Leiterplatte 10 vollständig zu prüfen, müssen nicht nur die Bauelemente 12&sub1; - 12n selbst entweder durch das oben erwähnte Boundary-Scan- Verfahren oder auf eine andere Weise geprüft werden, sondern es müssen auch die durch die Stifte 16 der Randstiftleiste hergestellten Eingangs-/Ausgangs- Verbindungen (E/A-Verbindungen) geprüft werden. Ein solches Prüfen ist notwendig, weil auch bei ordnungsgemäßer Funktion jedes Bauelements 12i ein Fehler in einer Signalleitung 14 oder in einem Stift 16 der Randstiftleiste die Leiterplatte 10 funktionsunfähig werden lassen kann. Bisher wurde die Prüfung der E/A-Verbindungen der Leiterplatte 10 auf in der Technik bekannte Weise durch Ankoppeln jedes signalführenden Stifts 16 der Randstiftleiste an einen entsprechenden Kanal einer Parallel-Prüfmaschine 26 durchgeführt. Die Parallel-Prüfmaschine 26 führt die Prüfung der durch die Stifte 16 der Randstiftleiste hergestellten E/A-Verbindungen aus, indem Prüfstimuli parallel in die Stifte eingekoppelt werden und indem danach die nach dem Anlegen der Stimuli erzeugte Reaktion analysiert wird.
Der Nachteil der auf diese Weise erfolgenden Prüfung der Leiterplatte 10 ist, daß ein gleichzeitiges Prüfen sowohl der durch die Stifte 16 der Randstiftleiste hergestellten E/A-Verbindungen als auch der Bauelemente 12&sub1; - 12n erfordert, daß der aus dem Boundary-Scan-Prüfgerät 22 in den TDI der Leiterplatte eingekoppelte Bitstrom mit den Stimuli synchronisiert werden muß, die durch das Parallel-Prüfgerät 26 in die Stifte eingekoppelt werden. Die Erzielung einer solchen Synchronisierung erfordert einen hohen Grad an Komplexität sowohl in dem Parallel-Prüfgerät 26 als auch in dem Boundary-Scan-Testsystem 22, und auch in deren Betriebssoftware. Außerdem ist das Parallel- Prüfgerät 26 oft kostspielig, wodurch das Prüfen der E/A-Verbindungen schon allein aus diesem Grund kostspielig wird.
FIG. 2 zeigt ein serielles Prüfungs- Erweiterungsmodul (STEM - Serial Test Extension Module) 28 zur Erleichterung der gleichzeitigen Prüfung sowohl der E/A-Verbindungen zu der Leiterplatte 10 als auch der auf der Leiterplatte getragenen Bauelemente 12&sub1; - 12n, wobei die Prüfung keine Synchronisierung und auch das Parallel-Testsystem 26 von FIG. 1 nicht erfordert. Das STEM 28 umfaßt einen Hauptteil 30, auf dem eine Buchsenleiste 32 angebracht werden kann, die zu der Randstiftleiste 18 auf der Leiterplatte 10 komplementär ist und mit dieser in gegenseitiger Verbindung zusammengepaßt werden kann. In der Buchsenleiste 32 befindet sich eine Mehrzahl von Kontakten 34, die jeweils so ausgelegt sind, daß sie eine elektrische Verbindung mit einem entsprechenden Stift der Stifte 16 der Randstiftleiste eingehen, wenn die Buchsenleiste mit der Randstiftleiste 18 verbunden wird.
In dem Hauptteil 30 des STEM 28 befindet sich eine Mehrzahl von zweiten Boundary-Scan-Registern 36, die jeweils ähnlich wie die jeweiligen ersten Boundary- Scan-Register 20 in jedem Bauelement 12i aufgebaut sind. Jedes zweite Boundary-Scan-Register 36 ist elektrisch mit einem separaten der Kontakte 34 in der Buchsenleiste 32 verbunden, um so auf ein E/A-Signal an einem entsprechenden Stift 16 der Randstiftleiste zu reagieren, wenn die Buchsenleiste und die Randstiftleiste 18 verbunden sind. Wie die ersten Boundary-Scan-Register 20, die seriell kettenförmig miteinander verbunden sind, sind auch die zweiten Boundary-Scan-Register 36 seriell kettenförmig miteinander verbunden.
Die Kette von zweiten Boundary-Scan-Registern 36 weist einen Prüfdateneingang (TDI) und einen Prüfdatenausgang (TDO) (sowie (nicht gezeigte) TMS- und TCK-Eingänge) auf. Gemäß der vorliegenden Erfindung werden die Anschlüsse TDI und TDO, die der Kette von zweiten Boundary-Scan-Registern 36 in dem STEM 28 zugeordnet sind, mit dem TDO des Boundary-Scan- Testsystems 22 bzw. mit dem TDI des TAP 24 der Leiterplatte 10 verbunden. Auf diese Weise wird die Kette von zweiten Boundary-Scan-Registern 34 in dem STEM 36 in Reihe mit der Kette von ersten Boundary- Scan-Registern 20 auf der Leiterplatte 10 geschaltet und bildet dadurch "ein Ganzes" mit dieser Kette.
Zur Prüfung sowohl der Bauelemente 12&sub1;-12n auf der Leiterplatte 10 als auch der durch die Stifte 16 der Randstiftleiste hergestellten E/A-Verbindungen mit der Leiterplatte koppelt das Boundary-Scan-Testsystem 22 eine bekannte Bitkette in den TDI des STEM 28 ein. Die in das STEM 28 eingekoppelten Bit werden durch die Kette von zweiten Boundary-Scan-Registern 36 und durch die erste Kette von Registern 20 hindurch in die Bauelemente 12&sub1; - 12n eingeschoben, so daß ein separates Bit in der Kette in ein entsprechendes Register eingespeichert wird. Nach einem vorbestimmten Intervall, das es den Bit in den Registern 20 und 36 gestattet, auf die bereits beschriebene Weise ihren Zustand zu wechseln, werden die Bit aus den ersten und zweiten Boundary-Scan-Registern 20 und 36 heraus- und durch den TDO des TAP 24 der Leiterplatte hindurchgeschoben und werden an dem TDI des Boundary- Scan-Testsystems 22 in dieses eingegeben. Das Boundary- Scan-Testsystem 22 vergleicht dann den herausgeschobenen Bitstrom mit einem Bezugs-Bitstrom, der einen Bitstrom darstellt, von dem erwartet wird, daß er herausgeschoben wird, wenn Nicht-Defekte vorliegen, wodurch das Vorliegen etwaiger Defekte in den Bauelementen 12&sub1; - 12n und in den E/A-Verbindungen festgestellt wird.
Der Vorteil der Verwendung des STEM 28 zur Ausführung der Prüfung der E/A-Verbindungen zu der Leiterplatte 10 besteht darin, daß die Synchronisierung nicht mehr notwendig ist. Durch Bereitstellung einer Menge von zweiten Boundary-Scan-Registern 36, die seriell mit der Kette von ersten Registern 20 verbunden sind, integriert das STEM 28 die Bauelemente 12&sub1; - 12n effektiv mit den Stiften 16 der Randstiftleiste. Auf diese Weise können sowohl die Bauelemente 12&sub1; - 12n als auch die durch die Stifte 16 der Randstiftleiste hergestellten E/A-Verbindungen gleichzeitig unter Verwendung der Boundary-Scan-Verfahren geprüft werden. Somit kann ein kostspieliges Parallel-Testsystem wie das System 26 von FIG. 1 vermieden werden.
FIG. 3 zeigt eine erste alternative bevorzugte Ausführungsform 28' eines STEM. Das STEM 28' von FIG. 3 unterscheidet sich von dem STEM 28 von FIG. 2 dadurch, daß das STEM 28' mit einer Mehrzahl von separaten Buchsen 32&sub1;, 32&sub2; ... 32k (k ist eine ganze Zahl) ausgestattet ist. Die Buchsen 32&sub1;, 32&sub2; ... 32k weisen jeweils verschiedene physikalische Konfigurationen für die Verbindung mit bestimmten Randstiftleistentypen 18 auf einer Leiterplatte 10 auf, damit verschiedene Leiterplattentypen mit dem STEM 28' verbunden werden können. In jeder Buchse 32j (j = 1, 2, ... k) befindet sich eine Menge von Kontakten 34, von denen jeder parallel mit einem entsprechenden Kontakt in jeder der anderen Buchsen an ein separates zweites Boundary-Scan- Register 36 angekoppelt ist. Jedem Kontakt 34 in jeder Buchse ist eine (nicht gezeigte) Schaltung zugeordnet, damit der Kontakt ein Signal mit einem gegebenen Logikpegel (TTL, ECL, CMOS, usw.) annehmen kann. Wie bei dem STEM 28 von FIG. 2 sind die zweiten Boundary- Scan-Register 36 des STEM 28' von FIG. 3 seriell kettenförmig mit der Kette von ersten Boundary-Scan- Registern 20 in den Bauelementen 12&sub1; - 12n zusammengekoppelt.
Das Boundary-Scan-Testsystem 22 führt die Prüfung der Leiterplatte 10 von FIG. 3 mit dem STEM 28' von FIG. 3 auf dieselbe Weise wie das STEM 28 von FIG. 2 aus. Ein Bitstrom wird durch das Boundary-Scan- Testsystem 22 von FIG. 3 in den TDI des STEM 28' eingekoppelt, so daß die Bit durch die zweiten und ersten Boundary-Scan-Register 36 und 20 durchgeschoben werden, wodurch ein separates Bit in einem entsprechenden der Register eingespeichert wird. Danach werden die in die zweiten und ersten Boundary-Scan- Register 36 bzw. 20 hineingeschobenen Bit durch den TDO der Leiterplatte 10 hindurch herausgeschoben. Der einzige Unterschied zwischen dem STEM 28' und dem STEM 28 besteht darin, daß das erstere die Flexibilität bietet, in der Lage zu sein, verschiedene Arten von Randstiftleistenkonfigurationen aufzunehmen, was ein deutlicher Vorteil ist.
FIG. 4 illustriert eine zweite alternative bevorzugte Ausführungsform 28'' eines STEM zur Erleichterung der Boundary-Scän-Prüfung sowohl der Bauelemente 12&sub1; - 12n auf der Leiterplatte 10 als auch der durch die Stifte 16 der Randstiftleiste hergestellten E/A-Verbindungen. Das STEM 28'' von FIG. 4 umfaßt einen Hauptteil 30'', auf dem eine Mehrzahl von separaten Modulen oder Karten 31''&sub1;-31''m angebracht werden kann, wobei m eine ganze Zahl ist, die typischerweise aber nicht unbedingt gleich 10 ist. Jedes der Module 31''&sub1;-31''m enthält eine Mehrzahl von einzelnen Kontakten 34'' (typischerweise sechsundneunzig davon), die jeweils so ausgelegt sind, daß sie mit einem entsprechenden Stift der Stifte 16 der Randstiftleiste 18 auf der Leiterplatte in Verbindung treten. Praktisch sind die Kontakte 34'' der Module zueinander ausgerichtet, wenn jedes der Module 31''&sub1;-31''m in den Hauptteil 30'' eingeführt wird, damit die Leiterplatte 10, die eine lange Reihe von Stiften 16 der Randstiftleiste aufweist, von den Kontakten eines oder mehrerer Module aufgenommen werden kann. Zusammen mit jedem Kontakt 34'' jedes Moduls 31''&sub1;-31''m wird eine (nicht gezeigte) Schaltung bereitgestellt, damit der Kontakt dieses Moduls ein Signal mit einem gegebenen Logikpegel (TTL, ECL, CMOS, usw.) aus einem entsprechenden Stift 16 der Randstiftleiste annehmen kann.
Jeder der Kontakte 34'' jedes Moduls ist an ein separates Boundary-Scan-Register 36'' angekoppelt. Die Register 36'' in jedem Modul werden seriell kettenförmig geschaltet und weisen einen TDI und einen TDO auf. Der TDI der Boundary-Scan-Kette von Registern 36'' in dem ersten Modul 31''&sub1; wird an den TDO eines Boundary-Scan-Testsystems 22 angekoppelt. Bei der Verbindung jedes der Module 31''&sub1;-31''m in dem Hauptteil 30'' wird der TDI jedes Moduls 31''i (1< i< m) automatisch an den TDO des Moduls 31''i-1 angekoppelt, und der TDO wird an den TDI des Moduls 31''i+1 angekoppelt. Auf diese Weise werden die Boundary-Scan- Ketten von Registern 36'' der in dem Hauptteil 30'' aufgenommenen Module zu einer Einzel-Scan-Kette verbunden.
Außerdem wird jedes der Module 31''&sub1;-31''m vorteilhafterweise mit einem separaten Anschluß 38 ausgestattet, der an den TDO seiner Kette von Boundary- Scan-Registern 36'' angekoppelt wird. Der TDO-Anschluß 38 jedes der Module 31''&sub1;-31''m stellt einen Schaltungsknoten bereit, an dem der TDI der Leiterplatte 10 verbunden werden kann. Wenn die Leiterplatte 10 zum Beispiel dieselbe oder eine geringere Anzahl von Stiften 16 der Randstiftleiste als die Kontakte 34'' des ersten Moduls 31''&sub1; aufweist und durch dieses zur mechanischen Ineingriffnahme und elektrischen Verbindung mit diesem aufgenommen werden soll, dann wird der TDO-Anschluß 38 des ersten Moduls mit dem TDI der Leiterplatte verbunden. Für den Fall, daß die Leiterplatte 10 eine große Anzahl von Stiften 16 der Randstiftleiste aufweist und somit mehrere der Module 31''&sub1;-31''m benötigt, um alle Stifte aufzunehmen, dann wird der TDO-Anschluß 38 des letzten im Eingriff mit der Leiterplatte stehenden Moduls an den TDI der Leiterplatte angekoppelt. Der TDO der Leiterplatte wird mit dem STEM 28'' verbunden, um durch eine TDO- Rückleitung 40 in dem STEM an den TDI-Eingang des Testsystems 22 angekoppelt zu werden.
Das STEM 28'' funktioniert prinzipiell auf die gleiche Weise wie die STEM 28 und 28' von FIG. 2 bzw. FIG. 3. Während der Boundary-Scan-Prüfung wird ein Prüfsignal durch diejenigen der Boundary-Scan-Zellen 36'' in den Modulen 31''&sub1;-31''m hindurch geschoben, deren entsprechende Kontakte 34'' mit entsprechenden Stiften 16 der Randstiftleiste verbunden sind. Dasselbe Prüfsignal wird dann durch die Boundary-Scan-Zellen 20 auf der Leiterplatte 10 hindurch geschoben. Nachdem das Prüfsignal durch die Boundary-Scan-Register 36'' und 20 geschoben wurden, werden die in den Registern gespeicherten Bit herausgeschoben und mit einer Bezugs- Signalkette verglichen. Etwaige Unterschiede zwischen den herausgeschobenen Bit und dem Bezugs-Signalkette zeigen einen Fehler an, der entweder einem der Bauelemente 12&sub1; - 12n auf der Leiterplatte 10 oder einer der durch die Stifte 16 der Randstiftleiste hergestellten E/A-Verbindungen zugeordnet ist.
Die obigen Ausführungen beschreiben verschiebene Ausführungsformen (28, 28' und 28'') eines seriellen Prüfungs-Erweiterungsmoduls, das dazu dient, die E/A-Verbindungen auf einer Leiterplatte 10 mit den Boundary-Scan-Bauelementen 12&sub1; - 12n auf der Leiterplatte zu integrieren, damit die Bauelemente und die E/A-Verbindungen gleichzeitig zusammen durch Boundary-Scan-Prüfverfahren geprüft werden können.
Es ist zu verstehen, daß die oben beschriebenen Ausführungsformen die Erfindung nur beispielhaft illustrieren. Fachleute können vielfältige Modifikationen und Änderungen vornehmen.

Claims

1. Verfahren, um mindestens eine Eingangs-/Ausgangsverbindung (16) einer Leiterplatte (10) zusammen mit mindestens einem, mindestens ein erstes Boundary-Scan-Register (20) enthaltenden Bauelement (12) auf der Leiterplatte zu prüfen,

gekennzeichnet durch die folgenden Schritte:

Ankoppeln jeder besagten mindestens einen Eingangs-/Ausgangsverbindung (16) der Leiterplatte an ein separates zweites Boundary-Scan-Register (36) durch Zusammenpassen einer Buchsenleiste (32) mit einer Randstiftleiste (18), so daß jeder Stift der besagten Randstiftleiste (18) eine elektrische Verbindung mit einem entsprechenden Kontakt (34) in der Buchse (32) eingeht, wobei jedes zweite Boundary-Scan-Register (36) an einen separaten Kontakt (34) der besagten Buchsenleiste (32) angekoppelt wird;

serielles Ankoppeln jedes zweiten Boundary- Scan-Registers (36) an jedes erste Boundary-Scan- Register (20) zur Bildung einer Verkettung;

Eingeben eines bekannten Bitstroms aus einem Boundary-Scan-Testsystem (22) in die Kette von ersten und zweiten Boundary-Scan-Registern (20, 36), so daß ein separates Bit in dem Strom in ein separates der Register (20, 36) in der besagten Verkettung eingespeichert wird;

Herausschieben der in die besagte Verkettung von ersten und zweiten Boundary-Scan-Registern (20, 36) eingespeicherten Bit; und

Vergleichen der aus der besagten Verkettung von ersten und zweiten Boundary-Scan-Registern (20, 36) herausgeschobenen Bit mit einem Bezugsbitstrom, der den aus der durch die ersten und zweiten Boundary-Scan- Register (20, 36) gebildeten besagten Verkettung im fehlerfreien Zustand herausgeschoben Bit entspricht.

2. Gerät zur Durchführung der gleichzeitigen Prüfung mindestens einer Eingangs-/Ausgangsverbindung (16) einer Leiterplatte (10) zusammen mit mindestens einem Bauelement (12) auf der Leiterplatte, das mindestens ein erstes Boundary-Scan-Register (20) enthält,

durch folgendes gekennzeichnet:

mindestens ein mit jedem ersten Boundary-Scan- Register (20) zur Bildung einer Verkettung in Reihe geschaltetes zweites Boundary-Scan-Register (36);

Mittel (32, 34) zum Ankoppeln jedes zweiten Boundary-Scan-Registers (36) an eine separate Eingangs-/Ausgangsverbindung der besagten mindestens einen Eingangs-/Ausgangsverbindung (16) der Leiterplatte, wobei das besagte Ankoppelmittel (32, 34) eine Buchsenleiste (32) zum Zusammenpassen mit der Leiterplatte aufweist, wobei die Buchsenleiste (32) eine Mehrzahl von Kontakten (34) enthält, die jeweils mit einem separaten der zweiten Boundary-Scan-Register (36) verbunden sind, und jeder Kontakt eine elektrische Verbindung mit einer einzelnen Leiterplatten-Eingangs/Ausgangsverbindung (16) eingeht, wenn die Leiterplatte (10) mit der besagten Buchse (32) zusammengepaßt wird; und

ein Boundary-Scan-Testsystem (22) zum Einkoppeln eines bekannten Bitstroms in die ersten und zweiten Boundary-Scan-Register (20, 36), so daß ein separates Bit in dem Strom in ein separates der Register (20, 36) in der besagten Verkettung eingespeichert wird, und zum Herausschieben eines Bitstroms aus der Verkettung, zum Vergleich mit einem Bezugsbitstrom, der einen Bitstrom darstellt, der aus den ersten und zweiten Boundary-Scan-Registern (20, 36) bei Abwesenheit von Fehlern herausgeschobenen wurde.