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Die Erfindung betrifft die Herstellung integrierter
Schaltkreise und sie zielt darauf, sowohl ein Verfahren zum
Testen als auch eine Aufteilung des Wafers für integrierte
Schaltkreise, mit der der Test durchgeführt werden kann,
anzugeben.
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Die Chips integrierter Schaltkreise, die üblicherweise eine
Größe von einigen Millimetern haben, werden hintereinander
auf Halbleiterwafern von mehreren Zentimetern bis mehreren
Dutzenden Zentimetern im Durchmesser hergestellt. Mehrere
Dutzende, hundert oder tausend chips werden somit
gleichzeitig auf dem gleichen Wafer gefertigt, und der Wafer wird
am Ende der Herstellung in individuelle chips zerlegt. Dann
werden die Chips in geeignete Schutzgehäuse gepackt.
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Ein wichtiger Abschnitt bei der Herstellung ist der Test
aller Chips auf dem Wafer; dieser Test erlaubt das
Aussortieren der fehlerhaften Chips vor ihrer Einkapselung, was
Herstellungskosten aufgrund unnötigen und kostspieligen
Einkapselns fehlerhafter Chips vermeidet.
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Der Test auf dem Wafer wird mittels Testgerät durchgeführt,
das mit einer Anzahl extrem feiner Spitzen versehen ist,
die man mit den Eingangs-/Ausgangs-Kontaktflächen jedes
Chips in Verbindung bringt. Diese Kontaktflächen sind die
Kontaktflächen, die später zur Kommunikation des Chips mit
der Außenwelt dienen.
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Das Testgerät ist daher dafür ausgelegt, die Testspitzen
mit den Kontaktflächenen eines Chips präzise in Verbindung
zu bringen, den Test des chips durchzuführen, den Chip
anzuzeigen, wenn er fehlerhaft ist, die Spitzen zum
nachfolgenden chip zu bewegen, den Test auszuführen, etc.
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Dieser Ablauf ist langwierig, da er so oft wiederholt wird,
wie es Chips gibt. Wenn der chip einfach ist, kann im
allgemeinen das Testverfahren einfach sein, aber dann gibt es
viele Chips (mehrere tausend) auf dem Wafer; und wenn der
chip komplex ist, gibt es weniger chips pro Wafer (mehrere
hundert), aber das Testverfahren ist für jeden Chip länger.
In den beiden Fällen kann die Testzeit eines Wafers sehr
lang sein, so daß der Test zum Hauptfaktor bei den Kosten
für die integrierten Schaltungen wird. Das Testgerät ist
tatsächlich sehr teuer, und die Zahl der Testgeräte, die
nötig sind, um die Fließbandherstellung von integrierten
Schaltungen zu ermöglichen, steigt in demselben Maße wie
die Zeiten für den Test der Wafer.
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Man könnte alle Chips auf einem Wafer parallel testen, da
die durchzuführenden Verfahren für jeden Chip identisch
sind. Aber das hieße, daß man ein Gerät mit Testspitzen
bräuchte, deren Zahl gleich dem Produkt aus der Zahl der
Chips und der Zahl der Kontakte jedes Chips wäre. Zum
Beispiel bräuchte man für einen Wafer mit 1000 Chips 8
Kontakten 8000 Testspitzen bei dem Gerät anstelle von 8
Spitzen. Das Gerät wäre daher so teuer, daß der gesamte
finanzielle Vorteil verloren ginge, der durch die Reduzierung
der Testzeit des Wafers gewonnen wäre. Darüber hinaus wäre
es schwierig, die von den unterschiedlichen Chips als
Antwort auf die vom Testgerät abgeschickten Signale
zurücklaufenden Signale zu trennen, so daß es schwierig wäre, die
fehlerhaften Chips ausfindig zu machen.
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Im übrigen ist ein Testverfahren für Wafer bekannt, das in
US-A-4 956 602 beschrieben ist, entsprechend den
präzisierten Eigenschaften im ersten Teil der Ansprüche 1 und 2, was
das Verschieben der Testspitzen auf jede zu testende Zelle
vermeidet. Eine einzige Gruppe von Testkontakten ist auf
dem Wafer vorgesehen und mit allen zu testenden Chips über
einen Demultiplexer verbunden.
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Busse sind auf den Schnittlinien zwischen den Chips
angeordnet, um die chips mit dem Demultiplexer zu verbinden.
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Jedoch erfordert dieses Verfahren, daß alle Chips
nacheinander getestet werden, und bringt daher keinen großen
Zeitgewinn.
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Daher schlägt man erfindungsgemäß einen anderen Testansatz
auf dem Wafer vor, mit dem gewisse Aufgaben beim Test
parallel bei allen chips durchgeführt werden können.
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Gemäß der Erfindung, wie sie in Anspruch 1 definiert ist,
wird ein Wafer für integrierte Schaltungen vorgeschlagen,
der dazu vorgesehen ist, in einzelne Chips zerteilt zu
werden, die hierzu Hauptzonen aufweisen, die jeweils eine
entsprechende integrierte Schaltung, die einen Chip bilden
wird, nachdem der Wafer zerteilt wurde, enthalten, wobei
die Hauptzonen voneinander durch Zerteilungszonen getrennt
sind, längs derer die Zerteilungen zwischen den einzelnen
chips vorgenommen werden, wobei der Wafer einen
Demultiplexer und Kontaktanschlußflächen enthält, die sich in einer
Prüfschaltungszone befinden, die sich außerhalb der
Hauptzonen befindet, wobei der Multiplexer Prüfsignaleingänge
und Steuereingänge, die mit den Kontaktanschlußflächen
verbunden sind, sowie Ausgänge enthält, die mit Leiterbussen
verbunden sind, die längs der Zerteilungszonen zwischen den
Chips verlaufen und die mit den integrierten Schaltungen
der Hauptzonen verbunden werden können, der dadurch
gekennzeichnet ist, daß er Mittel enthält, um gleichzeitig eine
Kontaktanschlußfläche jedes Chips, die dazu vorgesehen ist,
eine Versorgungsspannung zu empfangen, mit einem
Versorgungsspannungsleiter zu verbinden, selbst wenn alle chips
nicht durch den Multiplexer ausgewählt sind.
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Erfindungsgemäß wird außerdem ein Testverfahren
vorgeschlagen, wie es in Anspruch 4 definiert ist.
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Um zu vermeiden, daß eine gleich große Zahl an
Ausgangsbussen wie die Zahl der Chips vorgesehen werden muß, was ein
sehr umfassendes Netz zwischen den Zeilen und Spalten der
chips ergeben würde, werden vorzugsweise so viele
Ausgangsbusse wie Chipreihen in dem Wafer vorgesehen; außerdem wird
ein lokaler Verbinder in der Nähe jedes Chips zwischen Chip
und einem Bus, der an seiner Seite vorbeiläuft, vorgesehen,
und Spaltenleiter zwischen den Chipspalten werden
vorgesehen, wobei jeder Spaltenleiter das gleichzeitige Ansteuern
aller lokaler Verbinder, die den Chips in dieser Spalte
entsprechen, ermöglicht. Die Spaltenleiter sind mit den
Ausgängen eines Spaltendekoders verbunden, dessen Eingänge
mit den Kontaktanschlußflächen der Zone der Testschaltung
verbunden sind, so daß ein bestimmter Spaltenleiter durch
das Testgerät ausgewählt werden kann.
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Man kann ebenso über das Gerät gleichzeitig einen Zeilenbus
(Auswahl durch den Demultiplexer) und einen Spaltenleiter
(Auswahl durch den Dekoder) auswählen, um einen bestimmten
Chip am Kreuzungspunkt der Zeile und der Spalte zu testen.
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Dieser erfindungsgemäße Testansatz beim Wafer erlaubt es,
gewisse Aufgaben bei allen Chips parallel auszuführen, die
gleichzeitig ausgeführt werden können, und nur Aufgaben
sukzessiv abzuarbeiten, die nur Chip für Chip durchgeführt
werden können. Man kommt somit zu einer erheblichen
Reduzierung der Gesamtzeit des Tests und damit der
Gesamtkosten, und dies ohne Forderung nach einem sehr kostspieligen
oder unmöglich herzustellenden Testgerät.
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Der Demultiplexer arbeitet wie ein Demultiplexer für das
Abschicken von Testoperationen an einen Chip, aber er
arbeitet auch als Multiplexer zum Empfangen der Reaktionen
von diesem Chip auf die Operationen.
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Die integrierten Schaltungen der Hauptzonen sind mit
Kontaktanschlußflächen versehen, die später zur Verbindung
zwischen dem chip und der Außenwelt dienen; vorzugsweise
sind die vom Demultiplexer ausgehenden Busse mit den
Kontaktanschlußflächen über lokale Verbinder verbunden, die
sich in der Nähe jedes Chips befinden.
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Andere Eigenschaften und Vorteile der Erfindung ergeben
sich aus der folgenden Beschreibung der Einzelheiten, wobei
Bezug genommen wird auf die beigefügten Zeichnungen, bei
denen:
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Figur 1 einen klassischen Wafer für integrierte Schaltungen
mit mehreren Chips darstellt;
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Figur 2 schematisch die allgemeine Aufteilung eines Wafers
gemäß Erfindung darstellt;
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Figur 3 schematisch die Zone des Testschaltkreises auf dem
Wafer für die Testschritte darstellt;
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Figur 4 den lokalen Verbinder zwischen einem Testbus und
einem zu testenden Chip darstellt.
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In Figur 1 ist ein klassischer Wafer für integrierte
Schaltungen 10 dargestellt, auf denen mehrere identische
integrierte Schaltungen 12 in Form von einem Netz aus Zeilen
und Spalten von Schaltungen angeordnet sind. Der Wafer ist
dazu vorgesehen, entlang der horizontalen und vertikalen
Zeilen (gestrichelte Linien) zwischen den Zeilen und
Spalten der Schaltungen zerteilt zu werden; jeder Schnitt
separiert die Schaltungen voneinander in rechteckige,
individuelle Chips, die jeweils eine integrierte Schaltung
umfassen.
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Die integrierten Schaltungen werden vor dem Zerteilen in
Chips in einer gegenüber dem Test der Schaltung im Gehäuse
"Wafertest" genannten Operation individuell getestet.
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Der Test ist für alle Chips der gleiche. Zum Beispiel
besteht bei einem Speicher der Test darin, Adreßsignale und
Datensignale für das Einspeichern auszugeben und dann die
tatsächlich abgespeicherten Daten zu lesen.
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Der Test wird mit einem Testgerät durchgeführt, das aus
einem mechanischen Teil und einem elektrischen Teil besteht.
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Der mechanische Teil umfaßt:
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- einen X-Y-Verschiebetisch, auf dem sich der zu testende
Wafer 10 zum mikrometrischen Verschieben befindet,
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- ein System aus Spitzen 16, die sich gleichzeitig auf
unterschiedliche Kontaktanschlußflächen 18 eines Chips
setzen können,
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- ein System zur präzisen Ausrichtung, um die Spitzen auf
einem Chip zu positionieren und um den X-Y-Tisch Schritt
für Schritt zu verschieben, um zu einem anderen chip
einer benachbarten Zeile oder Spalte überzugehen, wenn der
Test des ersten chips beendet worden ist;
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- ein System zum Einfärben, wenn der getestete Chip sich
als fehlerhaft erweist.
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Der elektrische Teil des Testgeräts umfaßt das System zur
Steuerung des X-Y-Tisches und einen Rechner, der über die
Testspitzen Testsequenzen an die chips absendet und der die
vom getesteten Schaltkreis zurücklaufenden Signale
analysiert.
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Figur 2 stellt schematisch einen Wafer 20 gemäß Erfindung
dar: ein Netz aus N Zeilen und M Spalten von integrierten
Schaltungen 22 ist wie in Figur 1 gezeigt vorgesehen; der
Wafer soll später in individuelle Chips zerteilt werden,
von denen jeder einen jeweiligen Schaltkreis 22 umfaßt.
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Eine spezielle Zone 24 des Wafers außerhalb der Schaltungen
22 umfaßt eine integrierte Schaltung, die nur zum Testen
dient.
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Der spezielle Testschaltkreis umfaßt in seiner einfachsten
Version:
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- Kontaktanschlußflächen 28, die nur während des Tests
verwendet werden und auf die die Spitzen des Testgerätes
gedrückt werden können,
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- und einen Demultiplexer 30 mit Signaleingängen und
Steuereingängen, die mit den Kontaktanschlußflächen und
Ausgängen verbunden sind, die mit einer großen Anzahl von
Bussen mit jeweils mehreren Leitungen verbunden sind.
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Die Busse beginnen an den Ausgängen des Demultiplexers und
erstrecken sich entlang der Linien der zukünftigen
Unterteilung in Chips (horizontale und vertikale Linien in Figur
1), so daß sie an allen Chips, die getestet werden sollen,
vorbeilaufen. Die Busse dienen dazu, individuell auf jeden
Chip je nach den Befehlen vom Demultiplexer 30 durch das
Testgerät zugreifen zu können. Man könnte daher pro Chip
einen Bus haben, aber für den Fall, daß es sehr viele Chips
sind, wird man es vorziehen, z.B. einen Bus für eine Zeile
von Chips zu haben und so viel Busse wie Reihen, wobei die
Auswahl eines Chips innerhalb einer Reihe mit anderen
Mitteln erfolgt; dieses Mittel kann ein Spaltendekoder 32 mit
Adreßeingängen sein, die mit den Kontakten 28 verbunden
sind, und Ausgängen, die mit den Spaltenleitungen verbunden
sind, welche sich zwischen den Spalten der Chips
erstrekken, um eine Spalte von Chips unter diesen auszuwählen.
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Das Testgerät, das mit den Kontakten 28 über die Spitzen
verbunden ist, kann also den Demultiplexer 30 und den
Dekoder 32 ansteuern, so daß diese einen bestimmten Chip
auswählen, an diesen über einen Bus, der die Verbindung
zwischen chip und Demultiplexer ermöglicht, Testsignale
anlegen und über den Bus umgekehrt Signale empfangen, um sie an
das Testgerät zu übermitteln.
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Man kann also nacheinander jeden Chip testen, ohne die
Testspitzen mechanisch verschieben zu müssen.
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Darüber hinaus erlaubt es diese Konfiguration des
Testsystems außerdem noch, den Test zu beschleunigen, da gewisse
Testoperationen parallel ausgeführt werden können, wenn
diese Operationen simultan für unterschiedliche Chips
durchführbar sind.
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Ein einfaches Beispiel kann zur Illustration dienen, wobei
es sich um Chips handelt, die einen elektrisch
programmierbaren und löschbaren Speicher umfassen; das grundsätzliche
Verfahren zum Testen läßt sich in drei Schritte
unterteilen:
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A. Übertragungsprotokoll einer Adresse und einer
Dateneinheit, Dauer 0,3 Millisekunden;
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B. Programmzyklus: ein Schreibautomat speichert in den
Speicher unter der empfangenen Adresse die empfangene
Dateneinheit; Dauer: ungefähr 10 Millisekunden, heraufgesetzt
auf 15 Millisekunden, um der Tatsache Rechnung zu tragen,
daß die Dauer nicht bei allen Chips die gleiche ist;
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C. Leseprotokoll der Dateneinheit an der angezeigten
Adresse: 0,4 ms.
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Die Aufgabe A muß nacheinander Chip für Chip durchgeführt
werden, da über den Bus die Adressen und die Daten
übertragen werden müssen, während der Bus nur den Zugriff auf
einen Chip zur Zeit zuläßt. Man kann sich dennoch überlegen,
daß in bestimmten Fällen die Busse den simultanen Zugriff
auf alle Chips bei dieser Aufgabe zulassen und so diese
Aufgabe parallelisiert werden kann.
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Die Aufgabe B kann parallel für alle Chips auf einmal
durchgeführt werden, da sie durch einen internen Automaten
für jeden Chip durchgeführt wird. Bei jedem Chip kann die
Aufgabe B beginnen, sobald die Aufgabe A bei diesem Chip
beendet ist (aber ohne darauf zu warten, daß sie für die
anderen Chips beendet ist).
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Die Aufgabe C muß notwendigerweise Chip für Chip
durchgeführt werden, da man die Daten unterscheiden muß, die in
den unterschiedlichen Chips nach der Schreiboperation
gelesen wurden. Die Aufgabe C kann bei einem Chip nach Ende der
Aufgabe B bei diesem chip beginnen, aber unter der
Bedingung, daß alle Aufgaben A beendet sind, da man über das
Testgerät nur eine Dateneinheit zum Schreiben schicken
kann, während an das Testgerat eine gelesene Dateneinheit
zurückgeht.
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Insgesamt liegt bei diesem Beispiel die Gesamtzeit des
Tests für X Chips zwischen:
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T1 = X 0,3 ms + 15 ms + 0,4 ms (günstigster Fall, in dem
alle Aufgaben X beendet sind, während die Aufgabe B des
ersten Produkts nicht beendet ist)
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und
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T2 = X 0,3 ms + X 0,4 ms (ungünstigster Fall, in dem die
Aufgabe C des ersten Produkts verzögert werden muß, bis daß
alle Aufgaben A beendet sind).
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Für eine Anzahl von 5000 Chips (typisch für kleine
Schaltungen mit acht Kontaktanschlüssen auf einem Wafer von
ungefähr 15 cm Durchmesser) ist die Gesamtzeit für den Test
in diesem Beispiel 3,5 Sekunden. Mit einem Test mit
klassischen Spitzen, Chip für Chip, wäre die Testzeit
X (0,3 + 0,4 + 15) ms = 1 Minute 18 Sekunden.
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Wenn das Testverfahren 20 Schritte zum Schreiben und Lesen
der Daten umfaßt, so beträgt die Zeit für den klassischen
Test 26 Minuten; gemäß Erfindung beträgt sie 1 min 10s.
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Man muß zu jedem Zeitpunkt irgendeinen Chip mit den
Testspitzen über den Demultiplexer und die Busse anschließen
können, die von letzterem ausgehen.
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Bei dieser Gelegenheit soll ein Beispiel beschrieben
werden, wie diese Verbindung hergestellt wird.
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Man geht davon aus, daß der nicht zerteilte Wafer ein Netz
von Chips mit N = 100 parallelen Zeilen M = 50 Chips
maximal hat (der Wafer ist rund und einige Zeilen und Spalten
können unvollständig sein). Es wird davon ausgegangen, daß
die Chips P = 8 Außenkontakte haben, was der Fall bei Chips
für Speicherkarten in Form von Kreditkarten ist.
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In Figur 3 ist der Demultiplexer 30 mit vorzugsweise acht
Eingängen/Ausgängen E1 bis E8 für zu demultiplexende
Signale dargestellt, d.h. im Prinzip gibt es genauso viele
Eingänge/Ausgänge für Signale wie es Kontaktanschlußflächen
auf den zu testenden Chips gibt. Diese Signaleingänge
können Versorgungsspannungen Vcc und Vss für die Chips,
Taktsignale etc. einschließen. Die Busse können zahlenmäßig
weniger Leitungen als die Zahl der Kontaktanschlußflächen der
Chips für den Fall umfassen, daß für den Test nicht alle
Kontakte notwendig sind. Die Eingänge der zu
demultiplexenden Signale sind jeweils mit der entsprechenden
Kontaktanschlußfläche 28 der Zone der Testschaltung 24 verbunden.
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Der Demultiplexer 30 umfaßt so viel Gruppen an Ausgängen
S1, S2, ... SN, wie es Chipszeilen gibt; z.B. sind es
N = 100 Gruppen von Ausgängen, die jeweils mit N = 100
Busleitungen verbunden sind. Und jede Gruppe an Ausgängen
umfaßt P = 8 Ausgänge&sub1; wobei jeder Bus 8 Leitungen hat. Diese
Busse gehen vom Demultiplexer aus und erstrecken sich
zwischen den Chipszeilen entlang der Chips in jeder Zeile,
entlang der Linien für das spätere Zerteilen des Wafers.
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Der Demultiplexer 30 umfaßt außerdem ausreichend viele
Steuereingänge C1, C2, ..., um die Funktion des
Demultiplexers steuern zu können, und insbesondere, um einen Befehl
zur Auswahl eines unter N Bussen ausgeben zu können. Diese
Eingänge sind mit den Kontaktanschlußflächen 28 der Zone 24
verbunden, und sie empfangen vom Testgerät insbesondere
eine Zeilenadresse des zu testenden Chips. Unter diesen
Eingängen kann das Testgerät daher einen unter N
Ausgangsbussen aussuchen, um ihn mit den Eingängen/Ausgängen E1 bis E8
zu verbinden, d.h. um ihn mit dem Testgerät zu verbinden.
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Der Spaltendekoder 32 hat ebenso ausreichend viele
Steuereingänge B1, B2, ..., die mit den Kontaktanschlußflächen 28
verbunden sind, um die Auswahl einer Spalte unter den
M = 50 möglichen Spalten zu ermöglichen, und er hat ebenso
viele Ausgänge D1, D2, ..., wie es M Spalten gibt. Die
Ausgänge sind mit den Leitern verbunden, die jeweils entlang
einer entsprechenden vertikalen Schnittlinie des Wafers
entlang einer entsprechenden Spalte von Chips verlaufen.
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Jeder der Ausgangsleiter des Spaltendekoders ermöglicht das
Ansteuern des Verbinders zwischen den Chips dieser Spalte
und den Bussen, die in der Nähe dieser Chips vorbeilaufen.
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Aus Gründen, die später erläutert werden, ist außerdem ein
allgemeiner Befehl zum Anlegen einer Spannung Vcc an alle
Chips auf einmal vorgesehen. Dieser Befehl wird durch das
Testgerät z.B. vom Kontakt 28 der Zone der Testschaltung
ausgegeben. Dieser Kontakt ist mit einem Leiter für einen
allgemeinen Befehl CG verbunden, der sich auf M
Spaltenleiter verteilt, wodurch die Steuerung des Anlegens der
Versorgung Vcc an die Chips unabhängig davon, ob die Busse im
passiven oder aktiven Zustand sind, ermöglicht wird.
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Figur 4 stellt die lokale Verbindung zwischen einem Chip
und einem Bus dar, der in einer Schnittzone in der Nähe
dieses Chips vorbeiläuft
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Eine Verbinderschaltung 40 ist lokal in der Nähe jedes
Chips vorgesehen (sie kann sogar Teil des Chips sein).
Diese Schaltung wird grundsätzlich durch den Spaltenleiter Cj
angesteuert, ausgehend vom Dekoder 32 und entsprechend der
Spalte j. Der Leiter Cj steuert die Verbindung zwischen dem
Bus BUSi entsprechend der Reihe i und einem Chip Pij am
Kreuzungspunkt der Zeile i und der Spalte j an. Genau
genommen steuert der Leiter Cj die Verbindung zwischen den
unterschiedlichen Leitern des Busses BUSi und jedes der
Kontaktanschlußflächen E1ij, E2ij, ... EBij des Chips an.
Acht Transistoren T1 bis T8, gesteuert über den Leiter Cj,
sind dargestellt, um diese lokale Verbindung zwischen dem
Chip und dem Bus anzudeuten. Der Transistor T7, der die
Verbindung zu Vss ermöglicht, kann ersetzt werden durch
eine Kurzschlußschaltung, wenn man zuläßt, daß Vss
systematisch an alle Chips oder wenigstens alle Chips ein und
derselben Spalte angelegt wird.
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Alle Chips der Spalte j sind mit den jeweiligen Bussen
verbunden, die neben ihnen vorbeilaufen. Aber nur ein einziger
Bus ist aktiv, d.h. durch den Multiplexer ausgewählt. Die
anderen sind hochimpedant (mit Ausnahme der Leiter Vcc und
Vss der Busse). Ein einziger Chip ist somit zum Testen
ausgewählt.
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Ein neunter Transistor T9 ist dargestellt, um separat
(unabhängig von T8) die Verbindung zwischen der
Kontaktanschlußfläche E8ij (Kontaktanschlußfläche, die zum Empfang
der Versorgung Vcc bestimmt ist) und dem achten Leiter des
Busses zu steuern, d.h. dem, der Vcc führt. Der Transistor
T9 wird durch den Leiter CG gesteuert.
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Dies hat zur Folge, daß der Chip auf zwei Arten versorgt
werden kann:
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- der Leiter CG ist inaktiv; nur der Chip Pij, der mit dem
Bus BUSi verbunden ist, ausgewählt durch den
Demultiplexer 30 und verbunden mit dem Bus über den Leiter der
entsprechenden Spalte Cj, wird versorgt;
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- oder der Leiter CG ist aktiv und es werden daher alle
Chips der durch den Demultiplexer ausgewählten Zeile
versorgt; man kann übrigens vorsehen, daß alle Chips des
Wafers versorgt werden, aber das setzt dann bei der in
Figur 4 dargestellten Schaltung voraus, daß Vcc
systematisch über alle (selbst nicht ausgewählte) Busse
übertragen wird, wenn CG aktiv ist.
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Der zusätzliche Befehl zur Versorgung der Chips durch den
Bus CG ermöglicht es insbesondere, gleichzeitig bei allen
Chips die Aufgaben durchzuführen, die parallelisierbar sind
und die keine weiteren Signale an den Chips außer der
Versorgung erfordern.
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In dem Beispiel zum Testen des Speichers, das oben
geschildert wurde, ist die Ausführung der Programmierung (Aufgabe
B) parallelisierbar und wird ausgeführt unter Verwendung
des Befehls CG.
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Die fehlerhaften Chips können über ihre Zeilen- und
Spalten-Adresse ausfindig gemacht werden. Sie können durch
Einfärben am Ende des Tests markiert werden. Sie können auch
im Moment der Erfassung eines Fehlers markiert werden, aber
vorzugsweise mit elektrischen Mitteln wie Anlegen einer
Spannung zum elektrischen Durchbrennen von Sicherungen an
der Oberfläche des Chips; diese Sicherungen sind so
angeordnet, daß das optische Erscheinungsbild des Chips durch
das Durchbrennen ausreichend geändert wird, um den Chip als
fehlerhaften Chip nur aufgrund der Änderung seines
Erscheinungsbildes (sichtbar für einen menschlichen Mitarbeiter
oder einen geeigneten optischen Detektor) ausfindig machen
zu können. Ein Netz von Sicherungen, die eine große Fläche
des Chips bedecken, wäre dazu geeignet. Man muß einen
Befehl zum Durchbrennen für das Testgerät vorsehen. Ein
zusätzlicher Leiter in den Bussen zum Testen kann notwendig
werden.
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Wenn der Wafer in individuelle Chips zerlegt wird, spielen
die lokalen Verbinder 40 keine Rolle mehr.
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Zur praktischen Umsetzung der speziellen Testschaltungen
kann man eine Umsetzung in der klassischen Technik
integrierter Schaltungen vorsehen, wobei die Busleitungen und
die anderen Leitungen der Spalte in der gleichen Stufe der
Metallisierung hergestellt werden, in der die
Kontaktanschlußflächen der Chips erzeugt werden.
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Bei den integrierten Schaltungen, bei denen vorgesehen ist,
daß der Chip vollständig von einer Schutzbarriere gegen
Feuchtigkeitseinfluß umgeben ist, wird es das Beste sein,
diese Barriere lokal zu unterbrechen, um eine Passage für
die Verbindungsleiter zwischen Chip und Verbinder 40
zuzulassen. Die Unterbrechung der Barriere kann ein Durchlaß
sein, um die Effizienz der Barriere möglichst wenig zu
stören. Aber man kann auch Verbindungen zwischen Chip und
lokalem Verbinder vorsehen, die sich auf einer zusätzlichen
Ebene der Metallisierung mit Technologien, die nicht so
sehr genau sein müssen, abspielen: z.B. Ablagerung und
Eingraben eines Polymerleiters kann die Herstellung von
Verbindungen ermöglichen, die nur im Moment des Tests benötigt
werden. Der Polymerleiter wird danach eliminiert, bevor der
Wafer zerteilt wird.