DE4010292A1 - Hochgeschwindigkeitsschreibverfahren zum testen eines ram - Google Patents
Hochgeschwindigkeitsschreibverfahren zum testen eines ramInfo
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Description
Die vorliegende Erfindung betrifft einen Speicherbaustein
(DRAM), und spezieller ein Hochgeschwindigkeitsschreib
verfahren (flash write), welches eine Hochgeschwindig
keitsschreiboperation ermöglicht, wenn ein
Speicherbaustein mit einer hohen Speicherdichte getestet
werden soll.
Weil die Integrationsdichte von Speicherbausteinen größer
wird, sind aufwendigere Verfahren zum Erzeugen der
verschiedenen Schichten und Muster erforderlich. Die Rate
der fehlerhaften Zellen in dem Speicherbaustein wird vom
Vorhandensein von Fremdkörpern wie Staub oder anderer
Schmutzstoffe in der Umgebung der Herstellung bestimmt.
Weil die Rate der fehlerhaften Zellen mit dem Grad der
Integration ansteigt, müssen Testschaltungen heutzutage
in einen Speicherbaustein eingebaut werden.
Aber auch wenn ein RAM-Test innerhalb des
Speicherbausteins ausgeführt wird, bleibt das Problem
bestehen, daß die Zeit zum Testen mit dem Grad der
Integration ansteigt. Das bedeutet, daß nach dem Stand
der Technik ein Hochgeschwindigkeits-RAM-Test
durchgeführt wird, indem ein Bit einer Biteinheit (x4,
x8, x16) auf ein Testsignal hin verwendet wird. Nach dem
Stand der Technik werden xBits über die I/O Leitungen vom
Testsignal geschrieben, xBits werden über die I/O
Leitungen gelesen und die Ergebnisse werden auf Fehler
geprüft. Daher ist die Zeit, die für einen Test benötigt
wird, gleich dem Grad der Integration geteilt durch
xBits, so daß eine längere Testzeit für eine höhere
Integrationsdichte benötigt wird.
Daher kann in einem Hochgeschwindigkeitsschreibverfahren,
welches die Testzeit reduzieren soll, ein großer Betrag
von Daten gleichzeitig in die Speicherzellen geschrieben
werden, weil bei der Auswahl einer Wortleitung die
Bitleitungen aller an diese Wortleitung angeschlossenen
Speicherzellen gleichzeitig an eine I/O Leitung
angeschlossen sind.
Jedoch ist es auch in diesem Hochgeschwindigkeits
schreibverfahren nicht möglich, die gleichen Daten (1
oder 0) in alle an eine Wortleitung angeschlossenen
Speicherzellen zu schreiben, welche gemäß dem Ort der
Speicherzellen ausgewählt ist, obwohl nur ein Testwert (1
oder 0) eingegeben wird, weil die Anordnung der
Bitleitungen B/L und innerhalb eines Bitleitungs
paares und angeschlossen an einen Leseverstärker gemäß
einer DRAM Struktur nicht im ganzen Speicherbaustein
gleichmäßig ist. Die Bitleitungen B/L und sind in
einigen Bereichen des Speicherbausteins in der Weise
B/L- angeordnet und in einem anderen Bereich in der
Weise -B/L, obwohl diese beiden verschiedenen
Anordnungen jeweils in einem gleichmäßigen Muster im
Speicherbaustein wiederholt sind. Daher ist eine
Wortleitung an eine Anzahl von Bitleitungen B/L und
gleichzeitig an eine Anzahl von Bitleitungen
angeschlossen.
Aufgabe der vorliegenden Erfindung ist es, ein
verbessertes Hochgeschwindigkeitsschreibverfahren zum
Testen eines RAMs zu schaffen, wobei die gleichen Daten
während des Hochgeschwindigkeits-RAM-Tests intern in alle
an eine ausgewählte Wortleitung angeschlossenen
Speicherzellen geschrieben werden können. Bei der
Verwendung des Testverfahrens gemäß der vorliegenden
Erfindung ist es möglich, die gleichen Daten sowohl
intern in die Speicherzellen zu schreiben als auch
extern, wenn Testdaten zur Durchführung des RAM-Testes
zugeführt werden.
Zur Lösung der geschilderten Aufgabe ist die vorliegende
Erfindung gekennzeichnet durch ein verbessertes
Hochgeschwindigkeitsschreibverfahren zum Testen eines
RAMs, in dem die jeweiligen Positionen der Bitleitungen
B/L und in einem Bitleitungspaar gleichmäßig
(B/L- innerhalb einer Speicheranordnung sind, die
erste Speicherbereiche und zweite Speicherbereiche
aufweist, durch einen Speicherbaustein (RAM), der eine
Übertragungseinrichtung zum Übertragen der
Zeilenadressignale auf die Speicheranordnung aufweist,
wobei die Übertragungseinrichtung einen
Zeilenadresszwischenspeicher und einen Zeilendekoder
enthält, durch eine Datenzufuhreinrichtung zum Zuführen
der Daten, die in die Speicherzellen der
Speicheranordnung geschrieben werden sollen, wobei die
Datenzufuhreinrichtung einen Eingangs-/Ausgangstreiber
und einen Datenzufuhrschaltkreis aufweist, durch eine
Speicherzellenanordnung mit einer Vielzahl von ersten
Speicherbereichen und einer Vielzahl von zweiten
Speicherbereichen, wobei die Vielzahl von
Speicherbereichen jeweils Speicherzellen und
Leseverstärker aufweist, und durch eine Vielzahl von
Schaltmitteln zum Verbinden der ersten Speicherbereiche
und der zweiten Speicherbereiche mit der
Datenzufuhreinrichtung, wobei die Schaltmittel zwischen
den Eingangs-/Ausgangsleitungen und den Bitleitungen
angeschlossen sind.
Diese und andere Aufgaben, Eigenschaften und Vorteile der
vorliegenden Erfindung werden durch die folgende
Beschreibung einer bevorzugten Ausführungsform in
Verbindung mit den begleitenden Zeichnungen deutlich
werden.
Fig. 1 ist ein Schaltplan mit einem
konventionellen Schaltkreis zum
Hochgeschwindigkeitsschreiben für einen
RAM-Test,
Fig. 2 ist ein Schaltplan, der einen
Hochgeschwindigkeitsschreibschaltkreis für
einen RAM-Test nach der vorliegenden
Erfindung zeigt.
Die vorliegende Erfindung soll nun mit den begleitenden
Zeichnungen im Detail erklärt werden.
Fig. 1 zeigt einen Schaltplan für einen konventionellen
Schaltkreis zum Hochgeschwindigkeitsschreiben für einen
RAM-Test. Die Übertragungseinrichtung zum Übertragen der
Zeilenadressignale enthalten einen
Zeilenadresszwischenspeicher 6 und einen Zeilendekoder 5,
und die Datenzufuhreinrichtung zum Zuführen der Daten,
die in die Speicherzellen geschrieben werden sollen,
enthält einen Datenzufuhrschaltkreis 8, und zwei
Eingangs-/Ausgangstreiber 9, 10. In der
Speicherzellenanordnung ist eine Vielzahl von
Speicherbereichen wie der erste Speicherbereich 1 und ein
zweiter Speicherbereich 2 angeordnet, wobei jeder der
Vielzahl von Speicherbereichen Schaltmittel zum Verbinden
der Speicherbereiche mit den Eingangs-/Ausgangsleitungen
I/O und enthält, und wobei die Schaltmittel
MOS-Transistoren MC1, MC2, ... wie in Fig. 1 gezeigt
aufweisen.
Die MOS-Transistoren MC1, MC2 ... werden durch die
Spaltenauswahlsignale CL1, CL2 ... gesteuert, und sind
mit den Eingangs-/Ausgangstreibern 9, 10 der
Datenzufuhreinrichtung über den Eingangs-/Ausgangsbus 4
verbunden. Wie in Fig. 1 gezeigt, sind in dem ersten
Speicherbereich 1 und dem zweiten Speicherbereich 2 der
Speicherzellenanordnung die Bitleitungen B/L und an
bestimmten Stellen in der Reihenfolge B/L- angeordnet
und an anderen Stellen in der Reihenfolge -B/L. Wenn
in der Konfiguration nach Fig. 1 ein Zeilenadressignal
von der Systemsteuerung 7 auf den Zeilendekoder 5 über
den Adressspeicher 6 gegeben wird, wird das
Zeilenadressignal auf die ausgewählte Wortleitung (W0,
W1, ...) gegeben, um die entsprechenden Speicherzellen
auszuwählen. Auf das Signal der Systemsteuerung 7 hin
werden die Daten in die Speicherzellen geschrieben, wobei
die Datenzufuhrschaltung will die Daten (1 oder 0) über
die Eingangs-/Ausgangstreiber 9 und 10 auf die
Eingangs-/Ausgangsleitungen I/O und legt. Die
Eingangs-/Ausgangsleitungen I/O und befördern ständig
zwei entgegengesetzte Typen von Daten. Dann werden auf
die Spaltenauswahlsignale CL1, CL2 ... hin die
Bitleitungen B/L und mit den
Eingangs-/Ausgangsleitungen I/O und verbunden, wobei
die Testdaten in die Speicherzellen geschrieben werden.
Zu diesem Zeitpunkt ist die Bitleitung B/L mit der
Eingangs-/Ausgangsleitung I/O und die Bitleitung mit
der Eingangs-/Ausgangsleitung verbunden, damit die
auf den Eingangs-/Ausgangsleitungen beförderten Daten in
die an die ausgewählte Wortleitung angeschlossenen
Speicherzellen geschrieben werden können. Jedoch ist, wie
im ersten Speicherbereich 1 und im zweiten
Speicherbereich 2, eine Wortleitung zum Beispiel W0 mit
zwei verschiedenen Typen von Bitleitungen (B/L und )
bei verschiedenen Speicherzellen angeschlossen. Das
bedeutet, daß, wenn eine Wortleitung ausgewählt ist, ein
Datum "1" in die Speicherzellen geschrieben wird, die an
die Wortleitung und die Bitleitung B/L angeschlossen
sind, während das Datum "0" in die Speicherzellen
geschrieben wird, die an die gleiche Wortleitung aber an
die Bitleitung angeschlossen sind.
Wenn zum Beispiel die Wortleitung W0 ausgewählt ist,
wird, wie von der Eingangs-/Ausgangsleitung I/O
zugeführt, in die Speicherzellen S1 und S5 das Datum "1"
geschrieben, während in die Speicherzellen S9 und S13 das
Datum "0" geschrieben wird, wie von der
Eingangs-/Ausgangsleitung zugeführt, weil letzere
Zellen an die Bitleitung angeschlossen sind. Demgemäß
speichern während des Hochgeschwindigkeitsschreibtests
(flash-write) einige Speicherzellen eine "1", während die
anderen Speicherzellen eine "0" speichern, obwohl nur ein
Typ von Daten ursprünglich von der Datenzufuhrschaltung
zugeführt wurde. Allerdings sind die geschriebenen Daten
nur aus einer externen Sicht die Gleichen.
Natürlich werden Daten in all die Speicherzellen, die an
eine Wortleitung angeschlossen sind, geschrieben, in dem
alle Bitleitungen an ihre korrespondierenden
Eingangs-/Ausgangsleitungen angeschlossen werden, und in
dem die Spaltenauswahlsignale CL1, CL2 mit einem H-Pegel
... während der Hochgeschwindigkeitsschreiboperation auf
einen hohen Pegel gesteuert werden.
Fig. 2 ist ein Schaltbild für den
Hochgeschwindigkeitsschreibtest nach der vorliegenden
Erfindung. Der erste Speicherbereich 1 und der zweite
Speicherbereich 2 haben die Struktur eines Standard DRAM
und zeigen eine Struktur, wie in einem Entwurfs-Layout.
Mit anderen Worten hat der erste Speicherbereich 1 die
gleiche Struktur wie der zweite Speicherbereich 2, wobei
beide eine Vielzahl von Speicherzellen aufweisen.
Im ersten Speicherbereich 1 ist eine Speicherzelle S1,
welche einen MOS-Transistor M1 und eine Kapazität C1
aufweist, an die Bitleitungen B/L und die Wortleitung W0
angeschlossen, und eine andere Speicherzelle S2 ist an
die Bitleitung und an die nächste Wortleitung W1
angeschlossen. Die Speicherzelle S3 ist an die Bitleitung
B/L und die Wortleitung W2 angeschlossen, und die
Speicherzelle S4 ist an die Bitleitung und die
Wortleitung W3 angeschlossen.
Ein Leseverstärker (S/A1) ist zwischen den beiden
Bitleitungen B/L und zum Lesen und Verstärken der
Spannungsdifferenz zwischen den beiden Leitungen
vorgesehen, und die MOS-Transistoren MC1 und MC2 sind auf
den Bitleitungen B/L und vorgesehen, um jede der
beiden Bitleitungen jeweils mit den
Eingangs-/Ausgangsleitungen I/O und des I/O Bus 4 zu
verbinden.
Obwohl die Fig. 2 nur den ersten Speicherbereich und den
zweiten Speicherbereich zeigt, können dort eine Vielzahl
von Speicherbereichen gemäß der benötigten
Speicherkapazität vorgesehen sein. Speziell sind die
gepaarten Bitleitungen B/L und in einer einheitlichen
Anordnung B/L--B/L- ... im ersten Speicherbereich 1
und im zweiten Speicherbereich 2 angeordnet. Die
Systemsteuerung 7 zum Steuern der Datenein-/ausgabe von
oder zu den Speicherzellen in den Speicherbereichen sind
an den Zeilenadresszwischenspeicher 6 und die
Datensteuerung 8 zum Steuern der zu schreibenden Daten
angeschlossen, und der Zeilenadresszwischenspeicher 6 ist
weiterhin über den Zeilendekoder 5 mit den Wortleitungen
W0, W1, W2 ... in den ersten und zweiten
Speicherbereichen 1 und 2 verbunden. Weiter ist die
Datensteuerung 8 an den Eingangs-/Ausgangsbus 4 über die
Eingangs-/Ausgangstreiber 9 und 10 angeschlossen, so daß
die Daten über die Eingangs-/Ausgangsleitungen I/O und
zugeführt werden.
Entsprechend enthält die Übertragungsschaltung zum
Übertragen des Zeilenadressignals einen
Zeilenadresszwischenspeicher 6 und einen Zeilendekoder 5,
und die Datenzufuhreinrichtung zum Zuführen der Daten,
die in die Speicherzellen geschrieben werden sollen,
enthält eine Datensteuerung 8 und
Eingangs-/Ausgangstreiber 9 und 10. Die
Speicherzellenanordnung weist eine Vielzahl von ersten
Speicherbereichen 1 und eine Vielzahl von zweiten
Speicherbereichen 2 auf. Jeder Speicherbereich enthält
Schaltmittel zum Verbinden der Speicherbereiche mit den
Eingangs-/Ausgangsleitungen I/O und . Das Schaltmittel
besteht aus den MOS-Transistoren MC1, MC2 ... wie in Fig.
2 gezeigt, welche durch die Spaltenauswahlsignale CL1,
CL2 ... gesteuert werden. Diese MOS-Transistoren MC1, MC2
... sind an die Eingangs-/Ausgangstreiber 9 und 10 der
Datenzufuhreinrichtung über den Eingangs-/Ausgangsbus 4
angeschlossen. Speziell die relative Position der beiden
Bitleitungen B/L und ist nicht mehr ungleichmäßig.
Stattdessen sind die relativen Positionen der beiden
Bitleitungen B/L und in einem Leitungspaar in der
Speicherzellenanordnung gleichmäßig, das heißt die
Bitleitungen B/L und wechseln sich über die
Speichermatrix in einem konstanten Muster ab. Das
bedeutet, daß nur ein Typ von Bitleitungen, entweder B/L
oder , an eine Wortleitung angeschlossen ist.
Zunächst ist das Prinzip der Schreib- und Leseoperation
genauso wie das der Standard DRAMs. Die Schreib- und
Leseoperationen werden im folgenden unter Verwendung des
ersten Speicherbereiches als Beispiel erklärt. Wenn die
MOS-Transistoren MC1 und MC2 auf das Spaltenauswahlsignal
CL1 hin angeschaltet sind, dann wird die Gruppe von
Eingangs-/Ausgangsleitungen I/O und auf der linken
Seite ausgewählt und die Eingangs-/Ausgangsleitungen I/O
und werden an die Leseverstärker S/A1 über die
Bitleitungen B/L und angeschlossen. Falls es
gewünscht wird Daten in die Speicherzelle S1 zu
schreiben, wird der MOS-Transistor MC1 durch das
Spaltenauswahlsignal CL1 eingeschaltet, so daß das
Zustandssignal an der Eingangs-/Ausgangsleitung I/O auf
die Bitleitung B/L gegeben wird.
Der MOS-Transistor M1 wird durch ein logisch "1" Signal
auf der ausgewählten Wortleitung W0 eingeschaltet, und
der Kondensator C1 wird durch das Zustandssignal auf der
Bitleitung B/L geladen. Wenn es gewünscht wird, Daten aus
der Speicherzelle S1 zu lesen, wird der erste
MOS-Transistor M1 durch Ansteuern der Wortleitung W0 auf
logisch "1" eingeschaltet. Die Ladung auf dem Kondensator
C1 wird über die Bitleitung B/L entladen, und das
Zustandssignal auf der Bitleitung B/L wird vom
Leseverstärker gelesen und verstärkt. Das verstärkte
Signal wird über die Eingangs-/Ausgangsleitungen I/O über
den MOS-Transistor MC1, der durch das
Spaltenauswahlsignal ausgewählt ist, ausgegeben. Obwohl
nur die an den Leseverstärker S/A1 angeschlossene
Speicherzelle S1 in dem Beispiel erwähnt wurde, sind die
oben erwähnten Schreib- und Leseoperationen für alle
anderen Speicherzellen S2, S3 ... die gleichen.
Desweiteren wird im folgenden der Prozeß des Schreibens
von Daten in das RAM während der Hochgeschwindigkeits
schreiboperation (flash-write) beschrieben werden.
Während der Schreiboperation liefert die Systemsteuerung
7 das Zeilenadressignal für die gewünschten
Speicherzellen über den Zeilenadresszwischenspeicher 6,
und das Signal wird durch den Zeilendekoder 5 ausgewählt,
um eine Wortleitung auszuwählen, die den zu testenden
Speicherzellen entspricht. Wenn die Wortleitung W0 gemäß
einem Zeilenadressignal ausgewählt ist, bekommen alle
Spaltenauswahlsignale CL1, CL2, CL3 ... einen hohen Pegel
und werden auf die Gates der MOS-Transistoren gegeben, um
die Bitleitungen B/L und mit den
Eingangs-/Ausgangsleitungen I/O und des
Eingangs-/Ausgangsbusses zu verbinden, so daß die Daten
in alle an die Wortleitung W0 angeschlossenen
Speicherzellen S1, S5, S9 ... geschrieben werden können.
Wenn das Datum "1" geschrieben werden soll, steuert die
Datensteuerung 8 die Eingangs-/Ausgangstreiber 9 und 10
so, daß das Datum "1" auf den Eingangs-/Ausgangsleitungen
I/O geführt wird, wobei die Speicherzellen S1, S5, S9
..., die über die Wortleitung W0 ausgewählt sind, mit dem
Datum "1" beschrieben werden. Wenn die Wortleitung W2 im
ersten Speicherbereich 1 und im zweiten Speicherbereich 2
gemäß einem anderen Zeilenadressignal ausgewählt ist,
dann werden die Speicherzellen S7, S11, S15 ..., die an
die Wortleitung W2 angeschlossen sind, über die
Bitleitung mit dem Datum "1" beschrieben. In diesem
Fall führt die Eingangs-/Ausgangsleitungen I/O das Datum
"0". Die Datensteuerung 8 empfängt das
Ausgangszeilenadressignal vom Zeilenadresszwischen
speicher 6. Wenn die Wortleitungen W2, W3, W6, W7 ..., an
welche nur die Bitleitungen über die Speicherzellen
angeschlossen sind, ausgewählt werden, erkennt die
Datensteuerung 8, daß die Bitleitungen B/L zu diesem
Zeitpunkt angeschlossen sind, und steuert die
Eingangs-/Ausgangstreiber 9 und 10 so, daß das Datum "1"
auf die Eingangs-/Ausgangsleitungen gegeben wird.
Demgemäß ist es möglich intern die gleichen Daten ("1"
oder "0") in die Speicherzellen zu schreiben.
Wenn die Daten "1" oder "0", die extern das gleiche sind,
geschrieben werden sollen, ist die Operation die gleiche
wie oben erwähnt, abgesehen davon, daß die die
Datensteuerung 8 steuernde Routine abgestellt wird, wenn
die Wortleitungen W2, W3, W6, W7 ... am
Zeilenadresszwischenspeicher ausgewählt sind. Demgemäß
tragen die Eingangs-/Ausgangsleitungen I/O und I/O zwei
verschiedene Typen von Daten, welche von der
Datensteuerung über die Eingangs-/Ausgangstreiber 9 und
10 ausgegeben werden, und wenn die durch die
Wortleitungen W0 und W1 ausgewählten Speicherzellen mit
einem Datum "1" beschrieben werden, werden die durch die
Wortleitungen W2 und W3 ausgewählten Speicherzellen mit
dem Datum "0" beschrieben, so daß nur von extern gesehen
die geschriebenen Daten die gleichen sind.
Wie beschrieben können gemäß der Erfindung die gleichen
Daten in alle an eine ausgewählte Wortleitung
angeschlossenen Speicherzellen geschrieben werden, weil
die Bitleitungen der an die Wortleitung angeschlossenen
Speicherzellen nur aus den Bitleitungen B/L oder nur aus
den Bitleitungen B/L bestehen, ohne die zwei
verschiedenen Typen von Bitleitungen, die an die gleiche
Wortleitung angeschlossen sind.
Weiter ist eine Datensteuerung zur Erzeugung eines
Datenmusters der Speicherzellen vorgesehen, die durch das
Zeilenadressignal gesteuert wird, so daß die Daten, die
gespeichert werden sollen, über die
Eingangs-/Ausgangsleitungen geführt werden. Es ist
entsprechend möglich, nur einen Typ von Daten (0 oder 1)
in alle Speicherzellen der Speicheranordnung zu
schreiben, entweder extern, das heißt, daß nur ein Typ
von Daten aus allen Speicherzellen gelesen wird, oder
intern, so daß während einer Hochgeschwindigkeits
schreiboperation alle Speicherzellen geladen oder alle
Speicherzellen nicht geladen werden.
Wie vorher erwähnt ist es möglich, die für einen Test
nötige Zeit zu reduzieren, indem nur ein Typ von Daten
(1 oder 0) in alle Speicherzellen entweder extern oder
intern geschrieben wird. Wenn daher diese Erfindung in
einem Video-RAM angewendet wird, können alle
Speicherzellen in der kürzesten Zeit bearbeitet werden.
Die Erfindung ist in keiner Weise auf die hier
beschriebene Ausführungsform beschränkt. Verschiedene
Modifikationen der veröffentlichten Ausführungsform oder
andere Ausführungsformen der Erfindung werden für den
Fachmann unter Bezugnahme auf die Beschreibung der
Erfindung offensichtlich werden. Es wird daher erwartet,
daß die angefügten Ansprüche derartige Modifikationen von
Ausführungsformen, die in den Bereich der Erfindung
fallen, einschließen.
Claims (2)
1. Hochgeschwindigkeitsschreibverfahren (flash write)
zum Testen von RAMs in einer RAM-Schaltung,
enthaltend eine Übertragungseinrichtung zum
Übertragen von Zeilenadressignalen auf eine
Speicherzellenanordnung, wobei die
Übertragungseinrichtung einen Zeilenadress
zwischenspeicher und einen Zeilendekoder enthält,
eine Datenzufuhreinrichtung zum Zuführen von Daten,
welche in jede Zelle der Speicherzellenanordnung
geschrieben werden sollen, wobei die Datenzufuhr
einrichtung Eingangs-/Ausgangstreiber und einen
Datenzufuhrblock hat, eine Speicherzellenanordnung
mit Speicherbereichen wie einem ersten
Speicherbereich und einem zweiten Speicherbereich,
wobei jeder der Speicherbereiche Leseverstärker und
Speicherzellen aufweist, und ein Schaltmittel zum
Verbinden der ersten und zweiten Speicherbereiche der
Speicherzellenanordnung mit der
Datenzufuhreinrichtung, wobei das Schaltmittel
zwischen die Bitleitungen (B/L und ) und die
Eingangsleitungen (I/O und ) eingefügt ist,
welches eine wechselweise Anordnung der paarweisen
Bitleitungen (B/L und ) aufweist, wobei die
relative Position der Bitleitungspaare (B/L und )
in den ersten und zweiten Speicherbereichen in der
gesamten Speicherzellenanordnung die gleiche ist.
2. Hochleistungsschreibverfahren (flash write) zum
Testen von RAMs nach Anspruch 1,
dadurch gekennzeichnet, daß die den
Datenzufuhrblock bildende Datenzufuhreinrichtung eine
durch einen Zeilenadresszwischenspeicher gesteuerte
Datensteuerung aufweist, und eine der Vielzahl von
Zeilenadressignalen des Zeilenadresszwischenspeichers
den Eingangs-/Ausgangstreibern zugeführt wird und als
ein Steuersignal mit einem Datenmuster den
Speicherzellen zugeführt wird.
Applications Claiming Priority (1)
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Publications (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2673395B2 (ja) * | 1990-08-29 | 1997-11-05 | 三菱電機株式会社 | 半導体記憶装置およびそのテスト方法 |
| JP2704041B2 (ja) * | 1990-11-09 | 1998-01-26 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
| US5241500A (en) * | 1992-07-29 | 1993-08-31 | International Business Machines Corporation | Method for setting test voltages in a flash write mode |
| US5424988A (en) * | 1992-09-30 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Stress test for memory arrays in integrated circuits |
| US5319606A (en) * | 1992-12-14 | 1994-06-07 | International Business Machines Corporation | Blocked flash write in dynamic RAM devices |
| US5452405A (en) * | 1993-01-25 | 1995-09-19 | Hewlett-Packard Company | Method and apparatus for delta row decompression |
| US5488691A (en) * | 1993-11-17 | 1996-01-30 | International Business Machines Corporation | Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes |
| US5452429A (en) * | 1993-11-17 | 1995-09-19 | International Business Machines Corporation | Error correction code on add-on cards for writing portions of data words |
| DE10245713B4 (de) * | 2002-10-01 | 2004-10-28 | Infineon Technologies Ag | Testsystem und Verfahren zum Testen von Speicherschaltungen |
| CN100343923C (zh) * | 2003-01-28 | 2007-10-17 | 华为技术有限公司 | 一种测试sdram器件的方法 |
| JP5125028B2 (ja) * | 2006-08-18 | 2013-01-23 | 富士通セミコンダクター株式会社 | 集積回路 |
| KR200488043Y1 (ko) * | 2018-08-30 | 2018-12-06 | 오영동 | 차량의 클리닝 장치 |
| CN109448771B (zh) * | 2018-12-25 | 2023-08-15 | 北京时代全芯存储技术股份有限公司 | 记忆体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0282976A1 (de) * | 1987-03-16 | 1988-09-21 | Siemens Aktiengesellschaft | Verfahren und Schaltungsanordnung zum parallelen Einschreiben von Daten in einen Halbleiterspeicher |
| DE3903714A1 (de) * | 1988-03-14 | 1989-09-28 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einer testmode-setzschaltung |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| US4661930A (en) * | 1984-08-02 | 1987-04-28 | Texas Instruments Incorporated | High speed testing of integrated circuit |
| JPS61202400A (ja) * | 1985-03-05 | 1986-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6446300A (en) * | 1987-08-17 | 1989-02-20 | Nippon Telegraph & Telephone | Semiconductor memory |
| JPS63104296A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| JP2609211B2 (ja) * | 1987-03-16 | 1997-05-14 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JPS643893A (en) * | 1987-06-25 | 1989-01-09 | Nec Corp | Semiconductor storage device |
-
1989
- 1989-11-18 KR KR1019890016775A patent/KR920007909B1/ko not_active IP Right Cessation
-
1990
- 1990-03-20 US US07/496,517 patent/US5046049A/en not_active Expired - Lifetime
- 1990-03-29 JP JP2079039A patent/JP2585831B2/ja not_active Expired - Lifetime
- 1990-03-30 DE DE4010292A patent/DE4010292A1/de not_active Ceased
- 1990-03-30 FR FR9004087A patent/FR2654865B1/fr not_active Expired - Lifetime
- 1990-03-30 GB GB9007255A patent/GB2238638B/en not_active Expired - Lifetime
- 1990-06-20 CN CN90104919A patent/CN1018401B/zh not_active Expired
- 1990-06-28 IT IT02080390A patent/IT1287696B1/it active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0282976A1 (de) * | 1987-03-16 | 1988-09-21 | Siemens Aktiengesellschaft | Verfahren und Schaltungsanordnung zum parallelen Einschreiben von Daten in einen Halbleiterspeicher |
| DE3903714A1 (de) * | 1988-03-14 | 1989-09-28 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einer testmode-setzschaltung |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920007909B1 (ko) | 1992-09-19 |
| JP2585831B2 (ja) | 1997-02-26 |
| KR910010530A (ko) | 1991-06-29 |
| IT1287696B1 (it) | 1998-08-07 |
| GB2238638A (en) | 1991-06-05 |
| JPH03168999A (ja) | 1991-07-22 |
| FR2654865B1 (fr) | 1994-10-28 |
| CN1018401B (zh) | 1992-09-23 |
| IT9020803A0 (it) | 1990-06-28 |
| IT9020803A1 (it) | 1991-12-29 |
| CN1052209A (zh) | 1991-06-12 |
| GB9007255D0 (en) | 1990-05-30 |
| GB2238638B (en) | 1994-08-03 |
| FR2654865A1 (fr) | 1991-05-24 |
| US5046049A (en) | 1991-09-03 |
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