DE69229546T2

DE69229546T2 - Halbleiteranordnung

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Publication number: DE69229546T2
Application number: DE69229546T
Authority: DE
Inventors: Tadahiro Ohmi; Tadashi Shibata
Original assignee: Individual
Current assignee: Individual
Priority date: 1991-03-21
Filing date: 1992-03-21
Publication date: 2000-03-02
Anticipated expiration: 2012-03-22
Also published as: TW203665B; EP0578821A1; DE69229546D1; US5587668A; EP0578821A4; EP0578821B1; WO1992016971A1; JP3303002B2; TW208086B

Description

Technisches Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiter- Schaltungseinrichtung und sieht insbesondere eine integrierte Halbleiter- Schaltungseinrichtung vor, die eine vollständig neue Architektur besitzt, um eine ultragroß skalierte Integration und ultrahohe Funktion der logischen integrierten Halbleiterschaltung zu realisieren.

Stand der Technik

Derzeit schreiten Entwicklungen in der Technologie integrierter Halbleiterschaltungen mit einer erstaunlichen Geschwindigkeit voran; zum Beispiel sei das Beispiel eines dynamischen Speichers herangezogen, die von 4 Megabit bis 16 Megabit bereits in Produktion befindlich sind, während die Entwicklung von Speichern mit ultrahoher Dichte mit einer Kapazität von mehr als 64 Megabit abgeschlossen wurde. Bei Speicherchips mit einer Kapazität von 64 Megabit sind tatsächlich angenähert 120 Millionen MOS-Transistoren auf einem Siliziumchip von maximal 1 cm² integriert. Der derzeit erstaunliche Fortschritt in der LSI-Technologie wurde als eine Folge des Fortschritts bei der Mikrostrukturisierung von Elementen und bei der Mikroherstellungstechnologie erzielt. Dementsprechend wurden Halbleiterspeicher, deren Kapazität durch die Anhäufung einer großen Anzahl von Speicherzellen mit identischen Strukturen auf einem einzelnen Chip erweitert werden kann, mit einer wirklich erstaunlichen Fortschrittsrate erzielt.
Jedoch war der Aufnahmefortschritt, der hinsichtlich des Speichers erzielt wurde, im Fall logischer LSI unerreichbar. Es ist Tatsache, daß Hochfunktions- CPUs von 16 Bit zu 32 Bit und 64 Bit und verschiedene Typen logischer Hochfunktions-LSI entwickelt wurden; jedoch ist man an der Schwelle zum Ultra-LSI-Zeitalter mit großen Problemen hinsichtlich des Aufbaus und der Herstellung logischer LSI konfrontiert.
Das erste Problem besteht darin, wie solche Chips zu entwerfen sind. Logische LSI-Chips sind logisch konfiguriert, um eine Logik mit binären Signalen mit einem Wert von 1 oder 0 mit Hilfe der Kombination der MOS- Transistoren zu konstruieren, die als Schaltelemente funktionieren. Bei diesem Verfahren gibt es wegen einer großen Anzahl von Transistoren, die miteinander verbunden werden müssen, um einfache logische Funktionen zu konfigurieren, Probleme insofern als:
[1] es eine Grenze für die Zunahme beim Grad der Integration gibt,
[2] das Layoutmuster kompliziert ist,
[3] die Anzahl von Verbindungen untereinander zunimmt
und dergleichen. Um das Problem des vorstehenden Falls [1] zu lösen, ist es erforderlich, beim Layout kreativ zu sein und soweit wie möglich verschwendete Oberflächenbereiche zu minimieren.
Der Aufbau konventioneller 8-Bit-Mikroprozessoren und dergleichen wurde durch geschultes Personal fleißig durchgeführt; jedoch benötigt der manuelle Entwurf solcher logischer Schaltungen hinsichtlich der Zunahme bei der Skalierung logischer Schaltungen und der Zunahme bei der Anzahl von Elementen astronomische Zeitmengen, so daß dies in der Praxis unmöglich wurde. Im Fall von Speicher-LSI ist die Möglichkeit des Layoutentwurfs mittels einfach der wiederholten Anordnung von einer großen Anzahl von Mustern von Leseverstärkern oder Speicherzellen mit identischen Strukturen in einer Ebene ein Punkt, der sich von dem Fall logischer LSI wesentlich unterscheidet. Im sogenannten CAD-(Computer Aided Design) Gebiet, in dem Computer beim Schaltungs- und Layoutentwurf logischer LSI verwendet werden, gab es eine Menge, Forschung und Entwicklung; jedoch ist der derzeitige Zustand solcher Anstrengungen der, daß der dadurch erzielbare Integrationsgrad in hohem Maße unter dem Integrationsgrad liegt, der manuell erzielbar ist. Das CAD befindet sich derzeit in einer weiten Anwendung bei der Anordnung grundlegender Gatter, beispielsweise UND-(logisches Produkt), ODER-(logische Summe) oder XODER-(exklusive logische Summe) Gattern oder Flip Flops oder dergleichen als ausbildende Blöcke auf einem Chip und bei der Verbindung dieser ausbildenden Blöcke miteinander.
Es ist sicher, daß die Menge der Zeit, die für den Entwurf erforderlich ist, verkürzt wurde; jedoch kann keine Zunahme des Integrationsgrads erwartet werden. Da eine enorme Anzahl von Verbindungen, die Element zu Element verbinden, vertikal und horizontal verlaufen, wird die Situation ferner so, daß die Verzögerung bei der Signalfortschreitung in den Verbindungen die Operationsgeschwindigkeit des logischen LSI bestimmt und die Anstrengung, die Geschwindigkeit zu erhöhen, mit einer großen Anzahl von Schwierigkeiten belastet ist. Die Einführung mehrwertiger logischer Schaltungen ist beim Lösen der dargestellten Probleme durch die Zunahme bei der Verbindung effektiv. Dies bedeutet mit anderen Worten, die Einführung von Schaltungen mit nicht nur den zwei möglichen Werten von "1" oder "0", sondern eher zum Beispiel der vier Werte 0, 1, 2 oder 3. Es wurde entdeckt, daß es mit Hilfe davon möglich ist, die Anzahl von Verbindungen in einem logischen LSI deutlich zu reduzieren.
Jedoch ist der Aufbau solcher mehrwertiger logischer Schaltungen mit Hilfe der vorliegenden Technologie durch eine Anzahl von Schwierigkeiten vorbelastet; zum Beispiel ist eine komplexere Schaltungsanordnung erforderlich und ferner sind die Herstellungsproduktionsabläufe komplex usw., so daß die praktische Anwendung davon in der nahegelegenen Zukunft nicht realsierbar ist.
Die derzeit bei der momentanen logischen LSI-Technologie vorliegenden Probleme werden nachfolgend anhand eines Beispiels deutlicher erläutert.
Die Fig. 35(a) und 35(b) zeigen logische Schaltungen, die hinsichtlich der drei binären Eingangswerte A, B und C die nachfolgenden Berechnungen durchführen:
Y&sub1; = (A + B + C) · ( + + )
und
Y&sub2; = A · B · C + · ·
In den Diagrammen zeigen Bezugszeichen 3501 und 3502 NOR-Schaltungen mit entsprechend drei Eingängen und zwei Eingängen, während das Bezugszeichen 3503 einen Inverter anzeigt. Ferner zeigen Bezugszeichen 3504 und 3505 NAND-Schaltungen mit entsprechend drei Eingängen und zwei Eingängen. Falls der Inverter, die NOR-Schaltung mit drei Eingängen und die NAND-Schaltung mit drei Eingängen zum Beispiel unter Verwendung der CMOS-Technologie konstruiert sind, dann ist der Aufbau von diesen, wie dies in den Fig. 35(c), 35(d) und 35(e) dargestellt ist. Die Bezugszeichen N und P in diesen Diagrammen zeigen einen NMOS-Transistor 3506 und einen PMOS-Transistor 3507.
Wie aus Fig. 35(a) und 35(b) ersichtlich, ist eine komplizierte Schaltungsanordnung erforderlich, um eine einfache logische Funktion auszudrücken. Die Anzahl von MOS-Transistoren, die für diese Schaltungen erforderlich sind, ist 22, sowohl im Fall der Schaltung Y&sub1; als auch der Schaltung Y&sub2;. Die in Fig. 36 dargestellte Schaltung ist eine Schaltung, die Y&sub2; berechnet; deren Aufbau ist von dem der Fig. 35(b) verschieden. Die AND- und NOR-Funktionen sind mittels eines einzelnen CMOS-Gates 3601 ausgedrückt, und dieser etwas vereinfachte Aufbau reduziert die Anzahl erforderlicher Transistoren auf 20. Bei der Realisierung einer Schaltung für die Berechnung von Y&sub1; mittels eines ähnlichen Aufbautyps kann der letztstufige Inverter 3402 weggelassen werden, so daß die erforderliche Anzahl von Transistoren weiter auf 18 verringert wird. Jedoch ist der Schaltungsaufbau kompliziert und diese Transistoren sind in einer solchen Art und Weise miteinander verbunden, daß sich eine Anzahl von Signalverbindungen kreuzt, so daß es ersichtlich ist, daß eine Anzahl von Problemen bei der Verfolgung des Strukturlayouts verursacht wird.
Als nächstes wird eine mehrwertige logische Schaltung erörtert.
Fig. 37(a) zeigt ein Beispiel der Charakteristika eines binären logischen Elements mit mehreren Schwellen, das wichtige Funktionen in einer mehrwertigen Logik ausführt, während Fig. 37(b) ein Beispiel einer Schaltungsanordnung darstellt, die die ein solches Element realisiert. Ein binäres logisches Element mit mehreren Schwellen ist ein Element, das, wie in Fig. 37(a) dargestellt, eine Ausgangsspannung von entweder 0 (0V) oder 1 (VDD) hinsichtlich einer eingegebenen Spannung x ausgibt, die innerhalb eines Bereichs von 0V bis VDD (zum Beispiel 5 V) variiert. In dem Diagramm zeigen Bezugszeichen a, b, c und d Eingangsspannungen, bei denen die Charakteristika sich von 1 zu 0 oder von 0 zu 1 ändern; diese haben die entsprechenden Werte (1/5) VDD, (2/5) VDD, (4/5) VDD und (9/10) VDD. Die in Fig. 37(b) dargestellte Schaltungsanordnung wird zum Realisieren solcher Charakteristika verwendet.
Aus Zwecken der Vereinfachung ist die Schaltung in Fig. 37(b) als eine Schaltung dargestellt, die NMOS-Transistoren (3701, 3702, 3703 und 3704) und einen Widerstand 3705 einschließt. Anstelle des Widerstands 3705 ist es auch möglich, eine Schaltung mit einem E/D-Aufbau unter Verwendung eines Depressions-Betriebsart-MOS-Transistors als ein Lastelement zu verwenden. In dem Diagramm, das durch die Formeln VTH = a, VTH = b und dergleichen angezeigt wird, sind es die entsprechenden Schwellenwerte der Treibertransistoren, die die Inverter aufbauen. In diesem Fall ist die Inversionsspannung der Inverter (die Eingangsspannung, bei der 0 und 1 umgekehrt werden) etwa identisch zu diesem Schwellenwert. Der Betrieb der Schaltung kann leicht verstanden werden. Wenn die Bedingungen so sind, daß 0 < x < a gilt, dann befinden sich die Inverter 3706, 3707 und 3708 alle in einem AUS-Zustand und VDD wird ausgegeben. Dementsprechend befinden sich die Transistoren 3701 und 3704 in einem EIN-Zustand und Transistoren 3702 und 3703 in einem AUS-Zustand, so daß y auf einem hohen Pegel liegt und gleich VDD ist. Wenn sich die Bedingungen so ändern, daß a < x < b gilt, ändert sich der Transistor 3703 in einen EIN-Zustand, so daß y gleich 0 wird. Wenn sich die Bedingungen so ändern, daß b < x < c gilt, befindet sich der Transistor 3704 in einem AUS-Zustand, so daß y wieder gleich VDD wird. Wenn sich die Bedingungen so ändern, daß c < x < d gilt, befindet sich der Transistor 3702 in einem EIN-Zustand, so daß der Ausgangswert gleich 0 wird; wenn jedoch d < x gilt, befindet sich der Transistor 3701 in einem AUS- Zustand und y nimmt wieder einen Wert gleich VDD an.
Um die Schaltung aufzubauen, ist eine Gesamtzahl von 13 Transistoren erforderlich; 8 NMOS-Treiber-Transistoren und 5 Last-Transistoren (im Fall, wo ein E/D-Aufbau angenommen wird). Falls jedoch ein E/R-Aufbau oder ein E/D- Aufbau verwendet wird, wird in dem Fall, in dem der Inverter sich in einem EIN-Zustand befindet, ein Gleichstrom veranlaßt zu fließen und die Leistungsableitung wird in hohem Maße erhöht, so daß ein solcher Aufbau für eine ultragroß skalierte Integration nachteilhaft ist. Falls die in Fig. 37(b) dargestellte Schaltung unter Verwendung von CMOS-Transistoren aufgebaut wird, um die Leistungsableitung zu reduzieren, nimmt die Anzahl von PMOS- Transistoren auf der Lastseite zu und eine Gesamtanzahl von 16 Transistoren (8 NMOS-Transistoren und 8 PMOS-Transistoren) wird erforderlich.
Die Notwendigkeit, eine große Anzahl von Transistoren zu verwenden, stellt einen Nachteil dar, wenn die Erzielung einer Großintegration gewünscht wird. Jedoch liegt ein größeres Problem in der Tatsache, daß eine große Anzahl von Transistoren mit verschiedenen Stellenwerten erforderlich ist. Zum Beispiel sind bei dem Beispiel, das in der Figur dargestellt ist, zumindest vier Typen von Schwellenwerten a, b, c und d erforderlich. Normalerweise wird die Einstellung von Schwellenwerten durch die Verwendung eines lonimplantierungsverfahrens, bei dem Störionen in die Kanalregion eingeführt werden, und die Variation von deren Konzentration durchgeführt; daher sind zumindest vier Ionenimplantationen für die Schwellenwertjustierung erforderlich.
Ferner wird bei einem CMOS-Inverter die Inversionsspannung dieses Inverters als eine Funktion der Schwellenwerte von sowohl dem NMOS-Transistor als auch dem PMOS-Transistor bestimmt, so daß es auch erforderlich ist, den Schwellenwert des PMOS-Transistors zu justieren. Das heißt sozusagen, es ist erforderlich, 8 Schwellenwerte mit Hilfe von zumindest 8 Ionenimplantationen genau zu steuern. Falls der Schwellenwert von irgend einem dieser Transistoren von dem Entwurfswert abweicht, ist die Schaltung nicht in der Lage, normal zu funktionieren, so daß die Ausbeute des Herstellungsprozesses extrem gering ist. Zusätzlich zur Tatsache, daß der Herstellungsprozeß extrem lang ist, ist es also erforderlich, einen extrem hohen Steuergrad bereitzustellen, so daß bei der praktischen Anwendung von mehrwertigen logischen Schaltungen nur ein geringer Fortschritt gemacht wurde.
Ferner ist eine Mehrwert-zu-binär-Umwandlung zwischen binären und mehrwertigen Werten erforderlich, um Daten zwischen einer mehrwertigen logischen Schaltung und einer binären logischen Digitallogikschaltung auszutauschen, die damit verbunden ist. Insbesondere ist ein A/D-Wandler für die Umwandlung von mehrwertigen Signalen zu binären Signalen erforderlich; dies macht jedoch eine Anzahl von Elementen erforderlich, was extreme Schwierigkeiten in dem Fall mit sich bringt, wo eine hohe Integration zu erzielen ist. Fig. 38 stellt zum Beispiel ein Beispiel einer parallelen Hochgeschwindigkeits-A/D-Wandlerschaltung dar; diese Schaltung wandelt ein Analogsignal V&sub3; zu einem binären Signal mit den 3 Bit A&sub2;, A&sub1; und A&sub0;. Eine Erläuterung des detaillierten Betriebs dieser Schaltung wird hier ausgelassen; jedoch weist die Schaltung 7 Vergleicher, 7 Widerstände und eine kombinierte logische Schaltung auf und macht nicht nur eine extrem große Anzahl von Elementen erforderlich, sondern besitzt auch eine sehr große Anzahl von Verbindungen. Es ist extrem schwierig, eine Großintegration von diesem Schaltungstyp zu erzielen.
Wie vorstehend erläutert, ist eine große Anzahl von Elementen erforderlich, um lediglich einfache logische Funktionen mit logischen Schaltungen zu realisieren, die eine konventionelle Technologie verwenden, und der Grad der Integration nimmt nicht zu. Da es keine effektive Verarbeitung für den einfachen Aufbau und das Layout einer komplizierten logischen Schaltung gibt, ist ferner viel Zeit für den Entwurf einer großskalierten logischen Schaltung erforderlich. CAD, das einen Computer verwendet, verwendet ein Blockbildeverfahren, so daß die komplizierte Verbindung die Zunahme beim Integrationsgrad und der Betriebsgeschwindigkeit beschränkt. Hinsichtlich einer mehrwertigen logischen LSI, die die Aufmerksamkeit an sich gezogen hat, als ein Verfahren, das bei der Reduktion der Anzahl von Verbindungen in dem Maß extrem wirksam ist, daß eine Technologie oder Schaltungstechnologie mit konventionellen Elementen verwendet wird, ist die Schaltungsanordnung kompliziert und der Herstellungsprozeß ist extrem belastet, so daß beim gegenwärtigen Stand der Dinge praktische Anwendungen extreme Schwierigkeiten bereiten.
Zusätzlich dazu ist der derzeitige Stand der Dinge so, daß die Ankunft von logischen LSI mit einer vollständig neuen Architektur, die sich von der konventionellen logischen Schaltungsstruktur unterscheidet, in hohem Maße gewünscht ist. Der Grund dafür besteht darin, daß die Hardware momentaner LSI nicht geändert werden kann, wenn sie einmal hergestellt ist, und eine Vielzahl von Berechnungen mit Hilfe von Änderungen in Daten oder Programmen ausgeführt werden, die an die Schaltung angelegt werden. Am Rand des Zeitalters der Ultra-LSI ist ein Durchbruch, der in der Lage ist, diese verschiedenen Probleme zu lösen, in hohem Maße gewünscht.
Die vorliegende Erfindung wurde getätigt, um die vorstehend beschriebenen Probleme zu lösen; sie stellt eine Halbleitereinrichtung bereit, die eine Schaltung realisiert, die Funktionen identisch zu jenen der konventionellen Schaltungen mit Hilfe einer extrem geringen Anzahl von Elementen realisiert und die einen einfacheren Aufbau und ein einfaches Layout komplizierter logischer Funktionen ermöglicht.
Die Halbleitereinrichtung der vorliegenden Erfindung weist auf einen ersten Neuronen-MOS-Transistor (101) mit einem ersten Halbleiterbereich mit einem Leitfähigkeitstyp, der auf einem Substrat (201) angeordnet ist, einem ersten Sourcebereich (101b, 102) und einem ersten Drainbereich (101a, 203) entgegengesetzen Leitfähigkeitstyps zu dem ersten Halbleiterbereich, der in dem ersten Halbleiterbereich vorgesehen ist, einer ersten Floatinggate- Elektrode (102, 206), die ein Schwebepotential hat, das in dem Bereich bereitgestellt ist, der den ersten Sourcebereich und den ersten Drainbereich durch eine erste isolierende Schicht (204) isoliert, und einer Vielzahl von Steuergate-Elektroden (208a, 208b, 208c, 208d), die mit der ersten Floatinggate-Elektrode über eine zweite isolierende Schicht (207) kapazitiv gekoppelt sind, und einer Einrichtung zum Eingeben eines ersten Signals in den ersten Neuronen-MOS-Transistor, die mit einer ersten Steuergate- Elektrode der Vielzahl von Steuergate-Elektroden verbunden ist; dadurch gekennzeichnet, daß die Einrichtung ferner einen ersten Inverter (106) aufweist, der zumindest eine Stufe aufweist und einen Eingang und einen Ausgang hat, wobei der Eingang mit der Einrichtung zum Eingeben eines ersten Signals verbunden ist und der Ausgang mit einer zweiten Steuergate- Elektrode der Vielzahl von Steuergate-Elektroden verbunden ist.
Die Halbleitereinrichtung gemäß der vorliegenden Erfindung ermöglicht die Realisierung eines logischen LSI mittels einer Anzahl von Elementen, die im Vergleich zu der Anzahl, die bei der konventionellen Technologie erforderlich ist, extrem gering ist, macht die ultragroß skalierte Integration möglich und macht ferner möglich, eine hohe Schaltungsgeschwindigkeit mit Hilfe der Reduzierung der Anzahl von Verbindungen zu erzielen. Ferner kann der Entwurf einer Schaltung, die komplexe logische Funktionen realisiert, extrem leicht durchgeführt werden, so daß es möglich ist, die Menge der Zeit zu verkürzen, die für den Entwurf erforderlich ist, und die Anpassung hinsichtlich eines automatischen Entwurfs wird leicht durchgeführt. Ferner ist es möglich, einen logischen Schaltungsaufbau mit einem vollständig neuen Konzept zu erzielen, entsprechend dem die Funktionen der Schaltung einfach durch Ändern der Steuersignale, die an die Schaltung angelegt werden, frei geändert werden können, ohne die Hardwarestruktur zu ändern, und durch dies ist eine neue Architekturentwicklung logischer LSI möglich geworden. Ferner kann die Umwandlung von Signalen zwischen einer mehrwertigen Logikschaltung und einer binären Logikschaltung frei erfolgen.

Kurze Beschreibung der Zeichnungen

[Fig. 1]
Fig. 1(a) ist ein Blockdiagramm einer Schaltung, die das erste Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 1(b) ist ein Diagramm der Beziehung zwischen dem Ausgangswert (Y) eines Inverters 105 und dem Floatinggate-Potential F1.
Fig. 1(c) ist ein Blockdiagramm des Inverters 106.
Fig. 1(d) ist ein Blockdiagramm der Schaltung des Inverters 106.
Fig. 1(e) ist ein Diagramm, das die Eingangs- und Ausgangs- Charakteristika in einem D/A-Wandler 107 darstellt.
[Fig. 2]
Fig. 2(a) ist ein Diagramm, das ein Beispiel des Aufbaus eines N-Kanal-ν- MOS-Transistors mit vier Eingängen im Querschnitt darstellt.
Fig. 2(b) ist ein Diagramm, das den Betrieb eines ν-MOS-Transistors in einer vereinfachten Form für Analysezwecke darstellt.
[Fig. 3]
Fig. 3(a) ist ein Diagramm, das die Beziehung zwischen V&sub1; und F in dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 3(b) ist ein Diagramm, das die Beziehung zwischen V&sub1; und F in dem ersten Ausführungsbeispiel der Erfindung darstellt.
Fig. 3(c) ist ein Diagramm, bei dem die Achse der Ordinate und die Achse der Abszisse in Fig. 1(e) ausgetauscht wurden.
[Fig. 4]
Fig. 4(a) ist ein Schaltungsdiagramm, das das zweite Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 4(b) ist ein FPD-Diagramm des ν-MOS-Transistors 401.
[Fig. 5]
Fig. 5(a) ist ein Schaltungsdiagramm, das das dritte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 5(b) ist ein Blockdiagramm eines Inverters, bei dem eine Steuergate- Elektrode 505b in zwei aufgeteilt wurde.
[Fig. 6]
Fig. 6(a) ist ein Schaltungsdiagramm, das das vierte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 6(b) ist ein Blockdiagramm eines Inverters, bei dem eine Steuergate- Elektrode in zwei aufgeteilt wurde.
[Fig. 7]
Fig. 7 ist ein Blockstrukturdiagramm eines Neuronen-MOS-Gates mit einem CMOS-Aufbau mit vier Eingängen im Querschnitt.
[Fig. 8]
Fig. 8(a) ist ein Schaltungsdiagramm, das das fünfte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 8(b) ist ein Diagramm, das die Ströme IN und IP, die in dem N-ν-MOS- Transistor und dem P-ν-MOS-Transistor als eine Funktion von F-Z fließen, darstellt.
Fig. 8(c) ist eine Aufbauzeichnung der Layoutstruktur der Fig. 8(a).
Fig. 8(d) ist eine Zeichnung, die erläuternde Anmerkungen für die Materialien in Fig. 8(c) darstellt.
[Fig. 9]
Fig. 9(a) ist ein Schaltungsdiagramm, das das sechste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 9(b) ist ein Diagramm, das zum Bestimmen des Potentials VF der Eingangsleitung 902 vereinfacht ist.
[Fig. 10]
Fig. 10(a) ist ein Schaltungsdiagramm, das das siebte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 10(b) ist ein Blockdiagramm eines ν-MOS-Gates.
Fig. 10(c) ist ein Diagramm, das die Beziehung zwischen dem Potential F eines Floatinggate 1009 und des Potentials V&sub1; der Steuergate- Elektrode 1010 bei einem Beispiel eines FPD darstellt.
Fig. 10(d) ist ein Schaltungsdiagramm, das den Fall darstellt, bei dem alle Steuerungen mit Hilfe binärer Signale durchgeführt werden.
Fig. 10(e) ist ein Schaltungsdiagramm, das einen anderen Fall darstellt, bei dem alle Steuerungen mit Hilfe von binären Signalen geleitet werden.
Fig. 10(f) ist ein Schaltungsdiagramm, das einen Fall darstellt, bei dem die Ausgänge der Flip-Flops direkt verbunden sind, Daten mit Hilfe von Steuersignalen eingeschlossen sind und dadurch die Steuerung durchgeführt wird.
Fig. 10(g) ist ein Diagramm, das die Funktion in dem Fall ausdrückt, in dem ein spannungsvariabler Inversions-Inverter in Fig. 10(a) verwendet wird.
[Fig. 11]
Figuren
11(a) - 11(p) sind FPD-Diagramme, die den in Tabelle 2 dargestellten Funktionen entsprechen.
[Fig. 12]
Fig. 12(a) ist ein Schaltungsdiagramm, das das achte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 12(b) ist ein Schaltungsdiagramm, das einen Inverter der vorliegenden Erfindung mit einer variablen Schwelle darstellt.
[Fig. 13]
Fig. 13(a) ist ein Schaltungsdiagramm, das das neunte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 13(b) ist ein Schaltungsdiagramm, das einen Inverter mit variabler Schwelle der vorliegenden Erfindung zeigt.
Fig. 13(c) ist ein FPD-Diagramm des Inverters 1301.
[Fig. 14]
Fig. 14 ist eine Zeichnung der Layoutstruktur der Schaltungsanordnung von Fig. 13(a).
[Fig. 15]
Fig. 15(a) ist ein Schaltungsdiagramm, das das elfte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 15(b) ist ein Schaltungsdiagramm, das einen Inverter mit variabler Schwelle des vorliegenden Ausführungsbeispiels zeigt.
[Fig. 16]
Fig. 16(a) ist ein Schaltungsdiagramm des zwölften Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 16(b) ist ein Schaltungsdiagramm, das einen Inverter mit variabler Schwelle des vorliegenden Ausführungsbeispiels darstellt.
Fig. 16(c) ist ein FPD eines Inverters 1601.
[Fig. 17]
Fig. 17(a) ist ein Schaltungsdiagramm, das das dreizehnte Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 17(b) ist ein Schaltungsdiagramm eines Inverters mit variabler Schwelle des vorliegenden Ausführungsbeispiels.
[Fig. 18]
Fig. 18(a) ist ein Schaltungsdiagramm, das das vierzehnte Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 18(b) ist ein FPD des Inverters 1802.
[Fig. 19]
Fig. 19(a) ist ein Schaltungsdiagramm, das das fünfzehnte Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 19(b) ist ein Schaltungsdiagramm eines Inverters mit variabler Schwelle des vorliegenden Ausführungsbeispiels.
Fig. 19(c) ist ein FPD eines Inverters 1901.
[Fig. 20]
Fig. 20(a) ist ein Schaltungsdiagramm, das das sechzehnte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 20(b) und 20(c) sind FPDs von Invertern 2001 und 2002.
[Fig. 21]
Fig. 21(a) ist ein Schaltungsdiagramm, das das siebzehnte Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 21(b) und 21(c) sind FPDs von Invertern 2101 und 2102.
[Fig. 22]
Fig. 22(a) ist ein Schaltungsdiagramm, das das achtzehnte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 22(b) bis 22(e) sind FPDs von Invertern 2202.
[Fig. 23]
Fig. 23(a) ist ein Schaltungsdiagramm, das das neunzehnte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 23(b) ist ein Diagramm, das die Beziehung zwischen V&sub3; und A&sub0; zeigt.
Fig. 23(c) ist ein Diagramm, das die Beziehung zwischen V&sub3; und A&sub1; darstellt.
Fig. 23(d) ist ein Diagramm, das die Beziehung zwischen V&sub3; und A&sub2; zeigt.
Fig. 23(e) ist ein FPD eines ν-MOS-Gates 2301 in dem Schaltungsentwurfsbeispiel der Fig. 23.
Fig. 23(f) ist ein FPD eines ν-MOS-Gates 2302 in dem Schaltungsentwurfsbeispiel der Fig. 23.
[Fig. 24]
Fig. 24(a) ist ein Schaltungsdiagramm, das das zwanzigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 24(b) ist ein FPD eines ν-MOS-Gates 2401 bei dem Schaltungsentwurfsbeispiel der Fig. 24.
Fig. 24(c) ist ein FPD eines ν-MOS-Gates 2402 bei dem Schaltungsentwurfsbeispiel der Fig. 24.
[Fig. 25]
Fig. 25(a) ist ein Blockdiagramm, das das einundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 25(b) ist ein Schaltungsdiagramm der D/A-Konversionsschaltung 2501 in Fig. 25(a).
Fig. 25(c) ist ein Diagramm, das die Beziehung zwischen T und (X&sub1;, X&sub0;) zeigt.
Fig. 25(d) ist ein Diagramm, das die Charakteristika von VDD darstellt, wenn T gleich 3 gesetzt ist.
Fig. 25(e) ist ein Schaltungsdiagramm einer Schaltung, die die Charakteristika der Fig. 25(d) enthält.
[Fig. 26]
Fig. 26(a) ist ein Diagramm, das das zweiundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 26(b) ist ein Diagramm, das die Eingangs- und Ausgangs- Charakteristika von T&sub1; und T&sub2; darstellt.
Fig. 26(c) ist ein Blockdiagramm zum Realisieren von T&sub1;.
Fig. 26(d) ist ein Diagramm, das die Eingangs- und Ausgangs- Charakteristika von L&sub1;, und L&sub2; zeigt.
Fig. 26(e) ist ein Schaltungsdiagramm einer Schaltung, die T&sub2; ausgibt.
Fig. 26(f) ist ein Diagramm, das die Eingangs- und Ausgangs- Charakteristika von L&sub3; und L&sub4; zeigt.
[Fig. 27]
Fig. 27(a) ist ein Blockdiagramm, das das dreiundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 27(b) ist ein Schaltungsdiagramm, das ein Beispiel einer Schaltungsanordnung zeigt, die eine Mehrwertig/Analog- Umwandlungsschaltung 2301 realisiert.
[Fig. 28]
Fig. 28(a) ist ein Schaltungsdiagramm, das das vierundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 28(b) ist ein Diagramm, das die Charakteristika der mehrwertigen Mehrfach-Schwellenwertfunktion des vierundzwanzigsten Ausführungsbeispiel zeigt.
Fig. 28(c) ist ein FDP-Diagramm einer Schaltung, die y&sub1; als eine Funktion von X ausgibt.
Fig. 28(d) ist ein FDP-Diagramm einer Schaltung, die y&sub0; als eine Funktion von X ausgibt.
[Fig. 29]
Fig. 29(a) ist ein Schaltungsdiagramm, das ein fünfundzwanzigstes Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 29(b) ist ein Diagramm, das die Beziehung zwischen Va und Y zeigt.
[Fig. 30]
Fig. 30(a) ist ein Schaltungsdiagramm, das das sechsundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 30(b) ist ein Diagramm, das die Beziehung zwischen V&sub3; und Y darstellt.
[Fig. 31]
Fig. 31 ist eine Querschnittszeichnung, die den Aufbau eines ν-MOS- Transistors darstellt.
[Fig. 32]
Fig. 32(a) ist ein Schaltungsdiagramm, das das siebenundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 32(b) ist ein Schaltungsdiagramm, das das achtundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 32(c) ist ein Schaltungsdiagramm, das das neunundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt.
[Fig. 33]
Fig. 33(a) ist ein Schaltungsdiagramm, das das dreißigste Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Fig. 33(b) ist ein Schaltungsdiagramm, das das einunddreißigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
[Fig. 34]
Fig. 34(a) ist ein Schaltungsdiagramm, das das zweiunddreißigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 34(b) ist ein Schaltungsdiagramm, das das dreiunddreißigste Ausführungsbeispiel der vorliegenden Erfindung zeigt.
[Fig. 35]
Fig. 35(a) ist ein Diagramm einer logischen Schaltung, die mit Blick auf drei binäre Eingänge A, B und C die nachfolgende Gleichung löst:
Y&sub1; = (A + B + C) · ( + + )
Fig. 35(b) ist ein Diagramm einer logischen Schaltung, die mit Blick auf drei binäre Eingänge A, B und C die nachfolgende Gleichung löst:
Y&sub2; = A · B · C + · ·
Fig. 35(c) ist ein Blockdiagramm einer Inverterschaltung in CMOS- Technologie.
Fig. 35(d) ist ein Blockdiagramm einer NOR-Schaltung mit drei Eingängen in CMOS-Technologie.
Fig. 35(e) ist ein Blockdiagramm einer NAND-Schaltung mit drei Eingängen in CMOS-Technologie.
[Fig. 36]
Fig. 36 ist ein Diagramm einer Schaltung, die Y&sub2; berechnet und die einen Aufbau aufweist, der sich von dem der Fig. 35(b) unterscheidet.
[Fig. 37]
Fig. 37(a) ist ein Diagramm, das ein Beispiel der Charakteristika eines binären logischen Elements mit mehreren Schwellen zeigt.
Fig. 37(b) stellt ein Beispiel einer Schaltung dar, die die Charakteristika der Fig. 37(a) realisiert.
[Fig. 38]
Fig. 38 ist ein Schaltungsdiagramm eines parallelen Hochgeschwindigkeits-A/D-Wandlers.

Beschreibung der Bezugszeichen

101 N-Kanal-Neuronen-MOS-Transistor
101a Drain
101b Source
102 Floatinggate bzw. schwebendes Gate
103a, 103b, 103c Steuergate-Elektroden
104 Lastwiderstand (R&sub1;)
105, 106 Inverter
106a NMOS-Transistor
107 D/A-Wandler
108 N-Kanal-ν-MOS-Transistor
109 Widerstand (R&sub2;)
111a, 111b, 111c, 111d Steuergate-Elektroden
112 Ausgangsterminal bzw. Ausgangsdatenanschluß

Beste Art und Weise zum Ausführen der Erfindung

(Erstes Ausführungsbeispiel)

Fig. 1(a) ist ein Blockdiagramm einer Schaltung, die das erste Ausführungsbeispiel der vorliegenden Erfindung darstellt; diese Schaltung berechnet das Y&sub1; von Fig. 35(a) hinsichtlich der drei binären Signaleingangsbit X&sub1;, X&sub2; und X&sub3;. Mit anderen Worten, dies wird durch die folgende Formel ausgedrückt:
Y = (X&sub1; + X&sub2; + X&sub3;) · ( &sub1; + &sub2; + &sub3;)
Die Beziehung zwischen den Eingangssignalen und dem Ausgang ist in Tabelle 1 dargestellt.
In dem Diagramm zeigt Bezugszeichen 101 einen N-Kanal-Neuronen-MOS- Transistor, Bezugszeichen 102 zeigt ein Floatinggate und Bezugszeichen 103a, 103b und 103c zeigen drei Steuergate-Elektroden. Neuronen-MOS- Transistoren haben eine Funktion ähnlich der von Neuronen, die die Nervenzellen sind, die das Gehirn ausbilden; solche Transistoren sind Transistoren vom MOS-Typ mit einem vollständig neuen Konzept, die erfunden wurden, um einen neuralen Computer umzusetzen (Erfinder: Tadashi Shibata, Tadahiro Ohmi, Japanische Patentanmeldung, KOKAI (Offenlegungsschrift), Nr. 3-6679(1991)). Nachfolgend werden solche Transistoren als "ν-MOS-Transistoren" bezeichnet.
Solche ν-MOS-Transistoren haben extrem leistungsstarke Funktionen und es ist ein wichtiger charakteristischer Punkt der vorliegenden Erfindung, daß diese ν-MOS-Transistoren als Basiselemente verwendet werden. Die Struktur und Funktion der ν-MOS-Transistoren wird später auf Grundlage von Fig. 2 erläutert. Der Drain 101a des ν-MOS-Transistors 101 ist mit einem Lastwiderstand (R,) 104 verbunden, und dieses bildet einen einstufigen Inverter 105 aus. Der Schwellenwert VTH1* des ν-MOS-Transistors 101 ist, vom Floatinggate aus gesehen, auf 0,45 VDD gesetzt. Hier ist die Bedeutung "VTH1*" identisch zu der eines gewöhnlichen MOS-Transistors; wenn das Potential des Floatinggate 102 mit Blick auf das Potential der Source f 01b größer als der Schwellenwert VTH1* wird, wird ein Kanal ausgebildet und ein Strom kann zwischen Source 101b und dem Drain 101a fließen. Falls der Widerstand R&sub1; im Vergleich mit dem Kanalwiderstand des ν-MOS-Transistors auf einen ausreichend hohen Pegel gesetzt wird, dann ist die Beziehung zwischen dem Ausgang (Y) des Inverters 105 und dem Potential F1 des Floatinggate etwa wie in Fig. 1(b) dargestellt.
Das Bezugszeichen 106 zeigt eine Inverterschaltung; die Inversionsspannung VTH davon ist auf VDD/8 gesetzt. Solch eine Schaltung kann strukturiert sein, wie dies zum Beispiel in Fig. 1(c) dargestellt ist; der Schwellenwert des NMOS-Transistors 106(a) ist auf (1/8) VDD gesetzt und falls der Widerstandswert R&sub0; im Vergleich mit dem EIN-Widerstand des NMOS- Transistors 106a auf einen ausreichend hohen Pegel gesetzt ist, sind die Eingangs- und Ausgangs-Charakteristika davon wie in Fig. 1(d) gezeigt. Der Ausgang dieses Inverters ist mit dem Steuergate 103b des ν-MOS-Transistors 101 verbunden.
Bezugszeichen 107 zeigt einen D/A-Wandler, der die Drei-Bit-Eingangssignale X&sub1;, X&sub2;, X&sub3; in ein analoges Signal wandelt; er weist eine Source- Nachfolgenschaltung auf, bei der ein N-Kanal-ν-MOS-Transistor 108 mit einem Widerstand R&sub2; (109) verbunden ist. Bezugszeichen 110 zeigt das Floatinggate des n- bwz. ν-MOS-Transistors 108; der Schwellenwert VTH2, wie er vom Floatinggate aus gesehen wird, ist auf einen Wert von -(1/16)VDD gesetzt. Bezugszeichen 111a, 111b, 111c und 111d zeigen Steuergate-Elektroden; die Signale X&sub1;, X&sub2; und X&sub3; werden in 111a, 111b bzw. 111c eingegeben und 111d ist geerdet. Falls das Potential des Ausgangsanschlusses 112 des D/A- Wandlers 107 durch Z dargestellt wird, dann ist der Aufbau so, daß
Z = (VDD/8) (X&sub1; + 2X&sub2; + 4X&sub3;) + (VDD/16) ... (1)
gilt.
Hier sind X&sub1;, X&sub2; und X&sub3; binäre. Variablen; "0" entspricht 0V, während "1" VDD entspricht. Die Beziehung zwischen den Werten X&sub1;, X&sub2;, X&sub3; und Z ist in Fig. 1(e) dargestellt. Vor der Erörterung des Entwurfsverfahren des ν-MOS- Transistors, welches dem Transistor ermöglicht, die Charakteristika zu erzielen, die in Formel (1) dargestellt sind, wird eine kurze Erläuterung mit Blick auf den Betrieb des n- bzw. ν-MOS-Transistors selber gegeben.
Um den Betrieb der Schaltungsanordnung der Fig. 1(a) zu erläutern, werden die Struktur und das Betriebsprinzip des ν-MOS-Transistors zuerst erläutert. Fig. 2(a) stellt ein Beispiel des Querschnittaufbaus eines N-Kanal-ν-MOS- Transistors mit vier Eingängen dar; Bezugszeichen 201 zeigt zum Beispiel ein P-Siliziumsubstrat, Bezugszeichen 202 und 203 zeigen eine Source und einen Drain, die mittels N&spplus;-Diffusionsschichten ausgebildet werden, Bezugszeichen 204 zeigt eine Gate-Isolationsschicht (zum Beispiel eine SiO&sub2; Schicht), die auf einer Kanalregion 205 zwischen der Source und dem Drain bereitgestellt ist, Bezugszeichen 206 zeigt eine Floatinggate-Elektrode, die elektrisch isoliert und in einem potentialmäßigen Schwebezustand ist, Bezugszeichen 207 zeigt eine Isolierungsschicht, die zum Beispiel SiO&sub2; oder dergleichen aufweist, und Bezugszeichen 208a, 208b, 208c und 208d zeigen Steuergate-Elektroden. Fig. 2(b) ist ein Diagramm, das für die Analysezwecke des Betriebs eines ν- MOS-Transistors vereinfacht ist. Falls der kapazitive Kopplungskoeffizient zwischen jeder Steuergate-Elektrode und dem Floatinggate durch C&sub1;, C&sub2;, C&sub3; und C&sub4; repräsentiert wird, wie dies in der Figur dargestellt ist, und der kapazitive Kopplungskoeffizient zwischen dem Floatinggate und dem Siliziumssubstrat durch C&sub0; dargestellt wird, dann wird das Potential F des Floatinggates durch die folgende Formel gegeben:
F = (1/CTOT) (C&sub1;V&sub1; + C&sub2;V&sub2; + C&sub3;V&sub3; + C&sub4;V&sub4;) ... (2)
mit hier CTOT C&sub0; + C&sub1; + C&sub2; + C&sub3; + C&sub4;
V&sub1;, V&sub2;, V&sub3; und V&sub4; stellen die Spannungen dar, die an Spannungsgates 208a, 208b, 208c bzw. 208d angelegt werden, und das Potential des Siliziumssubstrats ist 0V; das heißt sozusagen, es ist geerdet.
Nun wird das Potential der Source 202 auf 0 V gesetzt. Das heißt sozusagen, die Potentiale aller der Elektroden werden auf Werte gesetzt, die unter Verwendung der Quelle bzw. Source als ein Standard gemessen werden. Durch das Fortschreiten in dieser Art und Weise wird der in Fig. 2 dargestellte ν-MOS-Transistor dann identisch zu einem gewöhnlichen N-Kanal- MOS-Transistor, falls das Floatinggate 206 als eine gewöhnliche Gateelektrode zu betrachten ist; wenn das Gatepotential F den Schwellenwert (VTH*) überschreitet, wird ein Auswahlkanal (N-Kanal) im Bereich 205 zwischen Source 202 und Drain 203 ausgebildet und eine elektrische Verbindung wird zwischen der Source und dem Drain eingerichtet. Das heißt sozusagen, aus Formel (2), der ν-MOS-Transistor befindet sich in einem leitenden Zustand (einem EIN-Zustand), wenn die in der folgenden Formel gezeigten Bedingungen erfüllt werden:
(1/CTOT) (C&sub1;V&sub1; + C&sub2;V&sub2; + C&sub3;V&sub3; + C&sub4;V&sub4;) > VTH* ... (3)
Das vorstehende war eine Erläuterung eines N-Kanal-ν-MOS-Transistors; jedoch existieren Einrichtungen, in denen Source 202, Drain 203 und Substrat 201 von einem entgegengesetzten Leitfähigkeitstyp zu jenem der Fig. 2(a) sind. Das heißt sozusagen, ein solcher Transistor ist ein ν-MOS-Transistor, bei dem das Substrat von dem N-Typ ist, während die Source und der Drain aus P&spplus;-Diffusionsschichten ausgebildet werden, und ein solcher Transistor wird als ein P-Kanal-ν-MOS-Transistor bezeichnet.
Unter Verwendung der vorstehenden Beziehungen wird der Betrieb des D/A- Konverters 107 der Fig. 1 erläutert. Das Potential Z des Ausgangsanschlusses bzw. Ausgangsterminals 112 der Schaltung ist derart, daß
Z = F - VTH&sub2;* ... (4)
gilt. Falls die kapazitiven Kopplungskoeffizienten zwischen Elektroden 111a, 111b, 111c und 111d und dem Floatinggate durch C&sub1;, C&sub2;, C&sub3; und C&sub4; dargestellt werden, dann haben unter Verwendung der Formel (2) die nachfolgenden Variabeln die Werte, die in den nachfolgenden Formeln festgelegt werden;
Z = (1/CTOT) (C&sub1;V&sub1; + C&sub2;V&sub2; + C&sub3;V&sub3; + C&sub4;V&sub4;) - VTH2*,
V&sub1; = X&sub1; VDD,
V&sub2; = X&sub2; VDD,
V&sub3; = X&sub3; VDD,
V&sub4; = 0
VTH&sub2;* = -(VDD/16),
so daß Z den nachfolgenden Wert hat:
Z = VDD{(C&sub1;/CTOT) X&sub1; + (C&sub2;/CTOT)X&sub2; + (C&sub3;/CTOT)X&sub3;} + (VDD/16) ... (5)
Falls die verschiedenen kapazitiven Kopplungskoeffizienten des ν-MOS- Transistors 108 gesetzt werden wie folgt:
C&sub1; = (1/8)CTOT
C&sub2; = (1/4)CTOT
C&sub3; = (1/2)CTOT
dann ergibt sich die folgende Formel:
Z = (VDD/8)(X&sub1; + 2X&sub2; + 4X&sub3;) + (VDD/16), ... (6)
so daß die Ergebnisse der Formel (1) und die in Fig. 1(e) dargestellten Charakteristika erzielbar sind.
Falls der kapazitive Kopplungskoeffizient C&sub0; zwischen dem Floatinggate 110 und dem Substrat so gewählt wird, daß er einen Wert von zum Beispiel C&sub0; = (1/10)CTOT hat, dann kann hier aus der Formel C&sub0; + C&sub1; + C&sub2; + C&sub3; + C&sub4; = CTOT erkannt werden, daß C&sub4; = (1/40)CTOT ist.
Das vorstehende war eine Erläuterung, die sich auf die Charakteristika und den Entwurf einer D/A-Wandlerschaltung bezieht.
Als nächstes wird der Betrieb der ν-MOS-Inverterschaltung 105 erläutert. Der ν-MOS-Transistor 101 ist ein 3-Eingangs-N-Kanal-ν-MOS-Transistor. Falls die kapazitiven Kopplungskoeffizienten zwischen den drei Steuergate-Elektroden 103a, 103b, 103c und dem Floatinggate 102 durch C&sub1;, C&sub2; bzw. C&sub3; dargestellt werden, die Spannungen, die an die entsprechenden Gates angelegt werden, durch V&sub1;, V&sub2;, V&sub3; dargestellt werden und der kapazitive Kopplungskoeffizient zwischen dem Floatinggate 102 und dem Substrat durch C&sub0; dargestellt wird, dann hat das Potential F des Floatinggates 102 den in der nachfolgenden Formel dargestellten Wert:
F = (1/CTOT)(C&sub1;V&sub1; + C&sub2;V&sub2; + C&sub3;V&sub3;) ... (7)
Hier gilt CTOT = C&sub1; + C&sub1; + C&sub2; + C&sub3;. Der Wert von C&sub1;, C&sub2;, C&sub3; des ν-MOS- Transistors wird zum Beispiel gesetzt, wie dies nachfolgend angegeben ist.
C&sub1; = (1/2)(CTOT - C&sub0;) ... (8)
C&sub2; = (7/16)(CTOT - C&sub0;) ... (9)
C&sub3; = (1/16)(CTOT - C&sub0;) ... (10)
Ferner wird der Schwellenwert des ν-MOS-Transistors, wie er vom Floatinggate aus gesehen wird, so entworfen, daß er zum Beispiel den nachfolgend dargestellten Wert annimmt:
VTH1* = (1/2)VDD((CTOT - C&sub0;)/CTOT) ... (11)
CTOT und C&sub0; nehmen Werte an, die durch die Form der Elemente und der Oxidschicht bestimmt werden; VTH1* wird entsprechend diesen Werten bestimmt. Die Justierung von VTH1* kann mittels zum Beispiel eines Ionenimplantationsverfahren bewerkstelligt werden. Hier haben zum Beispiel die nachfolgenden Variablen dann die unten dargestellten Werte, falls C&sub0; = (1 /10)CTOT gilt:
C&sub1; = 0,9 CTOT · (1/2) = 0,45 CTOT
C&sub2; = 0,9 CTOT · (7/16) = 0,394 CTOT ... (12)
C&sub3; = 0,9 CTOT · (1/16) = 0,056 CTOT
VTH1* = 0,9 VDD · (1/2) = 0,45 VDD
Falls die Formeln (8), (9) und (10) in Formel (7) substitutiert werden, dann ergibt sich die nachfolgende Formel:
F = γ((1/2) V&sub1; + (7/16) V&sub2; + (1/16) V&sub3;) ... (13)
γ ((CTOT - C&sub0;)/CTOT)
Hier wird die Variation in F, wenn V&sub2; = V&sub3; = 0 gilt und V&sub1; innerhalb eines Bereichs von 0 bis VDD variiert, durch eine gerade Linie 301 in Fig. 3(a) dargestellt. In der gleichen Figur zeigt die gerade Linie 302 die Beziehung zwischen F und V&sub1;, wenn V&sub2; = 0 und V&sub3; = VDD gilt; dies entspricht einer Aufwärtsverschiebung der geraden Linie 301 um einen Wert (1/16)γ VDD.
Ferner zeigt das Bezugszeichen 303 die Beziehung, wenn V&sub2; = V&sub3; = VDD gilt, und dies stellt eine weitere Verschiebung (7/16) γ VDD dar. Die gerade Linie 304 ist eine horizontale Linie, die den Pegel ausdrückt, bei dem F = (1/2) γ VDD ist; dies drückt einen Schwellenwert von 0,45 VDD aus, wie er vom Floatinggate aus gesehen wird. Aus dem Schaltungsdiagramm der Fig. 1(a) kann gesehen werden, daß V&sub3; = VDD (festgelegt) gilt; jedoch wird die Ausgangsspannung des Inverters 106 in V&sub2; eingegeben. Das heißt sozusagen, V&sub2; variiert, wie dies in Fig. 1(d) dargestellt ist, hinsichtlich V&sub1;, so daß dann, wenn die Bedingungen so sind, daß 0 ≤ V&sub1; ≤ (1/8)VDD ist, dann V&sub2; = VDD ist, während V&sub2; = 0 gilt, wenn die Bedingungen so sind, daß V&sub1; > (1/8)VDD ist. Das heißt sozusagen, bei der in Fig. 1(a) dargestellten Schaltung, ist die Beziehung zwischen F und V&sub1; so, wie dies durch die durchgezogenen Linie 305 in Fig. 3(b) dargestellt wird.
Die horizontale Linie 304 stellt eine Situation dar, in der F = (1/2)γ VDD gilt: Sie drückt den Pegel des Schwellenwerts (VTH1* = 0,45 V) des ν-MOS- Transistors 101 aus, wie er vom Floatinggate aus gesehen wird. Das heißt sozusagen, in dem Fall, in dem die durchgezogene Linie 305 sich über der horizontalen Linie 304 befindet, dann gilt F > VTH1*, der ν-MOS-Transistor 101 wird in einen EIN-Zustand gesetzt und die Ausgangsspannung Y hat einen Wert von 0. Im Gegensatz dazu wird der ν-MOS-Transistor 101 in einen AUS- Zustand gesetzt und Y = VDD (siehe Fig. 1(b)), wenn die durchgezogene Linie 305 sich unter der horizontalen Linie 304 befindet.
Fig. 3(c) ist eine Kurve, die die Beziehung V&sub1; (= Z) und X&sub1;, X&sub2; und X&sub3; darstellt: Hier sind Ordinate und die Abszisse von Fig. 1(e) ausgetauscht. Falls die Fig. 3(b) und (c) zusammen erneut betrachtet werden, kann die Beziehung zwischen X&sub1;, X&sub2; und X&sub3; sowie Y schnell erfaßt werden. Wenn zum Beispiel (X&sub3;, X&sub2;, X&sub1;) = (0, 1, 1) ist, dann gilt V&sub1; = (7/16)VDD, F < VTH1* und Y = 1. Nur in jenen Fällen ist Y = 0, in denen F > VTH1* ist, wenn (X&sub3;, X&sub2;, X&sub1;) = (0, 0, 0) oder (1, 1, 1) ist; daher kann erkannt werden, daß die in Fig. 1(a) dargestellte Schaltung eine Schaltung ist, die die Funktion Y&sub1; genau berechnet, die hinsichtlich der drei Eingangswerte X&sub1;, X&sub2; und X&sub3; definiert wird als:
(X&sub1; + X&sub2; + X&sub3;) · ( + + )
Die Schaltung weist zwei ν-MOS-Transistoren, einen gewöhnlichen MOS- Transistor und drei Widerstände auf: Sie weist daher eine Gesamtzahl von 6 Elementen auf. Unter Berücksichtigung der Tatsache, daß eine Schaltung, die mit der konventionellen Technologie (Fig. 35(a)) aufgebaut wird, eine Gesamtzahl von 22 MOS-Transistoren erforderlich macht, ist es ersichtlich, daß die Anzahl von Elementen auf weniger als ein Drittel von dem reduziert wurde, was konventionell erforderlich war. Das heißt sozusagen, es ist ersichtlich, daß mit Hilfe der vorliegenden Erfindung ein hoher Funktionsgrad mit nur einer geringen Anzahl von Elementen realisierbar ist.
Im vorstehenden wurden während der Erläuterung des ersten Ausführungsbeispiels der vorliegenden Erfindung die Fig. 3(a) und (b) verwendet, die die Beziehung zwischen V&sub1; und F zeigen; diese Diagramme sind dabei extrem praktisch für die Analyse des ν-MOS-Betriebs und des Entwurfs einer ν-MOS-Schaltungsanordnung. Solche Diagramme werden als Schwebepotential- bzw. Floating-Potentialdiagramme (FPD) bezeichnet, und nachfolgend werden andere Ausführungsbeispiele der vorliegenden Erfindung unter Verwendung solcher FPDs erläutert.

(Zweites Ausführungsbeispiel)

Ein Schaltungsdiagramm, das das zweite Ausführungsbeispiel der vorliegenden Erfindung darstellt, ist in Fig. 4(a) gezeigt. Diese Schaltung berechnet das Y&sub2; von Fig. 35(b) hinsichtlich der drei Eingangswerte X&sub1;, X&sub2;, X&sub3;. Das heißt sozusagen, diese Schaltung gibt einen Wert Y&sub2; aus, der durch die nachfolgende Formel ausgedrückt wird:
Y = (X&sub1; · X&sub2; · X&sub3;) + ( · · )
Die einzelnen Differenzpunkte zwischen dieser Schaltung und der Y&sub1;- Schaltung der Fig. 1(a) liegen darin, daß die Eingabe in die Steuergate- Elektrode 402 des ν-MOS-Transistors 401 nicht VDD ist, sondern eher 0 V, und darin, daß die Inversionsspannung VTH der Inverterschaltung 403 auf (7/8) VDD gesetzt ist. Das heißt sozusagen, die Werte der kapazitiven Kopplungskoeffizienten zwischen jeder Elektrode und der Schwellenwert, wie er von dem Floatinggate gesehen wird, sind in den ν-MOS-Transistoren 401 und 404 alle auf Werte gesetzt, die identisch zu jenen in dem Fall der Schaltung sind, die in Fig. 1(a) dargestellt sind.
Fig. 4(b) zeigt ein FPD (Floatingpotential-Diagramm) des ν-MOS-Transistors 401. Nur wenn (X&sub1;, X&sub2;, X&sub3;) = (0, 0, 0) oder (1, 1, 1) ist, ist das F < VTH1* und Y = 1, so daß diese Schaltung genau die nachfolgende Formel berechnet:
Y = (X&sub1; · X&sub2; · X&sub3;) + ( · · )
Das heißt sozusagen, mittels des zweiten Ausführungsbeispiels der vorliegenden Erfindung kann die Schaltung von Y&sub2; aus Fig. 35(b) mit nur 6 Elementen realisiert werden, wie dies bei der Schaltung der Fig. 1(a) der Fall war. Im Vergleich mit der Schaltung, die mit Hilfe der konventionellen Technologie aufgebaut ist, die eine Gesamtzahl von 22 Elementen erforderlich macht, wie dies zum Beispiel in Fig. 35(b) dargestellt ist, besitzt die Schaltung des vorliegenden Ausführungsbeispiels identische Funktionen, während sie eine extrem geringe Anzahl von Elementen verwendet.
Ferner zeigt Fig. 36 ein anderes Beispiel einer Schaltung, die einen Wert Y&sub2; hinsichtlich von drei Eingängen A, B und C erhält, der mit Hilfe konventioneller Technologie aufgebaut ist und 20 MOS-Transistoren verwendet: Solch eine Schaltung ist extrem kompliziert. Insbesondere im Vergleich mit dem ersten und dem zweiten Ausführungsbeispiel der vorliegenden Erfindung ist die Verbindungsschaltung extrem kompliziert. Das heißt sozusagen, wenn Versuche unternommen werden, logische Funktionen mit der konventionellen Technologie zu realisieren, war es nicht einfach der Fall, daß die Anzahl von Elementen sich erhöht hat, sondern eher die Anzahl von Verbindungen, die ein Element mit einem anderen Element verbinden, auch Zunahmen, und dies verursachte verschiedene Probleme, wie beispielsweise eine Beschränkung hinsichtlich der Betriebsgeschwindigkeit der Schaltung als eine Folge der Verzögerung bei der Signalfortschreitung in den Verbindungen sowie das Auftreten von Fehlern als eine Folge des Übersprechphänomens. Jedoch ist gemäß der vorliegenden Erfindung nicht bloß der Fall, daß die erforderliche Anzahl von Elementen reduziert wird, sondern auch, daß die Verbindungen extrem einfach werden, so daß solche Probleme leicht gelöst werden können.
Ein weiterer wichtiger Punkt der vorliegenden Erfindung liegt in der Tatsache, daß es möglich ist, vollständig verschiedene Schaltungsfunktionen mit Hilfe nahezu identischer Schaltungsstrukturen zu realisieren. Das heißt sozusagen, die einzelnen unterschiedlichen Punkte zwischen dem ersten und dem zweiten Ausführungsbeispiel der vorliegenden Erfindung liegen in der Inversionsspannung der Inverter (106, 403) und der Spannung, die an die Steuergate-Elektroden (103c, 402) angelegt werden. Demzufolge ist es möglich, verschiedene Funktionen mit der gleichen Schaltung zu realisieren, falls diese variabel gemacht werden. Ein Beispiel dafür wird durch das dritte Ausführungsbeispiel der vorliegenden Erfindung gegeben, das in Fig. 5 dargestellt ist.

(Drittes Ausführungsbeispiel)

In Fig. 5(a) ist der ν-MOS-Inverter 501 identisch zum Inverter 105 der Fig. 1(a): Jedoch ist die Spannung, die an das Steuergate 502 angelegt wird, nicht fest, sondern eher ein Eingangssignal ml. Bezugszeichen 510 ist ein D/A-Konverter, der identisch zum D/A-Wandler 107 ist, so daß er in dem Diagramm als eine Einheit dargestellt ist.
In dieser Schaltung besteht der Hauptunterschied zwischen den Schaltungen der Fig. 1(a) oder Fig. 4(a) in der Verwendung eines ν-MOS-Inverters 503, der einen N-Kanal-ν-MOS-Transistor mit zwei Eingängen und einen Widerstand R&sub0; anstelle des konventionellen NMOS-Inverters aufweist (siehe Bezugszeichen 106, 403 und Fig. 1(c)). Falls die Kapazitäten zwischen den Steuergates 505a und 505b und dem Floatinggate durch C&sub1; und C&sub2; dargestellt werden und der Schwellenwert vom ν-MOS-Transistor 504 (gleich der Inversionsspannung des Inverters 503) aus Sicht des Floatinggates durch VTH* dargestellt wird, dann wird der ν-MOS-Transistor in einen EIN-Zustand gesetzt, wenn die nachfolgenden Bedingungen erfüllt werden:
F = (C&sub1;/CTOT) V&sub1; + (C&sub2;/CTOT) V&sub2; > VTH*
Aus dieser Formel ist ersichtlich, daß die Bedingungen hinsichtlich V&sub1;, unter denen der ν-MOS-Transistor sich im EIN-Zustand befindet, so sind, daß gilt:
V&sub1; > (CTOT/C&sub1;) VTH* - (C&sub2;/C&sub1;) V&sub2;.
Demzufolge ist der Schwellenwert VTH (gleich der Inversionsspannung V&sub1; des Inverters 503) des ν-MOS-Transistors 504, wie er von der Steuergate- Elektrode 505a gesehen wird:
VTH > (CTOT/C&sub1;)VTH* - (C&sub2;/C&sub1;) V&sub2; ... (14)
Falls hier zum Beispiel die Bedingungen so sind, daß C&sub1; = C&sub2; gilt und VTH* gesetzt wird, wie in Formel (11), das heißt sozusagen:
VTH* = (1/2) VDD ((CTOT - C&sub0;)/CTOT) ... (15)
gilt, dann folgt aus Formel (14)
V&sub1; = VDD - V&sub2;
und die Inversionsspannung des Inverters 503 kann mit Hilfe des Werts von V&sub2; gemäß Formel (16) leicht variiert werden. Falls m² = (7/8) VDD gilt, dann gilt demzufolge V&sub1; = (1/8) VDD. Falls ml auf einen Wert gleich VDD gesetzt wird, dann ist die in Fig. 5(a) dargestellte Schaltung vollständig identisch zur Schaltung der Fig. 1(a) und ist die Schaltung, die in Fig. 35(a) dargestellt ist, die Y&sub1; ausgibt. Falls ferner m² gleich (1/8) VDD gesetzt wird und ml gleich 0 gesetzt wird, dann ist diese Schaltung identisch zu der in Fig. 4(a) dargestellten Schaltung und entspricht der in Fig. 35(b) dargestellten Schaltung, die Y&sub2; ausgibt.
Das heißt sozusagen, entsprechend dem dritten Ausführungsbeispiel der vorliegenden Erfindung ist es unter Verwendung einer identischen Hardwarestruktur möglich, die Funktionen der Schaltung durch einfaches Ändern der Werte von Steuersignalen ml und m² vollständig zu ändern. In der konventionellen Technologie, zum Beispiel in Fig. 35(a) und (b), war es unmöglich, die Funktionen zu ändern, falls die Hardwarestruktur nicht selber geändert wurde. Demzufolge ist dies eine epochenausmachende Charakteristik der vorliegenden Erfindung. Schaltungen wie die in Fig. 5(a) dargestellte, deren Hardwarefunktionen mit Hilfe der Signalspannung geändert werden können, werden als "Soff-Hardware-Logik" bezeichnet.
Soft-Hardware-Logik wird im siebten Ausführungsbeispiel der vorliegenden Erfindung allgemeiner erläutert. Hier wird, um eine einfache relationale Formel, wie Formel (16) für V&sub1; zu erhalten, C&sub1; = C&sub2; gesetzt und VTH* wurde so gesetzt, daß die Bedingungen der Formel (15) erfüllt werden; jedoch ist dieses nur eine Möglichkeit. V&sub1; wird durch Formel (14) gegeben, so daß es auch möglich ist, daß ein verschiedener Wert für V&sub2; ( = m&sub2;) verwendet wird, wenn C&sub1; ≠ C&sub2; gilt.
In Fig. 5(a) wurde die zweite Steuergate-Elektrode 505b des ν-MOS- Transistors 504 zu einem einzelnen Steuergate gemacht: Jedoch kann dieses zum Beispiel in zwei geteilt werden, um einen Inverter aufzubauen, so wie den, der in Fig. 5(b) dargestellt ist, und kann anstelle des Inverters 503 verwendet werden.
In einem solchen Fall wird, falls die Kopplungskoeffizienten der Steuergate- Elektroden 507 und 508 und des Floatinggates 506 durch zum Beispiel C&sub2;' bzw. C&sub2;" dargestellt werden, C&sub2;' ein Wert von (7/16)(CTOT - C&sub0;) gegeben, und C&sub2;" wird ein Wert von (1/16)(CTOT - C&sub0;) gegeben, und dann wenn n&sub1; = m&sub1; = VDD und n&sub2; = 0 gilt, ist die Schaltung von Fig. 5(a) gleich der Schaltung von Fig. 35(a), die Y&sub1; ausgibt, während, wenn n&sub1; = m&sub1; = 0 und n&sub2; = VDD gilt, die Schaltung äquivalent zu der Schaltung der Fig. 35(b) ist, die Y&sub2; ausgibt.
Bei dem ersten, zweiten und dritten Ausführungsbeispiel wurde das Beispiel einer Schaltung verwendet, in der ein N-Kanal-ν-MOS-Transistor und ein Widerstand kombiniert wurden. Dies war lediglich zur Erläuterung des grundsätzlichen Prinzips der vorliegenden Erfindung in einer einfach verständlichen Art und Weise. Für die Anwendung ist zum Beispiel möglich, einen N-Kanal-Depressions-Betriebsarttransistor oder Anreicherungs- bzw. Isolierschicht-Transistor anstelle des Widerstands zu verwenden. Ferner ist es auch möglich, daß alle Transistoren, die die ν-MOS-Transistoren einschließen, durch P-Kanal-Transistoren substitutiert werden.
Jedoch bestand bei den vorstehend beschriebenen Beispielen in dem Fall, in dem sich dort ein Transistor in einem EIN-Zustand befindet, ein Gleichstrom VDD zur Erde, so daß die Leistungsableitung unerwünscht groß wurde. Das heißt sozusagen, solch eine Schaltungsstruktur ist hinsichtlich des Erzielens einer Großintegration in den Fällen nachteilhaft, wo die obere Grenze der Leistungsableitung beschränkt ist.
Es ist möglich, Neuronen-MOS-Gates mit einer CMOS-Struktur beim Realisieren bei einer hohen Funktionalität mit einer kleinen Anzahl von Transistoren zu verwenden, und zwar unabhängig von der Leistungsableitung.

(Viertes Ausführungsbeispiel)

Fig. 6(a) zeigt ein Schaltungsdiagramm, das das vierte Ausführungsbeispiel der vorliegenden Erfindung darstellt; bei diesem Beispiel ist eine Schaltung, die Funktionen besitzt, die identisch zu jenen des dritten Ausführungsbeispiels sind, das in Fig. 5(a) dargestellt ist, unter Verwendung von Neuronen-MOS- Gates 601 und 602 aufgebaut, die eine CMOS-Struktur haben. Bezugszeichen 603 und 604 zeigen N-Kanal-ν-MOS-Transistoren, während Bezugszeichen 605 und 606 P-Kanal-ν-MOS-Transistoren zeigen; in beiden Invertern 601 und 602 sind die Floatinggates des N-Kanal-ν-MOS-Transistors und des P-Kanal-ν- MOS-Transistors elektrisch verbunden.
Ferner sind Quellen bzw. Sourcen 609 und 610 des N-Kanal-ν-MOS- Transistors geerdet, Sourcen 611 und 612 des P-Kanal-ν-MOS-Transistors mit VDD verbunden und ferner die Drains des N-ν-MOS-Transistors und des P-ν- MOS-Transistors unter Ausbildung von Ausgangsterminals 613 bzw. 614 der CMOS-Neuronen-MOS-Gates verbunden.
Fig. 7 stellt ein Beispiel des Querschnittsaufbaus eines Neuronen-MOS- Gates mit einem CMOS-Aufbau mit vier Eingängen dar. Bezugszeichen 701 zeigt ein P-Siliziumsubstrat, Bezugszeichen 702 zeigt eine N-Wanne, Bezugszeichen 703a und 703b zeigen eine N&spplus;-Source bzw. -Drain, Bezugszeichen 704a und 704b zeigen eine P&spplus;-Source bzw. -Drain, Bezugszeichen 705 zeigt ein Floatinggate, während Bezugszeichen 706a - d entsprechende Eingangsgate-Elektroden zeigen. Bezugszeichen 707 und 708 zeigen isolierende Schichten, die zum Beispiel SiO&sub2; aufweisen, während Bezugszeichen 709 eine Feldoxidschicht zeigt.
In Fig. 6(a) werden die kapazitiven Kopplungskoeffizienten zwischen den verschiedenen Steuergate-Elektroden des ν-MOS-Transistors und des Floatinggates auf Werte identisch zu jenen im Falle der in Fig. 5(a) dargestellten Schaltung gesetzt. Der kapazitive Kopplungskoeffizient C&sub0; zwischen dem Floatinggate und dem Substrat ist gleich der Summe der kapazitiven Kopplungskoeffizienten C&sub0;N zwischen dem Floatinggate und dem P-Substrat und dem Kopplungskoeffizient C&sub0;P zwischen dem Floatinggate und dem N-Substrat. Das heißt sozusagen,
C&sub0; = C&sub0;N + C&sub0;P ... (17)
Falls die Inversionsspannung (die Schwellenspannung bei der 1 und 0 invertiert werden) des Inverters 601 aus Sicht des Floatinggates 607 durch VI* repräsentiert wird, dann wird der Wert von diesem VI* durch die folgende Formel gegeben:
Hierbei stellen VTn* und VTp* die Schwellenwerte des N-Kanal-ν-MOS- Transistors 603 bzw. des P-Kanal-ν-MOS-Transistors 605 dar, wenn dies aus Sicht des Floattinggates 607 betrachtet wird, während βR ein Verhältnis ist, daß durch die nachfolgende Formel gegeben wird:
βR (βN-Kanal / βP-Kanal) = ((W/L)N ue / (W/L)P uh) ... (19)
Hier stellen W und L Kanalbreite bzw. Kanallänge dar, während me bzw. ue und uh die Mobilität der Elektronen bzw. Löcher darstellen.
Falls zum Beispiel βR so gesetzt wird, daß es gleich 1 ist, dann vereinfacht sich die Formel (18) zur folgenden:
VI* = (VDD/2) + ((VTn* + VTp*)/2) ... (20)
Falls die Inversionsspannung VI* des Inverters 601 zum Beispiel durch Formel (11) gegeben wird, wie in dem Fall des Inverters 501, dann folgt die nachfolgende Formel:
VTn* + VTp* = -(C&sub0;/CTOT) VDD ... (21)
Falls in dieser Formel C&sub0; gleich 0,1 CTOT gesetzt wird und VDD gleich 5 V gesetzt wird, dann folgt das Nachfolgende:
VTn* = VTp* - 0,5
Entsprechend folgt in dem Fall, in dem zum Beispiel VTn* gleich 0,5 V gesetzt wird VTp* = - 1,0 V.
Falls beim Inverter 602 βR = 1 gilt und der Schwellenwert des ν-MOS- Transistors gesetzt wird, wie dies in Formel (21) gezeigt ist, dann wird die Inversionsspannung des Inverters 602 aus Sicht der Steuergate-Elektrode 616 auch zu VI = VDD - m&sub2;, und die in Fig. 6(a) dargestellte Schaltung wird zu einer Schaltung, die Funktionen identisch zu jenen der in Fig. 5(a) dargestellten Schaltung besitzt. Der Inverter 602 kann zum Beispiel durch einen Inverter wie dem in Fig. 6(b) dargestellten ausgetauscht werden. Diese Figur zeigt einen Fall, wo die Steuergate-Elektrode, in die m&sub2; eingegeben wird, des Inverters 602 in zwei aufgeteilt wird; die kapazitiven Kopplungskoeffizienten C&sub1;, C&sub2;' und C&sub2;" können auf Werte identisch zu jenen in dem Fall der in Fig. 5(b) dargestellten Schaltung gesetzt werden. Der Betrieb der Schaltung unter Verwendung dieses Typs von Inverter ist identisch zu dem des dritten Ausführungsbeispiels.
Der Vorteil der Charakteristik des vierten Ausführungsbeispiels liegt in der Möglichkeit, die Leistungs- bzw. Wärmeableitung in dem extremen Maß zu reduzieren. Das heißt sozusagen, in jedem Inverter befindet sich nur einer von dem N-Kanal-ν-MOS-Transistor und dem P-Kanal-ν-MOS-Transistor in einem leitfähigen Zustand, so daß niemals bewirkt wird, daß ein Gleichstrom fließt. Selbst bei einem CMOS-Aufbau ist die Gesamtzahl von Elementen 6; diese Zahl unterscheidet sich nicht von der der ersten bis dritten Ausführungsbeispiele.
Beim vierten Ausführungsbeispiel der vorliegenden Erfindung wurde die gleiche Schaltung wie die, die in den ersten bis dritten Ausführungsbeispielen verwendet wurde, als D/A-Wandler 615 verwendet.
Diese Schaltung weist zum Beispiel einen N-Kanal-ν-MOS-Transistor 108 und einen Widerstand 109 wie im Fall des D/A-Wandlers 107 in Fig. 1 auf, und in dieser Schaltung wird ein Gleichstrom zu fließen bewirkt, der durch:
I = (Z/R&sub2;) ... (22)
dargestellt werden kann. (Bezugszeichen Z zeigt die Ausgangsspannung des D/A-Wandlers). Um diesen Strom zu reduzieren und die Leistungsableitung abzuschneiden, kann R&sub2; ausreichend groß gemacht werden. Jedoch ist die zeitliche Antwort bzw. Reaktion des D/A-Wandlers mit einem großen R&sub2; langsam und als eine Folge dessen kann der Hochgeschwindigkeitsbetrieb behindert werden. Ein D/A-Wandler, der eine aktive Last verwendet, wurde vorgeschlagen, dieses Problem zu lösen, und ein fünftes Ausführungsbeispiel der vorliegenden Erfindung, das einen solchen D/A-Wandler verwendet, wird nachfolgend erläutert.

(Fünftes Ausführungsbeispiel)

Fig. 8(a) ist ein Schaltungsdiagramm, das das fünfte Ausführungsbeispiel der vorliegenden Erfindung darstellt. Der charakteristische Punkt des vorliegenden Ausführungsbeispiels liegt in der Verwendung eines D/A- Wandlers 801 mit einer geringen Leistungsableitung, welchen sich von dem ersten bis vierten Ausführungsbeispiel unterscheidet. Da der D/A-Wandler in der Regel bewirkt, daß kein Gleichstrom fließt, ist es möglich, die Leistungsableitung im extremen Maße zu beschränken und Hochgeschwindigkeitsoperationen sind auch möglich.
In der Figur zeigen Bezugszeichen 802 und 803 einen P-Kanal-ν-MOS- Transistor bzw. einen N-Kanal-ν-MOS-Transistor; die Sourcen dieser beiden Transistoren werden verbunden und bilden ein Ausgangsterminal 804. Dieser Ausgang bzw. dessen Wert wird in die Schaltung 805 eingegeben, die ν- MOS-Transistoren aufweist. Diese Schaltung 805 zeigt eine Schaltung wie jene, die in Fig. 1(a), Fig. 4(a), Fig. 5(a) oder Fig. 6(a) verwendet wird; irgendeine Schaltung kann insofern verwendet werden, als es eine Schaltung entsprechend der vorliegenden Erfindung ist, die einen ähnlichen Aufbau besitzt.
Bezugszeichen 806 zeigt ein Floatinggate; das Floatinggate des N-ν-MOS- Transistors und das Floatinggate P-ν-MOS-Transistors sind elektrisch verbunden. Bezugszeichen 807a, 807b, 807c und 807d zeigen vier Steuergate-Elektroden; diese entsprechen Bezugszeichen 111a, 111b, 111c und 111d in der in Fig. 1(a) dargestellten Schaltung. Hier ist die Schaltung mit 4 Eingängen lediglich für die Zwecke der erleichterten Erläuterung dargestellt; die Anzahl von Eingängen kann kleiner oder größer sein. Bezugszeichen V&sub1;, V&sub2;, V&sub3; und V&sub4; zeigen Eingangsspannungen in die Steuergates, während ein Bezugszeichen Z die Ausgangsspannung der Schaltung zeigt. Die kapazitiven Kopplungskoeffizienten zwischen Elektroden sind so, wie in dem Diagramm dargestellt.
Als erstes wird die Beziehung zwischen dem Potential F des Floatinggates und der Ausgangsspannung Z bestimmt. Bei diesem Aufbau werden die ν- MOS-Transistoren 802 und 803 beide im gesättigten Bereich betrieben, und da der Strom, der zu beiden Transistoren fließt, gleich wird, stellt sich die folgende Formel ein:
(1/2) βN { F - Z) - VTn*}² = (1/2) βP {( F - Z) - VTp*}² ... (23)
Hier gilt,
βN = (W/L) C0x ue ... (24)
βP = (W/L) C0x uh ... (25)
Bezugszeichen W und L zeigen die Kanalbreite bwz. Kanallänge des Transistors, Bezugszeichen C0x zeigt die Gate-Oxidschicht-Kapazität pro Einheit des Flächenbereichs und ue und uh zeigen die Mobilitäten von Elektron und Loch in der Inversionsschicht. Ferner zeigen Bezugszeichen VTn* und VTp* die Schwellenwerte des N-ν-MOS-Transistors 803 bzw. des P-ν-MOS- Transistors 802 aus Sicht des Floatinggates 806. Falls der Zustand so ist, daß βR (βN/βP) gilt, dann werden die Beziehungen erhalten, die in den folgenden Formeln dargestellt sind:
Falls nun zum Zwecke der Vereinfachung βR = 1 gesetzt wird, dann vereinfacht sich diese Formel zu
Z = F - ((VTn* + VTp*)/2) ... (27)
Die Situation, in der βR gleich 1 gesetzt wird, entspricht bloß einem Beispiel eines solchen Entwurfs; es sollte ersichtlich sein, daß es auch möglich ist, andere Werte einzusetzen.
Da das Potential F des Floatinggates durch Formel (2) gegeben wird, ergeben sich dann aus Formel (26) die folgenden Ergebnisse:
Falls V&sub1;, V&sub2; und V&sub3; in Ausdrücken der binären Signale X&sub1;, X&sub2; und X&sub3; eingegeben werden, dann werden die Werte so, daß V&sub1; = X&sub1; VDD, V&sub2; = X&sub2; VDD und V&sub3; = X&sub3; VDD gilt und Formel (28) kann umgewandelt werden zu:
Um den Ausgangswert Z in Ausdrücken der Formel (1) oder wie dies in Fig. 1(e) dargestellt ist, zu definieren, müssen dann die nachfolgenden Äquivalenzen eingerichtet werden:
(C&sub1;/CTOT) = (1/8),
(C&sub2;/CTOT) = (1/4),
(C&sub3;/CTOT) = (1/2),
und dann muß die folgende Formel erhalten werden:
Formel (30) kann mit Hilfe einer geeigneten Auswahl der Werte von C&sub4; und V&sub4; oder geeigneten Auswahl der Werte von βR, VTn* und VTp* erfüllt werden. Falls V&sub4; gleich zu 0 gesetzt wird und βR gleich 1 gesetzt wird, was das einfachste Beispiel ergibt, dann muß die folgende Formel erfüllt werden:
VTn* + VTp* = -(1/8)VDD ... (31)
Insoweit, als die vorstehend beschriebenen Beziehungen erfüllt werden, ist es möglich, VTn* bis zu einem gewissen Maße frei auszuwählen; jedoch ist es erforderlich, Aufmerksamkeit auf den folgenden Punkt zu lenken.
Fig. 8(b) ist ein Diagramm, das die Ströme I" und IP zeigt, die in dem N-ν- MOS-Transistor und dem P-ν-MOS-Transistor als eine Funktion von F-Z fließen; der Punkt, bei dem beide Ströme gleich sind, das heißt sozusagen, der Schnittpunkt von beiden Charakteristika bestimmt den Gleichstrom I&sub0;, der in der Schaltung fließt, wie auch den Ausgangsstrom. Damit die Charakteristika von In und Ip einen Schnittpunkt besitzen, ist es erforderlich, die nachfolgende Bedingung zu erfüllen:
VTn* ≤ VTp* ... (32)
Zu diesem Zeitpunkt fließt in der Schaltung ein Gleichstrom, der durch die nachfolgende Formel ausgedrückt wird:
Falls VTn* = VTp* gesetzt wird, dann gleicht I&sub0; dementsprechend 0 und die geringste Leistungsableitung wird erzielt. Falls βR zur Vereinfachung gleich 1 gesetzt wird, dann folgt aus Formel (31) die nachfolgende Formel:
VTn* = VTp* = - (1/16) VDD,
und es ist ersichtlich, daß der N-ν-MOS-Transistor vom Depressionstyp sein muß. Falls jedoch in Formel (30) V&sub4; = VDD gesetzt wird und (C&sub4;/CTOT) > (1/ 16) ist, dann ergibt sich das folgende:
und der N-ν-MOS-Transistor wird ein Anreicherungstransistor. Natürlich ist jedes Verfahren möglich.
Es ist auch möglich, die Bedingungen so zu setzen VTn* < VTp* gilt. Falls dies getan wird, wird der Fluß eines Gleichstromes entsprechend Formel (33) bewirkt; falls jedoch der Wert von VTn* - VTp* ausreichend klein gemacht wird, dann kann ein ausreichend kleiner Stromwert erzielt werden. In diesem Fall wird die Stromsteuerfähigkeit von jedem Transistor 802 und 803 erhöht und es ist möglich, die Geschwindigkeit der Schaltungsfunktionen zu erhöhen.
Andererseits ist es, obwohl dies Formel (32) entgegensteht, auch möglich, die Bedingungen so zu setzen, daß VTn* > VTp* gilt. In diesem Fall kann das Ausgangspotential einen ungewissen Wert in einem Bereich von VTp* ≤ Z ≤ VTn* haben; jedoch wird dies insofern keine Probleme verursachen, als der Wert von VTn* - VTp* innerhalb der erforderlichen Genauigkeit gesetzt wird. In diesem Fall fließt kein Gleichstrom und es ist möglich, eine Schaltung zu realisieren, die eine extrem geringe Leistungsableitung hat.
Die in Fig. 8(a) dargestellte D/A-Wandlerschaltung behält die Ausgangsspannung in einem Zustand, wo einer von dem N-ν-MOS-Transistor und dem P-ν-MOS-Transistor sich im wesentlichen in AUS-Zustand befindet, so daß eine solche Schaltung die Leistungsableitung im Vergleich zu einer konventionellen Source-Folgerschaltung (Bezugszeichen 107 in Fig. 1(a)), die eine Widerstandslast verwendet, auffallend reduziert.
Darüber hinaus wird die Schaltung mit einer hohen Geschwindigkeit betrieben. Wenn der Ausgangspegel erhöht wird, tritt der obere N-ν-MOS- Transistor 803 in einen EIN-Zustand und ein Strom wird veranlaßt zu fließen; jedoch befindet sich zu diesem Zeitpunkt der untere P-ν-MOS-Transistor 802 in einem AUS-Zustand, so daß der gesamte Strom nur zum Laden der Ausgangsleitung 804 verwendet wird und die Zeitdauer verkürzt wird, in der die Spannung erhöht wird. In der durch Bezugszeichen 107 gezeigten Schaltung fließt der Strom zum Widerstand R&sub2;, so daß der Ladungsstrom sich in dem Maß verringert und die erforderliche Zeit so verlängert wird. Ferner befindet sich in dem Fall, in dem der Ausgangspegel abfällt, der untere P-ν- MOS-Transistor in einem EIN-Zustand und die Ladung der Ausgangsleitung 804 wird entladen, so daß es möglich ist, den Pegel schnell abzusenken. In der konventionellen Schaltung, die durch Bezugszeichen 107 dargestellt wird, wird die Entladung über einen Widerstand R&sub2; bewerkstelligt, so daß zum Verringern der Leistungsableitung R&sub2; vergrößert wird, und dadurch die Zeit, die zum Entladen erforderlich ist, verlängert wird, und insbesondere im Fall der Reduzierung des Pegels die Antwortgeschwindigkeit bzw. Reaktionsgeschwindigkeit gering wird.
Entsprechend dem fünften Ausführungsbeispiel der vorliegenden Erfindung ist, es möglich, eine D/A-Wandlerschaltung zu realisieren, die mit einer hohen Geschwindigkeit betrieben wird und eine geringe Leistungsableitung aufweist. Die durch Bezugszeichen 801 dargestellte Schaltung hat eine Form, in der ein NMOS-Transistor und ein PMOS-Transistor in dem CMOS-Inverter ausgetauscht werden, so daß ein solcher Aufbau als ein reziproker CMOS- Übertragungsverstärker bezeichnet wird.
Als nächstes wird eine Layoutstruktur der Fig. 8(a), die das fünfte Ausführungsbeispiel der vorliegenden Erfindung darstellt, in Fig. 8(c) gezeigt. Hinsichtlich der ν-MOS-Transistorschaltung mit Bezugszeichen 805 wurde die Schaltungsanordnung verwendet, die in Fig. 6 dargestellt ist; jedoch wurde beim Inverter 602 die in Fig. 6(b) dargestellte Schaltungsanordnung verwendet, bei der die zweite Steuergate-Elektrode in zwei aufgeteilt wurde. Die Bezugszeichen, die die verschiedenen Teile im Diagramm anzeigen, sind identisch zu jenen der Fig. 6 und 8. Ferner ist ein erläuterndes Diagramm, das anzeigt, welche Materialien für die verschiedenen Strukturen der Teile verwendet werden, in Fig. 8(d) dargestellt. Ferner wurde hinsichtlich VDD und VSS die A1-Verbindung weggelassen, um die Struktur leicht verständlich zu machen. Während des Strukturaufbaus wurde das folgende angenommen.
Es wird angenommen, daß ue = 2 uh gilt und die Bedingungen in den N-ν- MOS-Transistoren so gesetzt werden, daß L = 0,8 um und W = 3 um gilt, während die Bedingungen in den P-ν-MOS-Transistoren so gesetzt werden, daß L = 0,8 um und W = 6 um gilt. Hier ist βR = 1. Die Dicke der Gate- Oxidschicht ist auf 150 Å gesetzt und die Isolationsschicht auf dem Floatinggate ist eine dreilagige Schicht, die zum Beispiel SiO&sub2;/Si&sub3;N&sub4;/SiO&sub2; aufweist, was der Oxidschicht von t0x (Dicke) = 150 Å entspricht. Die Bedingungen werden so gesetzt, daß C&sub0; C&sub0;n + C&sub0;p = (1/10)CTOT gilt. Unter diesen Bedingungen sind die Ergebnisse des Strukturentwurfs in Fig. 8(c) dargestellt.
Beim vorstehenden Beispiel wurde der Fall beschrieben, bei dem binäre digitale Signale in V&sub1;, V&sub2; und V&sub3; eingegeben wurden und mit einem Faktor 1, 4 bzw. 8 gewichtet wurden, um ein Signal zu Z auszugeben; jedoch kann diese Wichtung verändert werden, wo dies erforderlich ist. Ferner brauchen die Eingangssignale in V&sub1;, V&sub2; und V&sub3; nicht notwendigerweise binäre Digitalsignale sein; zum Beispiel ist es auch möglich, mehrwertige logische Signale mit drei oder vier Werten oder dergleichen zu verwenden. Falls zum Beispiel die 3-wertigen Signale von drei Eingängen durch X&sub1;, X&sub2; und X&sub3; bezeichnet werden, dann ist es möglich, eine analoge Umwandlung der 3- wertigen Signale durch Wichtung mit einem Faktor von 1, 3 bzw. 9 durchzuführen. Ferner ist es ersichtlich, daß es auch möglich ist, ein kontinuierliches analoges Signal einzugeben.

(Sechstes Ausführungsbeispiel)

Fig. 9(a) ist ein Schaltungsdiagramm, das das sechste Ausführungsbeispiel der vorliegenden Erfindung darstellt. In dieser Schaltung wurde der D/A- Wandler der Fig. 6(a) durch die Schaltung ausgetauscht, die durch das Bezugszeichen 901 gezeigt ist, und mit Ausnahme der Bezugsnummer 901 sind alle Teile identisch zu jenen des vierten Ausführungsbeispiels, das in Fig. 6(a) dargestellt ist, und weisen Nummern auf, die identisch zu jenen der Fig. 6(a) sind.
Beim vorliegenden Ausführungsbeispiel ist die Eingangsleitung 902 in Inverter 601 und 602 in einem Schwebepotentialzustand bereitgestellt und die Eingangssignale V&sub1;, V&sub2; und V&sub3; werden mit Hilfe kapazitiver Kopplung eingegeben. In Fig. 9(b) ist ein vereinfachtes Diagramm zur Bestimmung des Potentials dargestellt, bei der das Potential der Eingangsleitung 902 durch VF bezeichnet ist. In dem Diagramm stellen Bezugszeichen F1 und F2 die Potentiale von Floatinggates 607 und 608 dar, während Bezugszeichen Ca und Cb die kapazitiven Kopplungskoeffizienten zwischen den Steuergate- Elektroden 903, 904 und einem entsprechenden Floatinggate darstellen. Die folgende Formel ist aus dem Diagramm ersichtlich:
VF = (1/CTOT) (C&sub1;V&sub1; + C&sub2;V&sub2; + C&sub3;V&sub3; + Ca F1 + Cb F2)
Aus dieser Formel ist ersichtlich, daß das Potential VF als Folge nicht nur von V&sub1;, V&sub2; und V&sub3;, sondern auch als eine Folge der Werte von F1 und F2 variiert. Demzufolge üben Variationen im Potential anderer Elektroden eine Wirkung auf F1 und F2 aus, so daß dies aus der Sicht der Genauigkeit her nicht wünschenswert ist. Um dies zu verhindern, ist es wünschenswert C&sub1;, C&sub2; und C&sub3; auf im Vergleich Ca und Cb ausreichend große Werte zu setzen. Das heißt sozusagen, die Bedingungen sollten so sein, daß C&sub1;, C&sub2;, C&sub3; > > Ca und Cb gilt. Durch das Fortschreiten in dieser Weise treten die Eingangssignale direkt in die Eingangsleitung ein, und zwar eher als über eine Quellenfolgerschaltung, so daß dies für eine Erhöhung der Schaltungs- Betriebsgeschwindigkeit extrem vorteilhaft ist.

(Siebtes Ausführungsbeispiel)

Als nächstes wird das siebte Ausführungsbeispiel der vorliegenden Erfindung in Fig. 10(a) dargestellt. Die in Fig. 10(a) dargestellte Schaltung führt logische Berechnungen hinsichtlich zwei binärer Eingangssignale durch und gibt das Ergebnis der Berechnung zu Y aus: Jedoch ist diese Schaltung mit Hilfe der Signale, die durch die drei Anschlüsse Va, Vb und Vc addiert werden, in der Lage, frei gewählte logische Berechnungen durchzuführen. Falls zum Beispiel die Bedingungen so gesetzt werden, daß Va = Vb = (1/4) VDD und Vc = VDD gilt, dann gilt
Y = (X&sub1; X&sub2;),
das heißt sozusagen, daß XOR wird ausgegeben, und wenn die Bedingungen so gesetzt sind, daß Va = Vc = VDD und Vb = 0 gilt, dann folgt Y = X&sub1; · X&sub2;; das heißt sozusagen, die Schaltung ist eine UND-Schaltung. Das heißt sozusagen, die Schaltung des vorliegenden Ausführungsbeispiels ist in der Lage, alle Typen logischer Berechnungen hinsichtlich 2-Bit-Eingangssignalen unter Verwendung der gleichen Hardware durchzuführen. Funktionen können durch bloßes Ändern der Werte der Steuersignale Va, Vb und Vc geändert werden. Das heißt sozusagen, diese Schaltung ist eine Soft-Hardware- Logikschaltung mit einer extrem hohen Funktionalität.
Tabelle 2 stellt ein Diagramm aller existierenden Funktionen hinsichtlich der zwei binären Eingänge X&sub1; und X&sub2; dar; es gibt 16 Funktionen f&sub0; bis f&sub1;&sub5;. Funktion f&sub1; ist als eine UND-Funktion (AND) bezeichnet, Funktion f&sub1;&sub4; ist als eine NICHT- UND-Funktion (NAND) bezeichnet, Funktion f&sub7; ist als eine ODER-Funktion (OR) bezeichnet, Funktion f&sub8; ist als eine NICHT-ODER-Funktion (NOR) bezeichnet, Funktion f&sub6; ist als eine XODER-Funktion (XOR) bezeichnet und Funktion f&sub9; ist als eine X-N-ODER-Funktion (XNOR) bezeichnet.
Tabelle 3 stellt die Werte der Steuersignale Va, Vb und Vc dar, die erforderlich sind, um diese Funktionen zu realisieren. In der Tabelle stellen Werte 0 und 1 0 V bzw. VDD dar, während Werte (1/4), (1/2) und (3/4) entsprechend (1/ 4) VDD, (1/2) VDD bzw. (3/4) VDD darstellen.
In der in Fig. 10(a) dargestellten Schaltung zeigt Bezugszeichen 1001 ein ν- MOS-Invertergate mit einer CMOS-Struktur, während Bezugszeichen 1002, 1003 und 1004 Inverter zeigen, die variable Inversionsspannungen haben. Diese Inverter haben Inversionsspannungen VI1, VI2 bzw. VI3 und deren Werte werden mit Hilfe von Va, Vb und Vc gesteuert. Bezugszeichen 1005 zeigt den D/A-Wandler, der in Fig. 8 dargestellt ist. D/A-Wandler 1005 kann zum Beispiel in der folgenden Art und Weise entworfen werden.
C&sub1; = (1/4)CTOT
C&sub2; = (1/2)CTOT
C&sub3; + C&sub0;n + C&sub0;p = (1/4)CTOT
m&sub0; = 0
VTn* + VTp* = - (1/4) VDD
βR = 1
Falls diese Aufbauwerte in Formel (29) eingegeben werden, dann ergibt sich die folgende Formel:
Z = VDD {(1/4) X&sub1; + (1/2) X&sub2;} + (VDD/8) ... (34)
Die Beziehung zwischen der Kombination von X&sub1; und X&sub2; und der Ausgangsspannung Z (oder V&sub1;) der Schaltung 1005 ist auf der horizontalen Achse des FDP (Floating-Potential-Diagramm) der Fig. 10(c) dargestellt. Das heißt sozusagen, hinsichtlich der Bedingungen, daß (X&sub2;, X&sub1;) = (0, 0), (0, 1), (1, 0) und (1, 1) gilt, ergeben sich die folgende Werte Z = V&sub1; = (1/8) VDD, (3 /8) VDD, (5/8) VDD und (7/8) VDD.
Inverter 1002, 1003 und 1004 mit variabler Schwelle können zum Beispiel Schaltungen wie die in Fig. 10(b) dargestellten sein. Der Aufbau solcher Schaltungen wird zum Beispiel in der folgenden Art und Weise durchgeführt:
C&sub1; = C&sub2; ... (34)
VTn* + VTp* = -(C&sub0;/CTOT) VDD ... (35)
(C&sub0; = C&sub0;n + C&sub0;p, CTOT = C&sub0; + C&sub1; + C&sub2;)
βR = 1
Falls Formel (35) in Formel (20) substitutiert wird, dann ergibt sich die folgende Formel:
VI* = (C&sub1;/CTOT) VDD ... (36)
Falls die Formeln (34) und (36) in Formel (14) substitutiert werden, dann folgt die folgende Formel:
VI = VDD - Vm ... (37)
VI zeigt die Inversionsspannung des Inverters aus Sicht der Steuergate- Elektrode 1006; dies kann mit Hilfe der Amplitude der Spannung Vm gesteuert werden, die an eine andere Steuergate-Elektrode 1007 angelegt wird. Demzufolge werden die Inversionsspannungen der Inverter 1002, 1003 und 1004 entsprechend durch die folgenden Formeln gegeben:
VI1 = VDD - Va ... (38)
VI2 = VDD - Vb ... (39)
VI3 = VDD - Vc ... (40)
Als nächstes wird das Neuronengate 1001 mit einem CMOS-Aufbau erörtert, das Berechnungen durchführt. Der Aufbau des Neuronengates 1001 kann zum Beispiel in der folgenden Art und Weise ausgeführt werden:
C&sub1; = (1/2)(CTOT - C&sub0;) ... (41)
C&sub2; = (1/4)(CTOT - C&sub0;) ... (42)
C&sub3; = C&sub4; = (1/8)(CTOT - C&sub0;) ... (43)
VTn* + VTp* = -(C&sub0;/CTOT) VDD ... (44)
βR = 1 ... (45)
Bezugszeichen 1008 zeigt einen gewöhnlichen Inverter. Dieser Inverter wird in der Schaltung eingesetzt, um das Ausgangssignal-ν-MOS-Gate 1001 auszubilden; es ist nicht absolut erforderlich. Es kann weggelassen werden, wie in dem Fall des ersten bis sechsten Ausführungsbeispiels. Jedoch ist es durch Aufnehmen dieses Inverters möglich, die Genauigkeit des Ausgangs von 1 und 0 zu erhöhen.
Als nächstes wird erläutert, daß die in Fig. 10(a) dargestellte Schaltung in der Lage ist, alle in Tabelle, 2 dargestellten Funktionen umzusetzen. Bei der Erläuterung wird ein FPD verwendet, so daß das Verfahren zum Lesen eines FPD hier erneut erläutert wird. Fig. 10(c) stellt ein Beispiel eines FPD dar; die Ordinate zeigt das Potential F des Floatinggates 1009, während die horizontale Achse das Potential V&sub1; des Steuergates 1010 zeigt. Die Werte von V&sub1;, die zu den Werten X&sub1; und X&sub2; gehören, sind auch mit Hilfe von Pfeilen auf der Abszisse gezeigt. Die horizontale Linie wird als eine Schwellenwertlinie bezeichnet, die die Inversionsspannung des Inverters 1001 aus Sicht des Floatinggates 1009 zeigt. Falls Formel (44) in Formel (20) substituiert wird, dann gibt sich die folgende Formel:
VI* = (1/2) = ((CTOT - C&sub0;)/CTOT) VDD ... (46)
In dem Diagramm ist die Schwellenwertlinie bei dem Punkt gezeichnet, bei dem F = (1/2)γ VDD gilt. Hier gilt, γ (CTOT - C&sub0;) /CTOT.
Die Grundlinie zeigt die Beziehung zwischen F und V&sub1; in dem Fall, in dem V&sub2; = V&sub3; = V&sub4; = 0 gilt. Die anderen geneigten Linien zeigen Fälle, in denen der Eingangswert VDD zu einem der anderen Steuergate-Elektroden 1011, 1012 und 1013 hinzugefügt wird; es kann gesehen werden, daß F, von der Basislinie um einen spezifischen Wert nach oben geschoben wird. Der Betrag dieser Verschiebung wird unter Verwendung von (1/8) γ VDD als einem Standardwert verschoben. Mit anderen Worten, eine Verschiebung von (1/8) γ VDD wird durch eine Pegel-1-Verschiebung beendet, während eine Verschiebung von (2/8)γ VDD durch eine Pegel-2-Verschiebung abgeschlossen wird. In dem Diagramm sind eine Pegel-1- und eine Pegel-3- Verschiebung über die Grundlinie gesetzt.
Jedoch endet die Pegel-3-Verschiebungslinie an einem Punkt, wo V&sub1; = (1/4) VDD gilt. In diesem FPD wird in dem Bereich, in dem der Wert von F die Schwellenwertlinie überschreitet, der Ausgangswert des Gates 1001 zu 0. Demzufolge wird der Wert von Y, der der Wert ist, der durch einen einstufigen Inverter hindurchläuft, zu 1.
Das heißt sozusagen, in dem Fall, wo F die Schwellenwertlinie überschreitet, wird ein Wert von 1 ausgegeben.
In dem in der Figur dargestellten Beispiel wird der Wert von 1 ausgegeben, wenn (X&sub2;, X&sub1;) = (0, 0) oder (1, 1) gilt und die Schaltung, die in Fig. 10(a) dargestellt ist, berechnet XNOR, das heißt sozusagen, berechnet die Funktion f&sub9;. Dies ist die Art und Weise, in der das FPD zu lesen ist.
Nachfolgend wird ein Entwurfsverfahren für eine Soft-Hardwarelogik mit zwei binären Eingängen unter Verwendung eines FPD erläutert, und mit Hilfe davon wird der Betrieb der Schaltung, die in Fig. 10(a) dargestellt ist, erläutert.
Die Fig. 11 (a) bis (p) sind FPDs, die zu all den Funktionen gehören, die in Tabelle 2 dargestellt sind. Die Beziehung von F und V&sub1;, die die Realisierung von verschiedenen Funktionen ermöglicht, ist dargestellt. Die Kombination von Signalpegeln, die zum Erzeugen der Signalwellenform von F erforderlich sind, ist nachfolgend dargestellt.
Pegel 0 (f&sub0;)
Pegel 1 (f&sub1;)
Pegel 2 (f&sub2;, f&sub3;)
Pegel 3 (f&sub4;, f&sub6;, f&sub7;)
Pegel 2 + Pegel 1 (f&sub5;)
Pegel 4 (f&sub8;, f&sub1;&sub2;, f&sub1;&sub4;, f&sub1;&sub5;)
Pegel 3 + Pegel 1 (f&sub9;, f&sub1;&sub3;)
Pegel 2 + Pegel 2 (f&sub1;&sub0;, f&sub1;&sub1;)
Wie aus der vorstehenden Klassifikation ersichtlich ist, sind alle Signalpegel 1, 2, 3 und 4 erforderlich. Jedoch ist in dem Fall eines FPD mit zwei Eingängen eine maximale Verschiebung 4-pegelig. Durch das Vorbereiten von zwei Pegel-1-Signalen und einem Pegel-2-Signal ist es möglich, alle diese Fälle handzuhaben. Pegel 3 kann durch Addieren von Pegel 1 und Pegel 2 erhalten werden, während Pegel 4 durch Addieren aller Pegel erhalten werden kann. Um dies konkreter zu erläutern, stellt Fig. 11 (g) einen Fall dar, in dem zum Beispiel zur Realisierung der Funktion f&sub6; (XOR) ein Pegel-1-Signal und ein Pegel-2-Signal in einem Bereich von V&sub1; = 0 ~ (3/4) VDD zu F addiert werden kann.
Um ein Pegel- bzw. Ebenen-2-Signal auf F zu setzen, können die Bedingungen so gesetzt werden, daß zum Beispiel in Gate 1001 in Fig. 10 C&sub2; = (1/8)(CTOT - C&sub0;) · 2 und V&sub2; = VDD gilt. Der Entwurfswert von C&sub2; der Formel (42) wird auf diese Art und Weise bestimmt. Wenn V&sub1; ≥ (3/4) VDD gilt, dann muß V&sub2; = 0 gesetzt werden, und so ist es erforderlich, daß die Inversionsspannung VI1 des Inverters 1002 gleich einem Wert von (3/4) VDD gesetzt wird. Dementsprechend folgt aus der Formel (38) folgende:
Va = (1/4) VDD ... (47)
Ferner können im Gate 1001 der Fig. 10 zum Setzen eines Pegel-1-Signals auf F die Bedingungen derart gesetzt werden, daß C&sub3; = (1/8)(CTOT - C&sub0;) und V&sub3; = VDD gilt. Der Wert von C&sub3; der Formel (43) wird auf diese Art und Weise bestimmt. C&sub4; wird in einer identischen Art und Weise bestimmt. Das Pegel-1-Signal muß bei einem Punkt geschnitten werden, bei dem V&sub1; ≥ (3/4) VDD gilt, so daß VI2 = (3/4) VDD gilt; das heißt sozusagen, aus Formel (38);
Vb = (1/4) VDD ... (48)
Das andere Pegel-1-Signal muß niemals geschnitten werden, so daß VI3 = 0 gilt; das heißt sozusagen:
Vc = VDD ... (49)
Die Ergebnisse der Formeln (47), (48) und (49) werden in die Spalte der Tabelle 3 zur Funktion f&sub6; eingegeben. Es ist möglich, die Werte Va, Vb und Vc hinsichtlich der anderen Funktionen mit Hilfe des gleichen Konzeptes zu bestimmen.
Die in Fig. 10(a) dargestellte Schaltung weist 10 ν-MOS-Transistoren und zwei gewöhnliche MOS-Transistoren auf, was eine Gesamtzahl von 12 Elementen gibt, was eine extrem geringe Anzahl ist. Trotz dessen ist diese Schaltung in der Lage, alle logischen Berechnungen zu realisieren, einschließlich UND, ODER, N-UND, N-ODER, X-ODER oder X-N-ODER hinsichtlich eines zweifach binären Signals.
In der konventionellen Technologie waren 14 MOS-Transistoren erforderlich, wenn eine XN-ODER-Schaltung mit zwei Eingängen unter Verwendung einer CMOS-Schaltungsanordnung aufgebaut wurde, beispielsweise der, die in Fig. 36 dargestellt ist. Darüber hinaus war es zum Ändern der Funktion erforderlich, die gesamte Hardware vollständig neu aufzubauen. Das heißt sozusagen, um 16 Funktionen zu realisieren, waren 16 separate Schaltungen erforderlich und die erforderliche Schaltungsanordnung war auch erforderlich, so daß es vollständig unmöglich war, alle Funktionen mittels einer einfachen Schaltungsanordnung zu realisieren, wie im Fall bei der vorliegenden Erfindung. Dies ist erstmals mit Hilfe der vorliegenden Erfindung möglich.
In der in Fig. 10(a) dargestellten Schaltung sind die ν-MOS-Gates der Inverter 1002, 1003 und 1004 alle einstufig; jedoch können zum Beispiel gewöhnliche Inverter mit einer oder mehr Stufen hinzugefügt werden. Das heißt sozusagen, der Ausgang von 1002 kann zum Beispiel in einen konventionellen Inverter eingegeben werden und der Ausgangswert davon kann dem Steuergate 1011 hinzugefügt werden. Ferner kann der Inverter mit zwei oder mehr Stufen hinzugefügt werden. Durch Fortschreiten in dieser Art und Weise ist es möglich, eine Ausgangswellenform des Inverters genau so auszubilden, daß sie einen Wert von 1 oder 0 hat. In der gleichen Art und Weise sollte es ersichtlich sein, daß eine oder mehrere Stufen zum Inverter 1008 hinzugefügt werden können.
2-Eingangs-ν-MOS-Gates, wie die in Fig. 10(b) dargestellten, wurden für variable Schwellen-Inverter 1002 bis 1004 verwendet. In diesem Fall war es mit Hilfe der Änderung der Amplitude des Signals, das zum Steuergate 1007 hinzugefügt wurde, zu einem der 5 Werte 0, (1/4) VDD, (1/2) VDD, (3/4) VDD und VDD möglich, die Inversionsspannung VI aus Sicht eines anderen Steuergates 1006 zu einem Wert von VDD, (3/4) VDD, (1/2) VDD, (1/4) VDD bzw. 0 zu ändern (Formeln (38) bis (40)). Das heißt sozusagen, 5-wertige Eingangssignale sind für die Änderung der Funktion der in Fig. 10(a) dargestellten Schaltung erforderlich. In dem Fall, in dem alle Steuerungen mit Hilfe binärer Signale durchgeführt werden, kann eine Schaltung wie die in zum Beispiel Fig. 10(d) dargestellte anstelle der Schaltung verwendet werden, die in Fig. 10(b) verwendet wird.
In dem Diagramm ergibt sich für den Fall der nachfolgenden Bedingungen:
C&sub1; = (1/2)(CTOT - C&sub0;)
C&sub2; = (1/8)(CTOT - C&sub0;)
C&sub3; = (2/8)(CTOT - C&sub0;)
C&sub4; = (1/8)(CTOT - C&sub0;),
VTn* + VTp* = -(C&sub0;/CTOT) VDD,
βR = 1
wobei dann aus den Formeln (20) und (14) die folgende Formel erhalten wird:
VI = VDD -(1/4) (a&sub1; + 2a&sub2; + a&sub3;)
und dementsprechend ist es möglich, alle erforderlichen Werte auf VI zu setzen, und zwar durch das Setzen der Variablen a&sub1;, a&sub2; und a&sub3; auf einen Wert von 0 V oder VDD.
Zudem ist es möglich, die Schaltung so wie diejenige zu verwenden, die in Fig. 10(e) dargestellt ist. Falls die Bedingungen so eingestellt werden, daß C&sub1; = (1/2)(CTOT - C&sub0;) und C&sub2; = C&sub3; = C&sub4; = C&sub5; = (1/8)(CTOT - C&sub0;) gilt, dann folgt in diesem Fall die nachfolgende Formel:
VI = VDD - (1/4) (a&sub1; + a&sub2; + a&sub3; + a&sub4;),
und falls die Zahl der Eingänge unter den 4 Eingängen a&sub1; bis a&sub4; mit einem Pegel VDD durch n dargestellt wird, dann gilt VI = (1 - (n/4)) VDD, und der Wert von VI kann mit Hilfe der Zahl n gesetzt werden.
In diesen Ausführungsbeispielen ist es möglich, die binären Signale a&sub1;, a&sub2;, a&sub3;, a&sub4; und dergleichen direkt über eine Signalleitung zuzuführen; jedoch ist es, wie dies in Fig. 10(f) dargestellt ist, auch möglich, die Ausgänge von Flip Flops 1020a, 1020b und 1020c direkt zu verbinden und in diesen Flips Flops mit Hilfe eines Steuersignals X (1021) durch Eingliedern von Daten zu steuern. Die eingegliederten Daten können, soweit erforderlich, in einem Speicher oder dergleichen abgespeichert werden.

(Achtes Ausführungsbeispiel)

Die in den Fig. 1(a), 4(a), 5(a), 6(a), 8(a) und 10(a) dargestellten ν-MOS- Logikschaltungen sind alle so aufgebaut, daß sie mit einem D/A-Wandler in der Eingangsstufe ausgestattet sind. Jedoch ist es möglich, eine logische Schaltung zu konstruieren, die identische Funktionen selbst dann besitzt, falls ein solcher D/A-Wandler weggelassen wird.
Ein Beispiel einer logischen ν-MOS-Schaltung, die ohne die Verwendung eines D/A-Wandlers aufgebaut ist, ist in Fig. 12(a) als das achte Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Diese Schaltung ist funktionell vollständig identisch zu der 2-Bit-Soft-Hardware-Logikschaltung, die in Fig. 10(a) dargestellt ist. Der D/A-Wandler 1005, der in Fig. 10(a) gezeigt ist, ist weggelassen, und die beide binären Größen X&sub1; und X&sub2; werden direkt in das Steuergate 1202 und 1203 des ν-MOS-Inverters 1201 eingegeben. Ferner wird eine feste Vorspannung von 0 V und VDD an Eingangsgates 1204 bzw. 1205 angelegt. Die kapazitiven Kopplungskoeffizienten zwischen diesen Eingangsgates und dem Floatinggate werden durch die nachfolgenden Formeln gegeben:
C&sub1;&sub1; = (1/8)(CTOT - C&sub0;) ... (50)
C&sub1;&sub2; = (1/4)(CTOT - C&sub0;) ... (51)
C&sub1;&sub3; = (1/16)(CTOT - C&sub0;) ... (52)
C&sub1;&sub4; = (1/16)(CTOT - C&sub0;) ... (53)
Hier gilt C&sub0; = C&sub0;n + C&sub0;p.
Mit Blick auf den ν-MOS-Inverter 1201 können die anderen Entwurfsparameter identisch zu jenen des Inverters 1001 aus Fig. 10(a) sein. Das heißt sozusagen, die Werte von C&sub2;, C&sub3; und C&sub4; können durch Formeln (42) und (43) gegeben werden, während der Schwellenwert und βR von jedem ν-MOS durch die Formeln (44) bzw. (45) gegeben werden können.
Wenn die Bedingungen so gesetzt sind, daß V&sub2; = V&sub3; = V&sub4; = 0 gilt, dann wird das Potential F des Floatinggates von 1201 durch die folgende Formel gegeben:
F = VDD {(1/8) X&sub1; + (1/4) X&sub2; + 1/16},
so daß das FPD identisch zu dem von Fig. 10(c) ist.
Die Summe der kapazitiven Kopplungskoeffizienten der Eingangsgates 1202, 1203, 1204 und 1205 ist gleich der Summe der kapazitiven Kopplungskoeffizienten der anderen Eingangsgates. Das heißt sozusagen,
C&sub1;&sub1; + C&sub1;&sub2; + C&sub1;&sub3; + C&sub1;&sub4; = C&sub2; + C&sub3; + C&sub4; = (1/2)(CTOT - C&sub0;).
Mit Blick auf Inverter 1206, 1207 und 1208 mit variablen Schwellen wie auch anstelle des konventionellen Eingangs (Z in Fig. 10(a)) werden vier Eingänge verwendet. Der Aufbau der Eingangsgates ist in Fig. 12(b) dargestellt. Bezugszeichen C&sub1;&sub1; bis C&sub1;&sub4; sind identisch zu den Eingängen des Inverters 1201 und werden entsprechend durch Formeln (50) bis (53) gegeben. C&sub2; ist identisch zu dem, was in Fig. 10(b) dargestellt ist und wird durch die folgende Formel gegeben:
C&sub2; = (1/2)(CTOT - C&sub0;).
Wenn die Schaltung der Fig. 12(a) mit der Schaltung von Fig. 10(a) verglichen wird, wird es ersichtlich, daß die Anzahl von Elementen weiter reduziert wurde, da der D/A-Wandler weggelassen werden kann. Zusätzlich wurde die Berechnungsgeschwindigkeit erhöht, da die Eingangssignale direkt in die ν-MOS-Konverter eingegeben werden. In Fig. 10(a) war eine einzelne Signalleitung Z ausreichend; da jedoch die Anzahl beim vorliegenden Ausführungsbeispiel auf 4 erhöht wurde, wächst der Verbindungsaufbau an.
Dies ist jedoch, wie nachfolgend in Fig. 14 als zehntes Ausführungsbeispiel dargestellt ist, als eine Folge eines durchdachten Layouts kein Problem.

(Neuntes Ausführungsbeispiel)

In Fig. 13(a) ist eine logische Schaltung dargestellt, die das neunte Ausführungsbeispiel der vorliegenden Erfindung ausbildet. Die Funktionen dieser Schaltung sind in jeder Hinsicht identisch zu jenen der Schaltungen, die in Fig. 10(a) und Fig. 12(a) dargestellt sind; diese Schaltung ist eine Soft-Hardware-Logikschaltung, die hinsichtlich zwei Eingängen X&sub1; und X&sub2; betrieben wird. Im Vergleich mit dem achten Ausführungsbeispiel, das in Fig. 12(a) dargestellt ist, bestehen die einzige Unterschiede darin, daß die Eingangsleitungen für 0 V und VDD (Eingangsleitungen 1204 bzw. 1205) weggelassen sind und nur 2 Leitungen 1302 und 1303 für die Eingänge X&sub1; und X&sub2; existieren; das heißt sozusagen, der Aufbau ist in diesem Maße vereinfacht.
Die Entwurfswerte des ν-MOS-Inverters 1301 sind gegeben, wie folgt.
C&sub1;&sub1; = (1/7)(CTOT - C&sub0;) ... (54)
C&sub1;&sub2; = (2/7)(CTOT - C&sub0;) ... (55)
C&sub2; = (2/7)(CTOT - C&sub0;) ... (56)
C&sub3; = (1/7)(CTOT - C&sub0;) ... (57)
C&sub4; = (1/7)(CTOT - C&sub0;) ... (58)
Die anderen Designwerte sind identisch zu jenen von 1001 in Fig. 10(a). Ferner haben die Inverter 1304 bis 1306 mit variablen Schwellen den Aufbau, der in Fig. 13(b) dargestellt ist. Mit Blick auf die Entwurfsparameter sind C&sub1;&sub1; und C&sub1;&sub2; identisch zu jenen von 1301 und haben Werte, die durch (54) und (55) gegeben werden. Ferner ist der Wert von C&sub2; durch die folgende Formel gegeben:
C&sub2; = (4/7)(CTOT - C&sub0;) ... (59)
Natürlich haben die Inverter mit variabler Schwelle andere Aufbauformen, das heißt sozusagen, Aufbauformen wie jene, die in den Fig. 10(d), (e), (f) und dergleichen dargestellt sind. Zu diesem Zeitpunkt weisen die Eingangssignale (V&sub1; oder Z) 2 Eingangswerte X&sub1; und X&sub2; auf.
Das Schwebepotentialdiagramm (FPD) des Inverters 1301 ist in Fig. 13(c) dargestellt. Im Vergleich mit dem FPD der Fig. 10(c) sind die Lage der Grundlinie und die Lagen auf der Abszisse entsprechend zu Kombinationen aus (X&sub2;, X&sub1;) verschieden. Dieses FPD stellt eine Schaltung dar, die einen Wert 1 nur während Perioden ausgibt, in denen (X&sub2;, X&sub1;) (0, 0) oder (1, 1) ist; das heißt sozusagen, dieses Diagramm stellt eine XNOR-Schaltung dar. Um diese Funktion zu erhalten, können die Bedingungen so gesetzt werden, daß Va = Vb = (3/4)VDD und Vc = 0 gilt; dies ist vollständig identisch zu dem Fall, der in Fig. 10(a) dargestellt ist. Das heißt sozusagen, falls die in Fig. 13(a) dargestellte Schaltung die Werte von Tabelle 3 als die Werte von Va, Vb und Vc verwendet, ist diese Schaltung in der Lage, alle Boolsche Funktionen mit Blick auf 2-Eingangs-binär-digital-Signale in einer Art und Weise auszudrücken, die identisch zu der der Schaltung ist, die in Fig. 10(a) dargestellt ist.
Wie in den vorstehenden achten und neunten Ausführungsbeispielen dargestellt, ist es möglich, eine ν-MOS-Logikschaltung in einer einfachen Art und Weise zu konstruieren, und zwar selbst falls kein D/A-Konverter verwendet wird. Durch Weglassen eines D/A-Wandlers ist es möglich, die Anzahl von Elementen weiter zu reduzieren und die Betriebsgeschwindigkeit zu erhöhen.

(Zehntes Ausführungsbeispiel)

In Fig. 14 ist das zehnte Ausführungsbeispiel der Vorliegenden Erfindung dargestellt. Die Figur stellt ein, Beispiel eines Musters dar, bei dem das Layout der Schaltung der Fig. 13(a) mit Hilfe einer CMOS-Struktur umgesetzt wird. Das Symbol von jedem Teil ist identisch zu dem, das in Fig. 8(d) verwendet wurde. Die Untereinanderverbindungen der zweiten Lage A1 und die Durchgangslöcher, die die erste Lage mit den Untereinanderverbindungen der zweiten Lage A1 verbinden, die in Fig. 8(d) nicht enthalten waren, sind in der Figur direkt angezeigt.
Die kapazitiven Kopplungsteile des Floatinggates 1401 und jedes Eingangsgate (Va, Vb, V&sub1;, X&sub2;) sind in der Nähe Grenzlinie 1402 zwischen der N-Wanne und der P-Wanne bereitgestellt, das heißt sozusagen, auf der Feldoxidschicht auf dem Wannen-Randteil.
Normalerweise ist es nicht erforderlich, überschüssige Oberflächenbereiche auf dem Chip bereitzustellen, was für das Erzielen einer Großintegration vorteilhaft ist, da der Transistor mit einem ausreichenden Abstand von der Wannen-Grenzlinie 1402 ausgebildet ist, um einen Latch-up-Effekt zu verhindern, falls ein kapazitives Kopplungsteil in dieser Region angeordnet ist.
Ferner werden Signale von X&sub1; und X&sub2; durch die direkte kapazitive Kopplung zwischen dem Polysilizium der zweiten Lage und dem Floatinggate übertragen; ein Silizid mit einem geringeren Widerstand kann dafür verwendet werden. Alternativ können Gegenmaßnahmen, wie das Parallellaufenlassen der Untereinanderverbindungen der zweiten Schicht A1, Bereitstellen von Kontakten an bestimmten Punkten, effektives Reduzieren des Widerstands bei der Erhöhung der Geschwindigkeit effektiv sein.
Bei den achten, neunten und zehnten Ausführungsbeispielen der vorliegenden Erfindung sind 2 Signalleitungen X&sub1; und X&sub2; im Vergleich zu der einen Signalleitung, die konventioneller Weise erforderlich ist, erforderlich, um die Eingangssignale zu übertragen, da der D/A-Wandler bei der Eingangssstufe weggelassen wurde. Jedoch ist es aus dem in Fig. 14 dargestellten Layout ersichtlich, daß Signalleitungen X&sub1; und X&sub2; in einer vollständig parallelen Art und Weise über die gesamte Einheit laufen, so daß sie sich nicht kreuzen. Demzufolge treten Probleme wie das Erhöhen der Komplexität des Layoutmusters nicht auf. Das heißt sozusagen, eine logische Schaltung, bei der der D/A-Konverter der Eingangsstufe weggelassen wurde, ist hinsichtlich der Geschwindigkeit wie auch hinsichtlich einer Erhöhung der Großskalierung überlegen.

(Elftes Ausführungsbeispiel)

Unter Verwendung eines Inverters mit variabler Schwelle, wie zum Beispiel dem in Fig. 10(f) dargestellten, ist die Schaltung, die in Fig. 10(a) dargestellt ist, und sind die Schaltungen des achten, neunten und zehnten Ausführungsbeispiels der vorliegenden Erfindung in der Lage, Funktionen mit Hilfe von Symbolen wie jenen in Fig. 10(g) dargestellten auszudrücken. Das heißt sozusagen, solche Schaltungen führen logische Berechnungen mit Blick auf das binäre Eingangssignal
\X = (X,, X&sub2;, ...)
durch und geben das Berechnungsergebnis
Y = fi(\X)
aus, was einen Wert von 1 oder 0 hat.
Was für eine Art der Berechnung durchgeführt wird, wird mittels der Steuersignale bestimmt:
/A = (a&sub1;, a&sub2;, a&sub3; ...)
Eine Soft-Hardware-Logikschaltung, in der eine Vielzahl von Schaltungen, die in Fig. 10(g) dargestellt sind, als Baublöcke zusammengesetzt sind, ist in Fig. 15(a) dargestellt. Dies ist ein Blockdiagramm, das das elfte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Bezugszeichen 1501a, 1501b und 1501e zeigen Soft-Hardware-Schaltungen mit 2-Eingängen; diese Schaltungen haben die Strukturen, die im siebten Ausführungsbeispiel der vorliegenden Erfindung dargestellt sind. Bezugszeichen 1501c und 1501d zeigen Soft-Hardware mit 3-Bit-Eingängen; Schaltungen wie jene, die beim neunten Ausführungsbeispiel erläutert sind, können verwendet werden.
Ein Signal von 1 oder 0 wird von der Steuersignal-Busleitung 1502 zu jedem Block gesendet, um die Schaltung der Funktion einzusetzen. Diese Daten können zum Beispiel von einer Speicherschaltung zu jedem Block gesendet werden; zum Beispiel können die Daten in Flip-Flops 1020a bis 1020c, einer Schaltung derart gehalten werden, wie dies in Fig. 10f dargestellt ist. Das heißt sozusagen, durch geeignetes Ändern des Signals, das in jedem Block gehalten wird, ist die in Fig. 15(a) dargestellte Schaltung in der Lage, deren Funktionen in einer frei transfomierbaren Art und Weise zu ändern.
Fig. 15(b) und (c) stellen zwei solcher Beispiele dar. Das heißt sozusagen, die logische LSI, die die vorliegende Erfindung verwendet, ist konzeptuell in Fig. 15(d) dargestellt. Diese Schaltung ist, während sie dieselbe Hardware besitzt, in der Lage, die Berechnungsfunktion mit Hilfe externer Befehle frei zu ändern, geradeso, als ob die Hardware geändert werden würde. Dies ist ein vollständig neues Konzept bei einer Konstruktion einer logischen Schaltung und ist eine bedeutende Erfindung, die die Konstruktion einer neuen Computerarchitektur ermöglicht. Der Einfluß dieser Erfindung auf die zukünftige Entwicklung logischer Schaltungsanordnungen kann nicht ermessen werden.

(Zwölftes Ausführungsbeispiel)

Fig. 16 ist ein Schaltungsdiagramm, das das zwölfte Ausführungsbeispiel der vorliegenden Erfindung darstellt; diese Schaltung ist in der Lage, alle logischen Berechnungen hinsichtlich drei binärer Signaleingänge X&sub1;, X&sub2; und X&sub3; auszuführen. Die Schaltungsstruktur ist identisch zu der, die beim siebten Ausführungsbeispiel in Fig. 10(a) dargestellt ist; es weist als Hauptkomponenten ein ν-MOS-Gate 1601 mit sieben Eingängen, 6 Inverter (1602 bis 1607) mit variabler Schwelle und einen 3-Bit-D/A-Wandler 1608 auf. Bezugszeichen 1609 zeigt einen Inverter für eine Ausgangswellenform- Gleichrichtung.
Das ν-MOS-Invertergate 1601 mit einem CMOS-Aufbau der vorliegenden Schaltung ist zum Beispiel in der folgenden Art und Weise aufgebaut:
C&sub1; = (1/2)(CTOT - C&sub0;) ... (60)
C&sub2; = C&sub3; = (1/8)(CTOT - C&sub0;) ... (61)
C&sub4; = C&sub5; = C&sub6; = C&sub7; = (1/16)(CTOT - C&sub0;) ... (62)
VTn* + VTp* (C&sub0;/CTOT) ... (63)
βR = 1
Als ein Ergebnis einer FPD-Analyse ähnlich zu der in Fig. 11 dargestellten wurde bestimmt, daß alle Funktionen mit Hilfe von zwei Pegel-2- Signaleingangswerten und vier Pegel-1-Signaleingängen ausgedrückt werden können.
Inverter 1602 bis 1607 steuern die EiN- und AUS-Zustände dieser Signale; die Inversionsspannung von jedem Inverter wird abhängig von Formel (37) mit Hilfe der Eingangsspannung Va, Vb, Vc, ... Vf oder dergleichen gesteuert. Diese Inverter können zum Beispiel die Schaltungsanordnung verwenden, die in Fig. 10(b) dargestellt ist.
In diesem Fall können durch Setzen der Werte von Va, Vb, Vc, ... Vf auf einen der Werte, die durch (VDD/8) · n (n stellt eine ganze Zahl in einem Bereich von 0 ~ 8 dar) alle 256 Funktionen ausgedrückt werden. Eine detaillierte Tabelle der Werte wird hier nicht gegeben; jedoch kann eine solche Tabelle unter Verwendung des in Fig. 11 erläuterten FPD-Verfahrens leicht hergestellt werden.
Diese Schaltung wird nicht nur durch reine Soft-Hardware-Logik, sondern auch eine Schaltung mit fester Funktion umgesetzt. Zu einem solchen Zeitpunkt kann die Spannung, die an die Anschlüsse Va ~ Vf angelegt wird, so sein, daß das zum Beispiel durch eine Widerstandsteilung erzeugte Potential an jeden Anschluß angelegt wird. Es wird nur ein Gleichstrompotential angelegt und die Eingangsimpedanz hat einen Wert von Unendlich (∞), so daß es durch das Verwenden eines ausreichend großen Widerstands möglich ist, die Leistungsableitung auf einen ausreichend geringen Level zu reduzieren. Durch das Fortfahren in dieser Art und Weise wird eine Schaltung mit Hilfe der Wiederholung eines identischen Musters aufgebaut und nur jene Muster, die die Anschlußspannungen von Va ~ Vf bestimmen, brauchen einer Mustervariation unterzogen zu werden, soweit erforderlich, so daß der Schaltungsmusterentwurf extrem einfach wird.
Ein Musterentwurf kann unter Verwendug eines Computers (CAD) systematisch und einfach durchgeführt werden. Falls die Widerstandsteilung beim Bestimmen des Potentials von Va ~ Vf verwendet wird, dann erhöht sich die Gesamt-Leistungsableitung. Um dies zu verwenden, werden Schaltungen wie die zum Beispiel in den Fig. 10 (d) und (e) als die Inverter 1602 bis 1607 dargestellten verwendet, und wo erforderlich, können a&sub1;, a&sub2;, a&sub3;, a&sub4; und dergleichen mit VDD oder VSS verbunden werden. Es ist möglich, eine Logikschaltung mit Hilfe dieses Typs der Verbindung einfach zu entwerten. Falls dies auf eine Gateanordnung angewendet wird, können logische Funktionen höheren Grads bei jedem einzelnen Element bzw. Einheitselement ausgewählt werden, so daß der Aufbau einfach wird und der Grad der Integration der Funktionen beachtlich erhöht wird. Es ist auch möglich, einen Inverter zu verwenden, wie den in Fig. 6(b) dargestellten. Die Inversionsspannung VI ist aus Sicht des Anschlusses VI durch die folgende Formel gegeben:
VI = - VDD - ((C&sub2;'/C&sub1;) n&sub1; + (C&sub2;"/C&sub1;) n&sub2;).
Der Wert von C&sub1; wird durch die folgende Formel gegeben:
C&sub1; = C&sub2;' + C&sub2;",
so daß zum Beispiel für den Fall, daß n&sub1; und n&sub2; wie folgend definiert werden,
n&sub1; = VDD, n&sub2; = 0,
dann die folgende Formel resultiert:
VI = VDD - (C&sub2;'/C&sub1;) n&sub1; ... (64)
und es durch Variieren des Werts von C&sub2;' möglich ist, den Wert VI auf vorbestimmte Werte zu setzen. Dies wird durch Ändern des überlappenden Oberflächenbereichs der Steuergate-Elektroden 821 und 822 und der Floatinggate-Elektrode 823 in einem Layout wie dem realisiert, das zum Beispiel in Fig. 8(c) dargestellt ist. Das heißt sozusagen, es ist möglich, die Inversionsspannung des Inverters und den Schwellenwert des Transistors einfach mit Hilfe des Musterentwurfs frei einzustellen.
Bei einer konventionellen Schaltung, wie der in Fig. 37(b) dargestellten, war es erforderlich, den Schwellenwert von jedem Transistor durch das Einstellen der Dosierungsmenge bei der Ionenimplantation getrennt einzustellen; jedoch muß bei den Elementen gemäß der vorliegenden Erfindung nur der Strukturentwurf behandelt werden, so daß alle Probleme, die konventioneller Weise vorliegen, wie die Komplexität des Prozesses, das Fehlen eines Produktionsgewinns beim Prozeß, das Führen zu Defekten und dergleichen gelöst werden.
Mit anderen Worten ist die vorliegende Erfindung zusätzlich zu den durchbrechenden Charakteristika bei der Realisierung einer Soft-Hardware- Logik in einer einfachen Art und Weise auch in der Lage, Schaltungen zu realisieren, die feste Funktionen mit Hilfe eines einfachen Verfahrens besitzen und bei der darüber hinaus die Automation beim Schaltungsentwurf extrem einfach durchgeführt werden kann, so daß die vorliegende Erfindung eine Anzahl von vorteilhaften Charakteristika besitzt.
Falls Bezugsgröße Z als ein Eingangssignal angesehen wird, ist die in Fig. 16 dargestellte Schaltung darüber hinaus ein binäres logisches Element mit mehreren Schwellen, wie das in Fig. 37(a) dargestellte; daher ist ersichtlich, daß das Element, das als die Basis einer mehrwertigen Logikschaltung funktioniert, in einer einfachen Art und Weise realisiert werden kann.

(Dreizehntes Ausführungsbeispiel)

Die in Fig. 16 dargestellte Schaltung hat einen Aufbau, bei der ein D/A- Wandler 1608 in der Eingangsstufe vorgesehen ist; jedoch kann der Konverter bzw. Wandler weggelassen werden. Das heißt sozusagen, wie beim neunten Ausführungsbeispiel (Fig. 13(a)) der vorliegenden Erfindung können anstelle der einen Signalleitung Z drei Signalleitungen X&sub1; X&sub2; und X&sub3; mit einem ν-MOS- Inverter 1601 wie auch mit Invertern 1602 ~ 1607 mit variabler Schwelle verbunden werden. Ein Beispiel dieses Typs einer Schaltung ist in Fig. 17(a) dargestellt. Dies stellt das dreizehnte Ausführungsbeispiel der vorliegenden Erfindung dar.
Bezugszeichen 1701 zeigt einen ν-MOS-Inverter mit neun Eingängen, während Bezugszeichen 1702 ~ 1707 Inverter mit variabler Schwelle zeigen. Der Entwurf des Inverters 1701 wird unter Bedingungen ausgeführt, wie diesen:
C&sub1;&sub1; = (1/15)(CTOT - C&sub0;) ... (65)
C&sub1;&sub2; = (2/15)(CTOT - C&sub0;) ... (66)
C&sub1;&sub3; = (4/15)(CTOT - C&sub0;) ... (67)
C&sub2; = C&sub3; = (2/15)(CTOT - C&sub0;) ... (68)
C&sub4; = C&sub5; = C&sub6; = C&sub7; = (1/15)(CTOT - C&sub0;) ... (69)
Hier gilt C&sub0; = C&sub0;n + C&sub0;p.
Ferner ist ein Beispiels des Aufbaus eines Inverters mit variabler Schwelle in Fig. 17(b) dargestellt. Hier werden die Werte von C&sub1;&sub1;, C&sub1;&sub2;, C&sub1;&sub3; durch Formeln (65), (66) und (67) gegeben. Ferner wird der Wert von C&sub2; durch die folgende Formel gegeben:
C&sub2; = (8/15)(CTOT - C&sub0;)
Natürlich können die Inverter mit variabler Schwelle andere Formen aufweisen; das heißt sozusagen, es ist auch möglich, die in den Fig. 10(d), (e) und (f) dargestellten Strukturen zu verwenden. In solchen Fällen ist es ersichtlich, daß die Eingangssignale (V&sub1; oder Z) 3 Eingänge bzw. Eingangswerte aufweisen.
Beim dreizehnten Ausführungsbeispiel wurde eine Schaltung erörtert, die identisch zu der des neunten Ausführungsbeispiels war, so daß es 3 Eingangssignalleitungen gab. Es sollte ersichtlich sein, daß eine Schaltung, wie die im achten Ausführungsbeispiel erörterte, das heißt sozusagen, eine Schaltung mit Leitungen, die mit Erde und VDD verbunden sind, zusätzlich zu X&sub1;, X&sub2; und X&sub3; auch akzeptierbar ist.
Beim vorliegenden Ausführungsbeispiel sind die drei Signalleitungen X&sub1;, X&sub2; und X&sub3; anstelle einer einzelnen Signalleitung, die konventioneller Weise zum Übertragen eines Eingangssignals benötigt wird, erforderlich, da der Eingangsstufen-D/A-Wandler weggelassen wurde. Jedoch laufen die Signalleitungen X&sub1;, X&sub2; und X&sub3; durch das Durchführen des Layouts in einer Art und Weise identisch zu dem in Fig. 14 dargestellten über die gesamte Einrichtung parallel, so daß es keine Schnittpunkte gibt und dadurch Probleme wie der Erhöhung der Komplexität des Layoutmusters nicht auftreten. Das heißt sozusagen, eine logische Schaltung, bei der der Eingangsstufen-D/A-Wandler weggelassen wird, hat eine überlegene Geschwindigkeit und ist zudem hinsichtlich eines Anstiegs bei der Großskalierung der Integration überlegen.
Bei den vorstehend beschriebenen achten, neunten, zehnten und dreizehnten Ausführungsbeispielen wurden Verfahren beschrieben, bei denen D/A- Wandler hinsichtlich der Soft-Hardware-Logikschaltungen weggelassen wurden, die Inverter mit variablen Schwellen besitzen; jedoch ist dies nicht erforderlicherweise so zu beschränken. Es sollte ersichtlich sein, daß solche Verfahren hinsichtlich aller ν-MOS-Logikschaltungen angewendet werden können, die feste logische Funktionen besitzen.

(Vierzehntes Ausführungsbeispiel)

Bei den vorstehenden Ausführungsbeispielen wurden alle Eingangssignale gewichtet und in den ν-MOS eingegeben. Zum Beispiel waren in der Schaltung, die in Fig. 10(a) dargestellt ist, C&sub1; und C&sub2; so, daß C&sub1; = (1/4) CTOT und C&sub2; = (1/2)CTOT galt und ein 1 : 2-Wichtungsverhältnis auf X&sub1; bzw. X&sub2; angewendet wurde. Jedoch kann die gleiche Wichtung, zum Beispiel durch das Setzen von C&sub1; = C&sub2;, auf zwei Signale angewendet werden. Ein vierzehntes Ausführungsbeispiel der vorliegenden Erfindung, bei dem C&sub1; = C&sub2; ist, ist in Fig. 18(a) dargestellt. Der Aufbau des D/A-Wandlers 1801 der Eingangsstufe dargestellt; wie folgt:
C&sub1; = C&sub2; = (1/3)CTOT ... (70)
C&sub3; + C&sub0;n + C&sub0;p = (1/3)CTOT ... (71)
VTp* + VTn* = - (1/3)VDD ... (72)
βR = 1 ... (73)
m&sub0; = 0 ... (74)
Falls die Formeln (70) ~ (74) in Formel (27) substituiert werden, dann wird der Ausgang Z des A/D-Wandlers durch die nachfolgende Formel gegeben:
Z = VDD ((1/3) X&sub1; + (1/3) X&sub2;) + VDD/6 ... (75)
Ferner ist der Aufbau des ν-MOS-Inverters 1802 so, daß:
C&sub1; = (1/2)(CTOT - C&sub0;) ... (76)
C&sub2; = (1/3)(CTOT - C&sub0;) ... (77)
C&sub3; = (1/6)(CTOT - C&sub0;) ... (78)
Die anderen Entwurfsparameter sind identisch zu jenen in dem Fall des ν- MOS-Inverters 1001, der in Fig. 10(a) dargestellt ist. Bezugszeichen 1803 und 1804 zeigen Inverter mit variabler Schwelle; die in zum Beispiel den Fig. 10(b), (d) oder (e) dargestellte Struktur kann für diese Inverter verwendet werden. Falls ein ν-MOS-Inverter mit 2-Eingangsgates, wie der in Fig. 10(b) dargestellte, als diese Inverter mit variabler Schwelle verwendet wird und eine Spannung von (2/3) VDD und 0 an die Steuersignal- Eingangsanschlüsse Va bzw. Vb angelegt wird, dann sind die Schwellenwerte der Inverter 1803 und 1804 (1/3) VDD und VDD, und zwar aus den Formeln (38) und (39). Dementsprechend ist die Änderung im Floatinggatepotential des ν-MOS-Inverters 1802 wie in dem FPD dargestellt, das in Fig. 18(b) gezeigt ist. Zu diesem Zeitpunkt gibt die Schaltung einen Wert Y = 1 nur aus, wenn sowohl X&sub1; als auch X&sub2; einen Wert von "0" oder "1" haben; d. h. sozusagen, diese Schaltung ist eine XNOR-Schaltung. Es sollte ersichtlich sein, daß diese Schaltung als eine Soft-Hardware-Logikschaltung funktionieren kann, die die anderen Funktionen hinsichtlich X&sub1; und X&sub2; ausführen kann, falls die Werte von Va und Vb geändert werden.
Da jedoch die Wichtung hinsichtlich X&sub1; und X&sub2; identisch ist, können Funktionen realisiert werden, die sich nicht als eine Folge des Austauschs von X&sub1; und X&sub2; ändern, d. h. nur Funktionen, die hinsichtlich X&sub1; und X&sub2; symmetrisch sind. In Tabelle 2 schließen diese Funktionen f&sub0;, f&sub1;, f&sub6;, f&sub7;, f&sub8;, f&sub9;, f&sub1;&sub4; und f&sub1;&sub5; ein.
Diese Funktionen stellen nahezu alle der logischen Funktionen dar, die tatsächlich verwendet werden, so daß es ersichtlich ist, daß eine logische Schaltung mit der neuen Architektur, die in Fig. 15 dargestellt ist, konstruiert werden kann, und zwar selbst falls eine Schaltung gemäß dem 14. Ausführungsbeispiel der vorliegenden Erfindung verwendet wird.
Die in Fig. 18(a) dargestellte Schaltung hat einen Inverter mit variabler Schwelle weniger als die Schaltung, die in Fig. 10(a) dargestellt ist, und in diesem Maße vereinfacht. Ferner hat die vorstehende 4 Stufen bzw. Pegel, während die letztere 3 Pegel hat, wie ersichtlich ist, falls die FPDs der Fig. 10(c) und der Fig. 18(b) verglichen werden, und zwar hinsichtlich der Ausdrücke der Signalpegel, die zu unterscheiden sind. Daher hat diese Schaltung die Charakteristik einer vergrößerten Noisegrenze bzw. eines Störsignalbereichs in diesem Ausmaße.

(Fünfzehntes Ausführungsbeispiel)

Fig. 19 ist ein Schaltungsdiagramm, daß das fünfzehnte Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Das vorliegende Ausführungsbeispiel ist eine Schaltung mit Funktionen identisch zu jenen des vierzehnten Ausführungsbeispiels (Fig. 18(a)); jedoch ist der D/A-Wandler der Eingangsstufe weggelassen. Das heißt sozusagen, die beiden Eingänge X&sub1; und X&sub2; werden direkt in Eingangsgates 1902 und 1903 des ν-MOS-Inverters 1901 eingeführt. Die kapazitiven Kopplungskoeffizienten des ν-MOS-Inverters 1901 sind so, daß:
C&sub1;&sub1; = C&sub1;&sub2; = (1/5)(CTOT - C&sub0;) ... (79)
C&sub2; = (2/5)(CTOT - C&sub0;) ... (80)
C&sub3; = (1/5)(CTOT - C&sub0;) ... (81)
Ferner können Inverter 1904 und 1905 mit variabler Schwelle den zum Beispiel in Fig. 19(b) dargestellten Aufbau aufweisen. In Fig. 19(b) sind die Bedingungen so, daß
C&sub1;&sub2; = C&sub1;&sub1; = (1/5)(CTOT - C&sub0;)
C&sub2; = (3/5)(CTOT - C&sub0;)
Falls die Werte von (2/3)VDD und 0 in die Steuersignal-Eingangsanschlüsse Va bzw. Vb des Inverters mit variabler Schwelle eingegeben werden, dann ist das FPD des ν-MOS-Inverters 1901 wie in Fig. 19(c) dargestellt. Zu diesem Zeitpunkt gibt die Schaltung einen Wert von Y = 1 aus, wenn sowohl X&sub1; als auch X&sub2; einen Wert von "0" oder "1" haben, so daß diese Schaltung eine XNOR-Schaltung ist. Die Schaltung ist eine Soft-Hardware-Logikschaltung, die die Realisierung aller Funktionen hinsichtlich der beiden Eingangswerte X&sub1; und X&sub2; bloß durch das Ändern der Werte von Va und Vb ermöglicht.
Die in Fig. 19(a) dargestellte Schaltung hat eine reduzierte Anzahl von Elementen und deren Betriebsgeschwindigkeit erhöht sich daher im Vergleich zu der Schaltung, die in Fig. 18(a) dargestellt ist, als eine Folge des Weglassens der Eingangsstufe des D/A-Wandlers.
Bei dem vierzehnten und dem fünfzehnten Ausführungsbeispiel wurden Soft- Hardware-Logikschaltungen beschrieben, die symmetrische 2-Eingangs- Funktionen realisieren; jedoch ist es natürlich möglich, daß die Anzahl von Eingängen erhöht werden kann. Dabei können die Gates, in die jedes Signal eingegeben wird, gleiche kapazitive Kopplungskoeffizienten aufweisen.

(Sechzehntes Ausführungsbeispiel)

Als nächstes wird der Aufbau einer sogenannten Volladdier-Schaltung als ein Beispiel einer symmetrischen Logikfunktion (feste logische Funktion) erörtert, die mit Blick auf drei Eingangsvariabeln betrieben wird. Fig. 20(a) stellt eine Volladdierer-Schaltung dar, die unter Verwendung von ν-MOS-Transistoren aufgebaut ist, wobei das sechzehnte Ausführungsbeispiel der vorliegenden Erfindung erläutert wird.
Diese Schaltung berechnet die Summation von zwei binären Signalen A und B und einem Trägersignal C und gibt eine SUMME und einen TRÄGER aus. SUMME gibt einen Wert von 1 aus, falls eine der Zahlen von A, B und C ungerade ist und gibt einen Wert von 0 aus, falls gerade. Ferner gibt TRÄGER einen Wert von 1 aus, falls eine der Zahlen von A, B und C 2 oder größer ist und gibt einen Wert von 0 aus, falls diese 1 oder weniger ist. Die kapazitiven Kopplungskoeffizienten von jedem ν-MOS-Inverter 2001 und 2002 sind in dem Diagramm dargestellt. Ferner sind die FPDs der Inverter 2001 und 2002 in den Fig. 20(b) bzw. (c) dargestellt.
Das vorliegende Ausführungsbeispiel stellt einen Aufbau dar, bei dem kein Eingangsstufen-D/A-Wandler vorliegt; jedoch kann ein D/A-Wandler verwendet werden, wie im Fall, der in Fig. 18(a) dargestellt ist.

(Siebzehntes Ausführungsbeispiel)

Fig. 21 (a) ist ein Schaltungsdiagramm, daß das siebzehnte Ausführungsbeispiel der vorliegenden Erfindung darstellt; diese Schaltung ist eine Volladdierer-Schaltung wie die in Fig. 20(a) dargestellte. Die Werte der kapazitiven Kopplungskoeffizienten von ν-MOS-Invertern 2101 und 2102 sind in dem Diagramm dargestellt und die FPDs davon sind in den Fig. 21 (b) bzw. (c) gezeigt. Der Unterschied zwischen dem siebzehnten Ausführungsbeispiel und dem sechzehnten Ausführungsbeispiel liegt in der Tatsache, daß beim sechzehnten Ausführungsbeispiel die Eingänge 2003 und 2004 mit fester Vorspannung von VDD und VSS (0 Volt) bereitgestellt werden, wo hingegen diese beim siebzehnten Ausführungsbeispiel weggelassen werden. Demzufolge ist die Neigung der Grundlinie in den FPDs beim siebzehnten Ausführungsbeispiel größer als beim sechzehnten Ausführungsbeispiel. Diese Neigung der Grundlinie drückt die Größe der Änderung im F in Erwiderung auf die Änderung beim Dateneingang aus, so daß die Neigung um so größer ist, je größer bzw. höher die Noisegrenze ist. Demzufolge ist es im Vergleich zum sechzehnten Ausführungsbeispiel eine Charakteristik des siebzehnten Ausführungsbeispiels, daß dieses eine große Noisegrenze ermöglicht.
Durch Variieren der Werte von Va, Vb und Vc in der Soft-Hardware- Logikschaltung, die zum Beispiel in Fig. 10(a) dargestellt ist, ist es möglich, 16 Typen von Funktionen auszuführen. 5 Typen von Werten 0, (1/4) VDD, (1/ 2) VDD, (3/4) VDD und VDD können für jedes der Va, Vb und Vc ausgewählt werden, so daß die möglichen Kombinationen von Va, Vb und Vc insgesamt 5³ = 125 ergeben. Das heißt sozusagen, die Kombination von Funktionen und Va, Vb und Vc ist nicht auf die in Tabelle 3 dargestellte Beziehung beschränkt; identische Funktionen können, mit Hilfe einer Vielzahl anderer Kombinationen ausgeführt werden. Das heißt sozusagen, die vorstehende Schaltung besitzt einen Redundanzgrad hinsichtlich des Ausdrucks von Funktionen. Diese Redundanz ist wichtig. Das heißt sozusagen, falls Va, Vb und Vc als eine Aggregation bzw. Ansammlung von Daten angesehen werden, ist es möglich, eine logische Funktion zuzuweisen, die die gleiche Funktion hinsichtlich verschiedener Aggregationen besitzt, und so diese bei angesammelten bzw. aggregierten logischen Berechnungen zu verwenden.

(Achtzehntes Ausführungsbeispiel)

Jedoch gibt es Fälle, bei denen eine Schaltung erforderlich ist, die keine Redundanz besitzt. Ein Beispiel dieses Typs von Schaltung weist das achtzehnte Ausführungsbeispiel der vorliegenden Erfindung auf und ist in dem Schaltungsdiagramm in Fig. 22(a) dargestellt. Der Aufbau ist ähnlich zu dem in Fig. 10(a) dargestellten; Bezugszeichen 2201 zeigt einen Eingangsstufen-D/A-Wandler, während Bezugszeichen 2202 einen ν-MOS- Inverter zeigt. Bezugszeichen 2203 ~ 2206 zeigen Inverter mit variabler Schwelle, während Bezugszeichen Va, Vb, Vc und Vd Steuersignal- Eingangsanschlüsse zeigen. In dem Diagramm ist auch die konkrete Struktur des Inverters mit variabler Schwelle verdeutlicht. Die Bruchteile 1/2, 1/4, 1/8 und dergleichen, die in dem Diagramm dargestellt sind, zeigen kapazitive Kopplungskoeffizienten zwischen jedem Eingangsgate und dem Floatinggate und zeigen Werte von (1/2)(CTOT - C&sub0;), (1/4)(CTOT - C&sub0;), (1/8)(CTOT - C&sub0;) und dergleichen entsprechend.
In der vorliegenden Schaltung wird ein binäres Signal von VDD oder 0 in Va, Vb, Vc und Vd eingegeben. Das FPD des ν-MOS-Inverters 2202 ist in Fig. 22(b) für den Fall dargestellt, in dem Va = Vb = Vc = Vd = 1 (= VDD) gilt. Der Ausgang hat einen Wert von 0 hinsichtlich des Werts aller Kombinationen von Eingängen, FPDs und Beispiele der Ausgangswerte, die zu anderen Kombinationen von Va, Vb, Vc und Vd gehören, sind in den Fig. 22(c), (d) und (e) dargestellt. Es ist ersichtlich, daß die Inversionssignale der Signale, die in Va, Vb, Vc und Vd eingegeben werden, entsprechend (X&sub2;, X&sub1;) = (0, 0), (0, 1), (1, 0) und (1, 1) ausgegeben werden. Da das Ausgangsmuster direkt mit Hilfe von Va ~ Vd auf das Bestimmen der Funktion gerichtet ist, kann die Bestimmung der Funktion leicht durchgeführt werden.
Falls der Inverter 2207, der in der Ausgangsstufe bereitgestellt ist, weggelassen wird, oder falls eine andere Stufe angehängt wird, dann gibt die Schaltung die Daten aus, die zu Va, Vb, Vc und Vd gesendet wurden, und zwar hinsichtlich der Kombinationen (X&sub2;, X&sub1;) in dieser Reihenfolge. Diese Schaltung wird als ein "Multiplexer" bezeichnet, der einen Wert aus einer Gruppe von vier Werten auswählt. Obwohl konventionelle 4 : 1-Multiplexer ein Minimum von 66 Transistoren erforderlich machen, kann in dem Fall des vorliegenden Ausführungsbeispiels ein solcher Multiplexer mit nur 12 Transistoren realisiert werden (in dem Fall, in dem der Ausgangsstufeninverter weggelassen wird).
Ferner ist es möglich, in dem Fall, in dem der Eingangsstufen-D/A-Wandler weggelassen wird, und der Aufbau ähnlich zu dem in dem achten und neunten Ausführungsbeispiel der vorliegenden Erfindung ist, weitere 2 Transistoren wegzulassen und so eine Einrichtung mit nur 10 Transistoren aufzubauen.

(Neunzehntes Ausführungsbeispiel)

Das neunzehnte Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 23(a) dargestellt. Die Schaltung des vorliegenden Ausführungsbeispiels wandelt einen analogen Signaleingang Va in ein 3-Bit-Digitalsignal mit A&sub0;, A&sub1; und A&sub2; und realisiert so eine sogenannte A/D-Wandler-Schaltung unter Verwendung von ν-MOS-Transistoren. Die Beziehung zwischen Va und A&sub0;, A&sub1; und A&sub2; ist in den Fig. 23(b), (c) und (d) dargestellt.
Die vorliegende Schaltung weist als Hauptkomponenten zwei Gruppen von ν- MOS-Gates 2301 und 2302 und drei Inverter 2303a, 2303b und 2303c auf, die differierende Inversionsspannungen aufweisen. Die Inversionsspannungen dieser drei Inverter sind auf Werte gleich (3/4) VDD, (1/2) VDD bzw. (1/4) VDD gesetzt, wie dies in der Figur dargestellt ist, und werden als ein Vergleicher betrieben, der die Amplitude des Eingangssignals bestimmt. Bezugszeichen 2304a, 2304b und 2304c sind gewöhnliche Inverter, die für den Zweck der Gleichrichtung der Ausgangswellenform bereitgestellt werden; sie können in einer Anzahl von Stufen bereitgestellt werden oder weggelassen werden. Im Vergleich mit einem ähnlichen konventionellen 3-Bit-A/D-Wandler (Fig. 38) ist der Konverter des vorliegenden Ausführungsbeispiels in hohem Maße vereinfacht.
Tabelle 4 stellt die Ergebnisse eines Vergleichs zwischen dem konventionellen Flash-A/D-Wandler, der in Fig. 38 dargestellt ist, und dem ν-MOS-A/D- Wandler gemäß der vorliegenden Erfindung mit Blick auf einen 3-Bit-A/D- Wandler dar. Als erstes ist die Anzahl von Vergleichern auf mehr als die Hälfte reduziert. Zudem sind die Register und die komplizierte Decoderschaltungsanordnung (Kombinationslogikschaltung) nicht erforderlich, so daß die Gesamtanzahl von Gates im Vergleich zu 99 Gates bei der konventionellen Technologie hier nur 8 ist, was eine extreme zahlenmäßige Verringerung darstellt.
Gleichermaßen stellt Tabelle 4 die Ergebnisse eines Vergleichs des Falles mit 4 Bit dar; die Unterschiede gegenüber der konventionellen Technologie sind klar.
Als nächstes wird der Entwurf der Schaltung, die in Fig. 23 dargestellt ist, erörtert. Hinsichtlich des Aufbaus des N-ν-MOS, des P-ν-MOS und dergleichen kann der Aufbau verwendet werden, der ähnlich zu dem in zum Beispiel dem vierten, siebten oder zwölften Ausführungsbeispiel beschriebenen ist. Beim ν- MOS-Gate 2301 kann der Entwurf durchgeführt werden, wie zum Beispiel folgt:
C&sub1; = (4/7)(CTOT - C&sub0;) ... (82)
C&sub2; = C&sub3; = C&sub4; = (1/7)(CTOT - C&sub0;) ... (83)
Ferner wird der Entwurf mit Blick auf das ν-MOS-Gate 2302 durchgeführt wie folgt:
C&sub1; = (2/3)(CTOT - C&sub0;) ... (84)
C&sub2; = (1/3)(CTOT - C&sub0;) ... (85)
Aus den FPDs der ν-MOS-Gates 2301 und 2302, die in den Fig. 23(e) bzw. (f) dargestellt sind, ist ersichtlich, daß die gewünschten Charakteristika dadurch erzielt werden.
Hier stellen F, und F2 die Potentiale von Floatinggates 2305 bzw. 2306 dar.
Die FPDs, die in den Fig. 23(e) und (f) dargestellt sind, unterscheiden sich von den FPDs, die zuvor verwendet wurden, zum Beispiel jene in den Fig. 3(a) und (b) oder in Fig. 4(b) dargestellten, geringfügig. Dies ist so, da ein Teil der Grundlinien 2307 und 2308 selber über die Schwellenwertlinie 2301 hervorstehen, wodurch sie ein "1"-Signal durch sich selber erzeugen.
In dem Fall, in dem der Entwurf in einer solchen Art und Weise ausgeführt wird, wird der Aufbau der Steuergates des ν-MOS einfacher.

(Zwanzigstes Ausführungsbeispiel)

Fig. 24(a) ist ein Schaltungsdiagramm, das das zwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt und einen 3-Bit-A/D- Wandler ausdrückt. Dies ist ein Beispiel, bei dem der Entwurf unter Verwendung von FPDs durchgeführt ist, die identisch zu jenen sind, die beim Entwurf zur konventionellen ν-MOS-Logikschaltungen verwendet werden; die FPDs der ν-MOS-Gates 2401 und 2402 sind in den Fig. 24(b) bzw. (c) dargestellt. Als eine Folge der Analyse dieser FPDs werden die Inversionsspannungen von Invertern 2403a, 2403b und 2403c zu (1/4) VDD, (1/2)VDD bzw. (3/4) VDD bestimmt.
Ferner sind die kapazitiven Kopplungskoeffizienten so entworfen, daß sie die Werte haben von:
C&sub1; = (1/2)(CTOT - C&sub0;)
C&sub2; = C&sub3; = C&sub4; = (1/8)(CTOT - C&sub0;)
C&sub5; = C&sub6; = (1/16)(CTOT - C&sub0;),
im Fall des ν-MOS-Gates 2401 und
C&sub1; = (1/2)(CTOT - C&sub0;)
C&sub2; = (1/4)(CTOT - C&sub0;)
C&sub3; = C&sub4; = (1/8)(CTOT - C&sub0;)
in dem Fall des ν-MOS-Gates 2402. Bei diesem Entwurfsverfahren ist die Anzahl von Steuergates des ν-MOS größer als im Fall des neunzehnten Ausführungsbeispiels; die Steuergates 2406a und 2406b sind zum Beispiel mit VDD verbunden, während 2407a und 2407b geerdet sind.
Es sollte ersichtlich sein, daß es zwischen diesen Entwurfsverfahren keinen großen Unterschied gibt.
In den Fig. 23(a) und 24(a) können die Inverter 2303a ~ c und 2403a ~ c, die als Vergleicher betrieben werden, gewöhnliche CMOS-Konverter aufweisen. Jedoch ist es in solchen Fällen erforderlich, getrennte Ionenimplantationen für jeden Transistor durchzuführen, um die Schwellenwerte einzurichten, um die entsprechenden Inversionsspannungen zu steuern.
Falls jedoch zum Beispiel Schaltungen, wie jene in Fig. 10(b) dargestellte; als diese Inverter verwendet werden, dann ist es möglich, die Inversionsspannungen mit Hilfe des Werts von Vm zu steuern. Der Wert von Vm kann direkt innerhalb des Chips bestimmt werden, und zwar mittels einer Widerstandsteilung, und kann auch mittels des Entwurfsdesigns der Widerstandselemente auf einen frei gewählten Wert gesetzt werden. Alternativ ist es möglich, die Inversionsspannungen mit Hilfe des Strukturentwurfs in einer einfacheren Art und Weise ohne das Veranlassen eines Gleichstromflusses auf frei ausgewählte Werte zu setzen, falls Schaltungen wie jene in den Fig. 10(d), (e) oder Fig. 6(b) dargestellte verwendet werden. Natürlich kann irgendein Verfahren verwendet werden.
Als nächstes wird die Umwandlung einer mehrwertigen Logik und einer binären Logik erörtert. Dies liegt in den folgenden vier Fällen vor.
(i) eine Vielzahl von binären Variablen (X&sub0;, X&sub1; X&sub2;, ... Xn) werden zu einer einzelnen mehrwertigen Variablen umgewandelt.
(ii) eine Vielzahl binärer Variablen (X&sub0;, X&sub1;, ... Xn) werden in eine Vielzahl mehrwertiger Variablen (T&sub0;, T&sub1;, ... Tm) umgewandelt.
(iii) eine einzelne mehrwertige Variable wird in eine Vielzahl binärer Variablen (X&sub0;, ... Xn) umgewandelt.
(iv) eine Vielzahl mehrwertiger Variablen (T&sub0;, T&sub1;, ... Tm) wird in eine Vielzahl binärer Variablen (X&sub0;, ... Xn) konvertiert.
Jede dieser Umwandlungen kann mittels der vorliegenden Erfindung leicht realisiert werden.

(Einundzwanzigstes Ausführungsbeispiel)

Fig. 25(a) ist ein Blockdiagramm, das das einundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt, das obiges (i) ausführt; es ist eine Schaltung, die ein 2-Bit-Binärsignal X&sub0;, X&sub1; zu einem einzelnen 4-wertigen Signal T&sub0; umwandelt.
Bezugszeichen 2501 zeigt eine D/A-Wandlerschaltung. Die in Fig. 25(b) dargestellte Schaltung kann zum Beispiel verwendet werden. Das Potential F des Floatinggate 2502 wird durch die folgende Formel gegeben:
F = (C&sub1;/CTOT) X&sub1; + (C&sub2;/CTOT) X&sub0; + (C&sub3;/CTOT) Vm + (C&sub0;/CTOT) V&sub0;
und hierbei wird angegenommen, daß das Substratpotential V&sub0; 0V ist. Falls die Bedingungen so gesetzt sind, daß
Vm = 0, C&sub1;/CTOT = 1/2, C&sub2;/CTOT 1/4 und
VI* (die Inversionsspannung des Inverters aus Sicht des Floatinggates) gleich 0 gesetzt wird, dann folgt die nachfolgende Formel:
T = (2/4) X&sub1; + (1/4) X&sub0;,
und die Beziehung zwischen T und (X&sub1;, X&sub0;) ist wie in Fig. 25(c) dargestellt. Der Wert, der T = 3 entspricht, ist (3/4) VDD, was die Leistungsquellenspannung nicht erreicht.
Falls die in Fig. 25(d) dargestellten Charakteristika, bei denen VDD ausgegeben wird, wenn T = 3 gilt, gewünscht werden, dann kann die Leistungsquellenspannung des Konvertors der Fig. 25(b) und der Inverter der Eingangssignale auf (4/3) VDO (siehe Fig. 25(e)) gesetzt werden, oder in der Fig. 25(b) dargestellten Schaltung kann das Gate Vm entfernt werden und die Bedingungen können derart gesetzt werden, daß C&sub1; und C&sub2; > > C&sub0; gilt. Durch das Fortschreiten in dieser Art und Weise kann die Leistungsquellenspannung auf VDD gesetzt werden.

(Zweiundzwanzigstes Ausführungsbeispiel)

Fig. 26 ist ein Blockdiagramm, das das zweiundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt, was ein Beispiel einer Schaltung ist, die obiges (ii) realisiert. Diese Schaltung gibt zwei 3- wertige Variablen T&sub1; und T&sub0; hinsichtlich 3-Bit-binärer Signale X&sub2;, X&sub1; und X&sub0; aus; nach der Umwandlung in ein analoges Signal Z im A/D-Wandler 2601 werden T&sub1; und T&sub2; durch Schaltungen T&sub1; (2602) und T&sub0; (2603) ausgegeben. Die Beziehungen zwischen diesen Signalen sind in Tabelle 6 dargestellt. Der D/A- Wandler kann einer wie der in Fig. 8(a), Fig. 25(b) oder dergleichen dargestellte sein, der einen 3-Bit-Eingang hat. Die Eingangs- und Ausgangscharakteristika von T&sub1; und T&sub0; sind in Fig. 26(b) dargestellt.
Um T&sub1; zu realisieren, kann eine Struktur wie zum Beispiel die in Fig. 26(c) dargestellte verwendet werden; eine umgekehrte CMOS- Übertragungsverstärkungsschaltung, wie die in Fig. 8(a) oder Fig. 25(b) dargestellte, kann als die Schaltung 2604 verwendet werden, die in der Endstufe Verwendung findet.
Die Beziehung zwischen L&sub1; und L&sub2; sowie Z aus Fig. 26(c) ist in Fig. 26(d) dargestellt. Der Ausgang T&sub1; der umgekehrten bzw. Reverse-CMOS- Übertragungsverstärkungsschaltung 2604 wird durch die Formel T&sub1; = L&sub1; + L&sub2; gegeben, und die Charakteristika von 7 der Fig. 26(b) werden so erhalten. Jedoch gilt in diesem Fall C&sub1; = C&sub2;.
Fig. 26(e) stellt eine Schaltung dar, die T&sub0; ausgibt; sie weist die Unterblöcke von L&sub3; 2605 und L&sub4; 2606 auf.
Bezugszeichen 2607 zeigt eine umgekehrte CMOS- Übertragungsverstärkerschaltung, die identisch zu der durch Bezugszeichen 2604 gezeigten ist. Die Eingangs- und Ausgangs-Charakteristika von L&sub3; und L&sub4; sind in Fig. 26(f) dargestellt; dieser Typ einer Schaltung kann leicht durch das Verwenden einer Schaltung wie der in zum Beispiel Fig. 10(a) dargestellten realisiert werden, die dem siebten Ausführungsbeispiel der vorliegenden Erfindung entspricht, bei dem ein D/A-Wandler 1005 weggelassen ist.
Um Vorstehendes (iii) zu realisieren, kann das mehrwertige Signal in eine A/D- Wandlerschaltung eingegeben werden, wie derjenigen, die beim neunzehnten und zwanzigsten Ausführungsbeispiel der vorliegenden Erfindung beschrieben ist.

(Dreiundzwanzigstes Ausführungsbeispiel)

Fig. 27(a) stellt ein Blockdiagramm dar, das das dreiundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt, das Vorstehendes (iv) realisiert; zwei 3-wertige Signale T&sub0; und T&sub1; werden durch eine Mehrwert- Analog-Wandlerschaltung 2701 hindurchgeführt, um zu einem analogen Signal Z konvertiert zu werden, und dann in einem A/D-Wandler 2702 zu einer 3-Bit-Binärzahl umgewandelt.
Bezugszeichen 2702 ist eine Schaltung wie die, die in dem neunzehnten und zwanzigsten Ausführungsbeispiel der vorliegenden Erfindung beschrieben ist. Ein Beispiel der Umsetzung von 2701 ist in Fig. 27(b) dargestellt. Falls die Bedingungen zum Beispiel so sind, daß C&sub1; = (2/3)CTOT, C&sub2; = (2/9)CTOT und Vm = 0 gilt, dann wird der Wert von Z durch die folgende Formel gegeben:
Z = (6/9) T&sub1; + (2/9) T&sub0;;
und falls die Spannungswerte von T&sub0; und T&sub1; das heißt, 0 (1/3) VDD, (2/3) VDD und VDD entsprechend Werten 0, 1, 2 und 3 von T&sub0; bzw. T&sub1; gemacht werden, dann gilt Z = (2/9) VDD (3 T&sub1; + T&sub0;), und es ist möglich, zwei 3- wertige Signale zu einem analogen Betrag umzuwandeln.
Wie vorstehend erläutert, ist es mit Hilfe der vorliegenden Erfindung möglich, eine Mehrwert/Binär-Wandlung frei auszuführen. Natürlich kann eine Mehrwert/Mehrwert-Wandlung ähnlich ausgeführt werden.

(Vierundzwanzigstes Ausführungsbeispiel)

Fig. 28(a) ist ein Schaltungsdiagramm, das das vierundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt; diese Schaltung erzeugt eine mehrwertige Mehrschwellen-Funktion, wie die in Fig. 28(b) dargestellte, und zwar hinsichtlich eines analogen Signaleingangs x. Bezugszeichen 2801 und 2802 zeigen ν-MOS-Gates, während Bezugszeichen 2805 einen D/A-Wandler zeigt. Die Entwurfswerte der kapazitiven Kopplungskoeffizienten sind alle wie in der Figur dargestellt. Bezugszeichen 2803 und 2804 zeigen Inverter; die entsprechende Inversionsspannungen von diesen sind wie in der Figur dargestellt. Hinsichtlich 2801 und 2802 gilt βR = 1 und VTN* + VTP* = -(C&sub0;/CTOT) VDD, was identisch zu den vorstehenden Ausführungsbeispielen der vorliegenden Erfindung sind.
Mit Blick auf D/A-Wandler 2805 wird die Einstellung so durchgeführt, daß βR = 1 und VTN* + VTP* = 0 gilt.
Durch das Fortschreiten in dieser Art und Weise ergibt sich die folgende Formel:
y = (2y&sub1; + y&sub0;)/4 ... (86)
Als nächstes wird der Entwurfsprozeß der vorliegenden Schaltung erörtert. Tabelle 7 stellt die Funktionen der Fig. 28(b) dar.
Mit Blick auf jeden Bereich haben x, y einen Wert innerhalb eines Bereichs von 0 ~ 3. Die Ergebnisse des Ausdrückens dieser Werte von y als 2-Bit- Binärzahlen y&sub1; und y&sub0; sind in der gleichen Tabelle dargestellt. Die FPDs der Schaltungen, die y&sub1; und y&sub0; als eine Funktion von x ausgeben, sind in den Fig. 28(c) und (d) dargestellt. Aus diesen FDPs wird Fig. 28(a) entworfen. Falls die Werte von y&sub1; und y&sub0; aus Tabelle 7 in Formel (86) substituiert werden, dann können die Charakteristika der Fig. 28(b) erhalten werden.
Das vierundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung ist eine Schaltung, die eine mehrwertige Mehr-Schwellen-Logik realisiert, und ist eine Schaltung, die die leistungsfähigsten Kalkulationsfunktionen unter mehrwertigen Logikschaltungen besitzt. Es ist ersichtlich, daß mit Hilfe identischer Prozesse alle Funktionen ausgedrückt werden können. Ferner ist es natürlich möglich, die Funktionen durch das Variabelmachen der Inversionsspannungen der Inverter 2803 und 2804 ohne das Ändern der Hardware zu ändern. Wie vorstehend beschrieben, kann die vorliegende Erfindung bei der Konstruktion mehrwertiger Logikschaltungen extrem effektiv verwendet werden, und mit Hilfe dieser Erfindung können mehrwertige Logikschaltungen erstmals in die praktische Anwendung geführt werden.

(Fünfundzwanzigstes Ausführungsbeispiel)

Ferner ist es unter Verwendung eines ν-MOS möglich, mehrwertige Flip-Flops zu konstruieren, die mehrwertige Daten speichern. Ein Beispiel dafür ist in Fig. 29(a) dargestellt. Diese repräsentiert das fünfundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung.
Der ν-MOS-Inverter 2901 und die Inverter 2903a, 2903b, 2903c und 2904 weisen alle Schaltungsanordnungen auf, die identisch zu denen im Fall des A/D-Wandlers sind, der in Fig. 23 dargestellt ist (2301, 2303a, 2303b, 2303c, 2304a). Der Unterschied liegt in der Tatsache, daß das Ausgangssignal Y mit Hilfe einer Verbindung 2902 zur Eingangsseite (Va) zurückgeführt wird.
Das Signal Y, das der Zurückführung unterworfen wird, ist ein Signal hinter dem Inverter 2904; das heißt, da das Potential der Drain 2907 des N-Kanals-ν- MOS 2905 und des P-Kanal-ν-MOS 2906 durch den Inverter 2904 hindurchgeführt und ausgegeben wird, ist das Signal mit Hilfe der Drainspannung des N-ν-MOS und des P-ν-MOS eindeutig bestimmt. Die Beziehung zwischen Va und Y ist als Charakteristik 2908 in Fig. 29(b) dargestellt. Diese Charakteristik ist identisch zu der in Fig. 23(b) dargestellten. Bei der in Fig. 29(a) dargestellten Schaltung wird eine Rückführung derart verwendet, daß Y = Va gilt, so daß die Beziehung zwischen Y und Va auf einer geraden Linie 2909 liegen muß. Das heißt sozusagen, die Schnittpunkte 2910 ~ 2918 zwischen Charakteristika 2908 und 2909 zeigen die erhaltbaren Werte von Y und Va.
Jedoch sind die Schnittpunkte 2911, 2913, 2915 und 2917 instabil, und in Zuständen, die diesen Punkten entsprechen, kann die Schaltung nicht stabil existieren. Die einzigen Punkte, bei denen die Schaltung sich in einem stabilen Zustand befinden kann, sind die Punkte 2910, 2912, 2914, 2916 und 2918.
Das heißt sozusagen, diese Schaltung kann die 5 Werte von Va: 0, (1/4) VDD, (1/2) VDD, (3/4) VDD und VDD speichern. Daher ist es möglich, Flip-Flops zu konstruieren, die 5 Werte speichern.

(Sechsundzwanzigstes Ausführungsbeispiel)

Fig. 30(a) ist ein Schaltungsdiagramm, das das sechsundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellt. Die Unterschiede zwischen diesem Ausführungsbeispiel und dem fünfundzwanzigsten Ausführungsbeispiel liegen in der Tatsache, daß der Inverter 2904 hinter dem Ausgang in Fig. 30(a) weggelassen ist; alle anderen Punkte sind identisch. Demzufolge ist die Numerierung der verschiedenen Teile identisch zu der der Fig. 29. Charakteristika 3001 und 3002, die in Fig. 30(b) dargestellt sind, stellen die Beziehung zwischen Y und Va dar, und die Kreuzungspunkte von diesen zeigen die erzielbaren Zustände der Schaltung. Die stabilen Punkte sind die Schnittpunkte 3003, 3004, 3005 und 3006; und diese Schaltung stellt einen mehrwertigen Flip-Flop dar, der die 4 Werte (1/8) VDD, (3/8) VDD, (5/8) VDD und (7/8) VDD speichern kann.
Wie vorstehend beschrieben, ist es möglich, mit Hilfe der Rückführung bzw. Rückkopplung des Ausgangs des ν-MOS-Inverters zur Eingangsseite des ν- MOS, eine Funktion zu realisieren, die die Zustände speichert.
Diese Rückkopplung kann mit Hilfe einer direkten Rückkopplung, wie sie im sechsundzwanzigsten Ausführungsbeispiel beschrieben wird, oder mit Hilfe einer Rückführung über einen Einzelzustand-Inverter ausgeführt werden, wie er im fünfundzwanzigsten Ausführungsbeispiel beschrieben ist. Ferner ist es natürlich der Fall, daß die Rückkopplung über einen ν-MOS-Inverter oder desgleichen ausgeführt werden kann. Da es ersichtlich ist, daß es möglich ist, binäre digitale Schaltungen, wie binäre Flip-Flops, RS-Flip-Flops, JK-Flip- Flops, monostabile Multivibratoren, bistabile Multivibratoren und dergleichen zu konstruieren, werden detaillierte Schaltungsdiagramme von diesen hier weggelassen.
Ferner ist hinsichtlich des Konstruktionsverfahren des ν-MOS in den Fig. 7, 8(c) und 14 das Floatinggate mit Hilfe eines polykristallinen Silizium 705 der ersten Schicht ausgebildet, und Eingangsgates sind mit Hilfe eines polykristallinen Siliziums einer zweiten Schicht über dem Floatinggate über eine Isolationsschicht 708 bereitgestellt. Dies kann zum Beispiel auch in der umgekehrten Reihenfolge vorgenommen werden, wie dies in Fig. 31 (a) dargestellt ist. Das heißt sozusagen, die Eingangsgates können mit Hilfe der ersten polykristallinen Siliziumschicht 3101a, 3101b und 3101c ausgebildet werden und über diesem kann ein Floatinggate mit Hilfe einer zweiten polykristallinen Siliziumschicht 3102 ausgebildet werden. Bezugszeichen 3103 zeigt einen N-Kanal-ν-MOS; eine Querschnittsansicht ist in der Richtung der Kanalbreite dargestellt. Bei diesem Strukturtyp ist es möglich, die kapazitive Kopplung zwischen dem Floatinggate und dem Silizium 3104 über eine Feldoxidschicht 3105 zu reduzieren. Das heißt sozusagen, es ist möglich, den Wert von C&sub0; in diesem Ausmaß zu reduzieren und g zu erhöhen. Mit anderen Worten ist es möglich, die Rauschgrenze zu erhöhen. Ferner können, wie dies in Fig. 31 (b) dargestellt ist, die Eingangsgates N&spplus;-Diffusionsschichten 3106, 3107 und 3108 verwenden. Es ist möglich, die Einrichtung unter Verwendung einer einzelnen polykristallinen Siliziumschicht zu konstruieren, und daher ist die Verarbeitung vereinfacht. In diesem Fall wurde ein Fall dargestellt, bei dem die N&spplus;-Diffusionsschichten innerhalb des P-Substrats bereitgestellt wurden; jedoch ist natürlich auch der Fall möglich, daß P&spplus;-Diffusionsschichten innerhalb von N-Wannen eingesetzt werden.
Es ist möglich, andere Materialien als polykristallines Silizium bei irgendeinem der Ausführungsbeispiele der vorliegenden Erfindung zu verwenden, zum Beispiel Silizide oder Metalle.

(Siebenzwanzigstes, achtundzwanzigstes und neunundzwanzigstes Ausführungsbeispiel)

Die Fig. 32(a), (b) und (c) sind Schaltungsdiagramme, die entsprechend das siebenundzwanzigste, achtundzwanzigste und neunundzwanzigste Ausführungsbeispiel der vorliegenden Erfindung darstellen. Diese Schaltungen besitzen Funktionen, die identisch zu jenen des neunten Ausführungsbeispiels der vorliegenden Erfindung (Fig. 13(a)) sind; die Details von dessen Design sind hier weggelassen.
In Fig. 32(a) zeigt Bezugszeichen 3201 einen ν-MOS-Inverter, Bezugszeichen 3202 und 3203 zeigen Eingangssignalleitungen binärer Digitalsignale X&sub1; und X&sub2;, während Bezugszeichen 3204, 3205 und 3206 variable Schwellenwertinverter zeigen, die mit Hilfe eines ν-MOS konstruiert werden. Die unterschiedlichen Punkte gegenüber dem neunten Ausführungsbeispiel liegen in der Tatsache, daß der gewöhnliche Inverter 3207 in 2 Stufen angewendet wird. Dieser gewöhnliche Inverter ist ein Inverter, der ein Signal 0 und 1 invertiert, und der Schwellenwert davon wird auf einen geeigneten Wert innerhalb eines Bereiches von 0 ~ VDD gesetzt. Auf diese Art und Weise richten die gewöhnlichen Inverter die Ausgangswellenformen von Invertern 3204 ~ 3206 gleich und haben die Wirkung, daß eine Erhöhung bei der Noisegrenze ermöglicht wird.
Das Anhängen bzw. Anwenden gewöhnlicher inverter zum Erhöhen der Noisegrenze kann durchgeführt werden, wie dies zum Beispiel in Fig. 32(b) dargestellt ist. Das heißt sozusagen, ein gewöhnlicher einstufiger Inverter 3208 wird hinter den Invertern mit variabler Schwelle eingesetzt und ein anderer einstufiger Inverter 3209 wird vor den Eingang gesetzt. Das heißt sozusagen, die Signale X&sub1; und X&sub2; werden als invertierte Signale eingegeben:
&sub1; , &sub2;
Es ist möglich, durch das Fortschreiten in dieser Art und Weise identische Ergebnisse zu erzielen.
Ferner kann die in Fig. 32(c) dargestellte Struktur angenommen werden. Das heißt sozusagen, Signale, die durch einstufige Inverter 3210 hindurchgelaufen sind, werden in den ν-MOS-Inverter 3201 als Eingangssignale X&sub1; und X&sub2; eingegeben. Die Werte vor dem Hindurchlaufen durch diese Inverter 3210 werden auch durch Inverter 3204 ~ 3206 mit variabler Schwelle und gewöhnliche Inverter 3207 hindurchgeführt und dann in den ν-MOS-Inverter 3201 eingegeben. Signale, bei denen die Signale X&sub1; und X&sub2; effektiv durch einen 3-stufigen Inverter hindurchgelaufen sind, werden in den ν-MOS-Inverter eingegeben. Natürlich ist auch der Fall möglich, daß das Anhängen von Invertern, was hier erörtert ist, in allen anderen Ausführungsbeispielen der vorliegenden Erfindung durchgeführt werden kann, wo es geeignet ist. Bei jedem Ausführungsbeispiel wird die Wirkung einer Erhöhung hinsichtlich der Noisegrenze erzielbar sein.

(Dreißigstes Ausführungsbeispiel)

Ein dreißigstes Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 33(a) dargestellt.
Bezugszeichen 3301 zeigt einen ν-MOS-Inverter mit 2 Eingängen; er ist repräsentativ für einen Teil der Schaltung der vorliegenden Erfindung veranschaulicht. Das Floatinggate 3302 steht mit dem Erdpotential über einen N-MOS-Transistor 3303 in Verbindung. Bezugszeichen zeigt ein Steuersignal; wenn die Schaltung logische Berechnungen durchführt, ist der Wert davon 0, und das Floatinggate 3302 wird von der Erde getrennt und wird in einem potentiellen Schwebezustand beibehalten. Demzufolge sind die Schaltungsoperationen in dem Fall, in dem = 0 gilt, identisch zu jenen der anderen Ausführungsbeispiele. Wenn die Schaltung Berechnungen durchführt, gilt = VDD, wo dies erforderlich ist. Zu diesem Zeitpunkt ist das Floatinggate mit Erde verbunden und F = 0. Das heißt sozusagen, die Ladung innerhalb des Floatinggates wird vollständig entladen. Normalerweise ist das Entladen der Ladung innerhalb des Floatinggates mit Hilfe dieses Typs eines Transistors nicht erforderlich. Der Grund dafür liegt darin, daß das Floatinggate normalerweise vollständig isoliert ist und es keinen Ladungseintrag oder Ladungsaustrag gibt. Falls jedoch eine geringe Zunahme oder Abnahme hinsichtlich der Ladung als eine Folge des Injektionsphänomens bzw. Einflußphänomens heißer Elektronen und dergleichen erzeugt wird, variiert die Inversionsspannung des ν-MOS-Inverter über die Zeit gesehen, und fehlerhafte Schaltungsoperationen können auftreten. In solchen Fällen ist eine Entladung erforderlich. Zum Beispiel tritt das Einfügen bzw. Injizieren von Ladungen in Fällen wahrscheinlich auf, in denen der ν-MOS einem Hochspannungsbetrieb unterzogen wird oder in dem ein ν-MOS-Transistor mit einem kurzen Kanal für Hochgeschwindigkeitsbetrieb mit einem großen Strom angesteuert wird. In einem solchen Fall kann die Ladung entladen werden, wo dies erforderlich ist, und zwar unter Verwendung eines Steuersignals f, wie bei dem vorliegenden Ausführungsbeispiel.
Ferner ist es auch möglich, das Potential F des Floatinggates durch Synchronisieren von mit dem Systemtakt und Setzen von auf VDD beim Beenden von jedem Berechnungszyklus auf 0 rückzusetzen. Durch Fortschreiten in dieser Art und Weise werden die entsprechenden ν-MOS- Inverter alle in einen AUS-Zustand gesetzt, so daß es möglich ist, den kontinuierlichen Stromfluß zu verhindern und eine Reduzierung hinsichtlich der Leistungsableitung hervorzubringen. Da der ν-MOS eine Vielzahl von Potentialen haben kann, wobei F Werte in einem Bereich von 0 bis VDD aufweist, gibt es Fälle, bei denen Ströme als eine Folge des Verfahrens des Schaltungsdesigns fortwährend fließen. Das vorliegende Ausführungsbeispiel ist in solchen Fällen extrem effektiv.

(Einundreißigstes Ausführungsbeispiel)

Fig. 33(b) stellt das einundreißigste Ausführungsbeispiel der vorliegenden Erfindung dar. Bei dieser Schaltung ist ein Floatinggate 3305 mit einem Signaleingang Vi über einen N-MOS 3306 verbunden. Wenn ein Steuersignal einen Wert von VDD hat, dann ist das Floatinggatepotential F bei Vi festgelegt. Während logischer Kalkulationen wird auf 0 gesetzt und das Floatinggate wird in einen schwebenden Potentialzustand gesetzt; da die Inversionsspannung des ν-MOS-Inverters abhängig vom Wert Vi geändert werden kann, ist es möglich, die Schaltungsoperationen zu variieren, falls dies erforderlich ist. Dies kann auf Soft-Hardware-Schaltungen angewendet werden, und somit kann eine neue Anwendung für den ν-MOS gefunden werden. Der Wert von Vi kann unter Verwendung von zum Beispiel der D/A- Wandlerschaltung der vorliegenden Erfindung eingeführt werden. Durch das Fortschreiten in dieser Art und Weise ist es möglich, die Einstellungen der verschiedenen Werte leicht vorzunehmen.

(Zweiunddreißigstes und dreiunddreißigstes Ausführungsbeispiel)

Das zweiunddreißigste und das dreiunddreißigste Ausführungsbeispiel der vorliegenden Erfindung sind in den Fig. 34(a) bzw. (b) dargestellt. Bei den vorliegenden Ausführungsbeispielen wird, wie dies hinsichtlich des dreißigsten Ausführungsbeispiels erörtert wurde, ein Verfahren bereitgestellt, bei dem der Strom, der durch den ν-MOS-Inverter fließt, abgeschnitten wird, und bei dem die Leistungsableitung reduziert wird.
Fig. 34(a) stellt eine Schaltung dar, bei der ein N-MOS 3402 und ein P-MOS 3403 mit einem ν-MOS-Inverter 3401, der einen CMOS-Aufbau aufweist, in Reihe geschaltet werden, und eine Schaltung kann mit Hilfe eines Taktsignals bzw. des inversen Signals davon durchgeführt werden. Wenn der ν-MOS logische Berechnungen durchführt, gilt = VDD, und sowohl der N-MOS und als auch der P-MOS befinden sich in einem leitfähigen Zustand; wenn jedoch die Berechnungen abgeschlossen sind, wird = 0 gesetzt und beide werden in einen AUS-Zustand gesetzt, so daß der ν-MOS abgeschnitten bzw. unterbrochen wird. Der Strom kann unterbrochen werden und die Daten des Ausgangsanschluß 3404 können beibehalten werden. Das heißt sozusagen, es ist möglich, die Daten zwischenzuspeichern.
Fig. 34(b) stellt den Fall dar, bei dem logische Berechnungen nur mittels eines N-Kanal-ν-MOS 3405 durchgeführt werden. Wenn = 0 gilt, befindet sich der P-MOS 3406 in einem EIN-Zustand und der Ausgangsanschluß 3407 ist einer Vorladung unterworfen. Nachdem die logischen Eingänge X&sub1; und X&sub2; bestimmt sind, wird der P-MOS, falls = VDD gilt, in einen AUS-Zustand gesetzt und der N-MOS 3408 wird in einen EIN-Zustand gesetzt. Zu diesem Zeitpunkt wird entsprechend dem EIN/AUS-Zustand des ν-MOS 3405 ein niedriger oder hoher logischer Pegel des Ausgangs 3407 bestimmt.
Durch das Verwenden der Schaltung des vorliegenden Ausführungsbeispiels ist es möglich, in einer extrem einfachen Art und Weise eine sogenannte logische Dominoschaltung mit einem ν-MOS zu konstruieren.
Bei dem Entwurf in dieser vorstehend beschriebenen ν-MOS-Schaltung findet der gesamte Entwurf auf der Basis von CTOT und CTOT - C&sub0; statt. C&sub0; repräsentiert die Kapazität zwischen dem Floatinggate und dem Siliziumsubstrat, und in dem Fall einer CMOS-Struktur wird dies durch die folgende Formel wiedergegeben:
C&sub0; = C&sub0;n + C&sub0;p ... (87)
Hier repräsentieren C&sub0;n und C&sub0;p die Kapazitäten zwischen dem Floatinggate und dem Substrat des N-ν-MOS und des P-ν-MOS.
Falls das Potential der Steuergates durch V&sub1;, V&sub2; ... Vn repräsentiert wird, wird das Potential F des Floatinggates durch die folgende Formel gegeben:
Bei den Erläuterungen der vorliegenden Ausarbeitung wurde zur Vereinfachung der Beschreibung C&sub0; als ein fester Wert behandelt und V&sub0; (das Potential des Substrats) wurde in allen Fällen gleich 0 gesetzt. Jedoch ist dies nicht notwendigerweise korrekt. Als eine Folge von Betriebszuständen variiert C&sub0; selber geringfügig. In dem Fall, in dem ν-MOS-Transistor sich in einem EIN-Zustand befindet, ist C&sub0; etwa gleich C0x (Gate-Oxid-Schicht-Kapazität). Ferner variiert das Potential des Kanals von der Source in der Richtung des Drains; jedoch werden keine große Diskrepanzen erzeugt, falls dies als etwa gleich zum Sourcepotential gesehen wird. Demzufolge ist es beim N-ν-MOS akzeptabel, V&sub0; gleich 0 zu setzen.
Jedoch ist das Sourcepotential in den Fällen nicht länger 0, in denen der N-ν- MOS als ein Sourcefolger verwendet wird, wie beim Bezugszeichen 107 der Fig. 1 oder Bezugszeichen 108 der Fig. 8. Ferner ist beim P-Kanal-ν-MOS V&sub0; etwa gleich VDD. Selbst wenn diese Wirkungen berücksichtigt werden, ändern sich die vorstehend beschriebenen Ergebnisse sehr geringfügig; um jedoch einen genaueren Entwurf vornehmen zu können, ist es möglich, eine Kompensierung in einer einfachen Art und Weise durch geringfügiges Justieren der Werte von zum Beispiel VTN*, VTP* oder βR vorzunehmen.
Falls die Bedingungen so gesetzt sind, daß C&sub0;/CTOT < < 1 gilt, brauchen ferner die Wirkungen von C&sub0; nicht berücksichtigt zu werden. Alternativ ist es möglich, die nachfolgenden Gegenmaßnahmen vorzunehmen. Zum Beispiel kann das n-te-Steuergate als ein spezielles Justiergate ausgebildet werden. Aus Formel (88) folgt die nachfolgende Formel:
Der Varianzwert von C&sub0;V&sub0; wird durch Δ (C&sub0;V&sub0;) repräsentiert. Dies zeigt, daß eine Variation als eine Folge von Änderungen bei V&sub0; auftritt und Änderungen bei C&sub0; bedingt; falls dies jedoch in einer Abstimmung mit der nachfolgenden Formel
CnVn > > Δ(C&sub0;V&sub0;) ... (90)
gesetzt wird, wird diese Varianz kein Problem. In diesem Fall können alle Ausdrücke in einer unveränderten Art und Weise verändert werden, falls die Bedingungen so gesetzt sind, daß C&sub0; + Cn → C&sub0; gilt.
Der Wert von Vn kann zu 0V oder zu VDD gesetzt werden. Alternativ können andere Werte verwendet werden. Durch Einstellen des Wertes von Vn auf einen vorbestimmten Wert ist es möglich, letztendlich die Charakteristika des ν-MOS-Gates einzustellen.

Industrielle Anwendbarkeit

Wie vorstehend beschrieben, können gemäß der vorliegenden Erfindung komplexe logische Schaltungen mit Hilfe einer im Vergleich zur konventionellen Technologie extrem geringen Anzahl von Elementen konstruiert werden, und dies ist beim Fortschritt zur ultragroßen Integration logischer Schaltungen hin extrem vorteilhaft.
Ferner kann die Anzahl von Verbindungen bei einer extrem geringen Zahl gehalten werden, so daß es möglich ist, die Betriebsgeschwindigkeit der Schaltung in hohem Maße zu erhöhen. Ferner kann das Design logischer Schaltungen in einer systematischen und extrem einfachen Art und Weise durchgeführt werden, so daß die Zeitdauer, die zum Entwurf verwendet wird, enorm reduziert werden kann, und ein vollständig automatisiertes Design wird mit Hilfe von Computern möglich. Bei der vorliegenden Erfindung können die Funktionen mit Hilfe von Steuersignalen vollständig geändert werden, so daß sogenannte Soft-Hardware-Schaltungen realisiert werden können, und dies stellt ein völlig neues Ergebnis dar. Ferner ist es möglich, eine Mehrwert/Binär-Logikumwandlung frei vorzunehmen, und darüber hinaus können Funktionsblöcke, die bei mehrwertigen Logikschaltungen wichtig sind, leicht realisiert werden, so daß die vorliegende Erfindung eine Anzahl überragender Effekte zeigt. TABELLE 1 Beziehung zwischen Eingabe und Ausgabe in der Schaltung der Fig. 1 {a)
("1" steht für VDD und "0" steht für 0V) TABELLE 2 TABELLE 3
(0 steht für 0V und 1/4, 1/2 und 3/4 stehen für 1/4 VDD, 1/2 VDD bzw. 3/4 VDD) TABELLE 4 Vergleich der Gateanzahl von 3-Bit-A/D-Wandlern TABELLE 5 Vergleich der Gateanzahl von 4-Bit-A/D-Wandlern TABELLE 6 TABELLE 7

Claims

1. Halbleitereinrichtung, aufweisend:

einen ersten Neuronen-MOS-Transistor (101) mit einem ersten Halbleiterbereich mit einem Leitfähigkeitstyp, der auf einem Substrat (201) angeordnet ist, einem ersten Sourcebereich (101b, 202) und einem ersten Drainbereich (101a, 203) entgegengesetzten Leitfähigkeitstyps zu dem ersten Halbleiterbereich, der in dem ersten Halbleiterbereich vorgesehen ist, einer ersten Floatinggate-Elektrode (102, 206), die ein Schwebepotential hat und gegenüber dem ersten Sourcebereich und dem ersten Drainbereich durch eine erste isolierende Schicht (204) isoliert ist, durch die sie kapazitiv mit dem ersten Halbleiterbereich gekoppelt ist, und einer Vielzahl von Steuergate-Elektroden (208a, 208b, 208c, 208d), die mit der ersten Floatinggate-Elektrode über eine zweite isolierende Schicht (207) kapazitiv gekoppelt sind, und einer Einrichtung zum Eingeben eines ersten Signals in den ersten Neuronen-MOS-Transistor, die mit einer ersten Steuergate- Elektrode der Vielzahl von Steuergate-Elektroden verbunden ist; dadurch gekennzeichnet, daß die Einrichtung ferner einen ersten Inverter (106) aufweist, der zumindest eine Stufe aufweist und einen Eingang und einen Ausgang hat, wobei der Eingang mit der Einrichtung zum Eingeben eines ersten Signals verbunden ist und der Ausgang mit einer zweiten Steuergate-Efektrode der Vielzahl von Steuergate-Elektroden verbunden ist.

2. Halbleitereinrichtung nach Anspruch 1, aufweisend einen zweiten Neuronen- MOS-Transistor mit einem Source-, Drain- und Halbleiter-Bereich der entgegengesetzten Leitfähigkeitstypen zu jenen des Source-, Drain- bzw. Halbleiter-Bereichs des ersten Neuronen-MOS-Transistors, wobei die Floatinggate-Elektrode des zweiten Neuronen-MOS-Transistors mit dem Floatinggate des ersten Neuronen-MOS-Transistors elektrisch verbunden ist.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, aufweisend eine Vielzahl erster Inverter mit entsprechend vorbestimmten Inversionsspannungen, bei denen Signale invertiert werden, wobei das erste Signal in jeden der Vielzahl erster Inverter eingegeben wird und jedes Ausgangssignal von diesen in eine andere Steuergate-Elektrode des ersten Neuronen-MOS- Transistors eingegeben wird.

4. Halbleitereinrichtung nach Anspruch 1 oder 2, aufweisend eine Vielzahl erster Inverter mit entsprechend vorbestimmten Inversionsspannungen, bei denen Signale invertiert werden, wobei das erste Signal in jeden der Vielzahl von ersten Invertern eingegeben wird und jedes Ausgangssignal der ersten Inverter durch einen zumindest einstufigen zweiten Inverter in eine andere Steuergate-Elektrode des ersten Neuronen-MOS-Transistor eingegeben wird.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, wobei ein zweites Signal, das von dem ersten Signal unabhängig ist, in eine dritte Steuergate- Elektrode eingegeben wird, dis eine der Vielzahl von Steuergate-Elektroden des ersten Neuronen-MOS-Transistors ist.

6. Halbleitereinrichtung nach Anspruch 5, wobei das zweite Signal eine Gleichspannung mit einem vorbestimmten Wert ist.

7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, wobei ein kapazitiver Kopplungskoeffizient zwischen der ersten Steuergate-Elektrode und dem Floatinggate des ersten Neuronen-MOS-Transistors im wesentlichen gleich der Summe kapazitiver Kopplungskoeffizienten zwischen den Floatinggate-Elektroden und entsprechenden Steuergate- Elektroden gesetzt ist, die andere als die erste Steuergate-Elektrode des ersten Neuronen-MOS-Transistors sind.

8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, wobei der erste Inverter unter Verwendung eines dritten Neuronen-MOS-Transistors mit einer vierten Steuergate-Elektrode und zumindest einer fünften Steuergate- Elektrode aufgebaut ist, wobei das erste Signal in die vierte Steuergate- Elektrode eingegeben wird und ein vorbestimmtes Signal, das unabhängig von dem ersten Signal ist, in die fünfte Steuergate-Elektrode eingegeben wird.

9. Halbleitereinrichtung nach Anspruch 8, wobei das erste Signal eine Vielzahl von Signalen aufweist, die mittels einer Vielzahl von Signalleitungen zugeführt werden, wobei die entsprechenden Signale in verschiedene erste Steuergate-Elektroden der Vielzahl der ersten Gate-Elektroden eingegeben werden und in verschiedene Steuergate-Elektroden der Vielzahl vierter Steuergate-Elektroden eingegeben werden.

10. Halbleitereinrichtung nach Anspruch 9, wobei kapazitive Kopplungskoeffizienten zwischen der Vielzahl erster Steuergate-Elektroden und der Floatinggate-Elektrode des ersten Neuronen-MOS-Transistors jeweils auf etwa gleiche Werte gesetzt werden.

11. Halbleitereinrichtung nach einem der Ansprüche 8 bis 10, aufweisend einen vierten Neuronen-MOS-Transistor mit einem Source-, Drain- und Halbleiter- Bereich mit entgegengesetztem Leitfähigskeittyp zu jenem des Source-, Drain- und Halbleiter-Bereichs des dritten Neuronen-MOS-Transistors, wobei die Floatinggate-Elektrode des vierten Neuronen-MOS-Transistors mit dem Floatinggate des dritten Neuronen-MOS-Transistors elektrisch verbunden ist.

12. Halbleitereinrichtung nach einem der Ansprüche 8 und 11, wobei der Neuronen-MOS-Transistor eine fünfte Steuergate-Elektrode hat und der kapazitive Kopplungskoeffizient zwischen der fünften Steuergate-Elektrode und dem Floatinggate des dritten Neuronen-MOS-Transistors etwa gleich dem zwischen den Werten der vierten Steuergate-Elektrode und dem Floatinggate gesetzt ist.

13. Halbleitereinrichtung nach einem der Ansprüche 5 und 12, wobei der dritte Neuronen-MOS-Transistor eine Vielzahl der fünften Steuergate-Elektroden hat und der kapazitive Kopplungskoeffizient zwischen der vierten Steuergate-Elektrode und dem Floatinggate des dritten Neuronen-MOS- Transistors im wesentlichen gleich der Summe der kapazitiven Kopplungskoeffizienten zwischen den fünften Steuergate-Elektroden und dem Floatinggate ist.

14. Halbleitereinrichtung nach einem der Ansprüche 8 bis 13, wobei zumindest eine der fünften Steuergate-Elektroden mit einem Ausgang eines Flipflops verbunden ist, das ein binäres Signal speichert.

15. Halbleitereinrichtung nach einem der Ansprüche 1 bis 14, wobei ein Lastelement mit der Source eines fünften Neuronen-MOS-Transistors verbunden ist und die Source mit der ersten Steuergate-Elektrode verbunden ist.

16. Halbleitereinrichtung nach Anspruch 15, wobei der fünfte Neuronen-MOS- Transistor eine Anzahl n von Steuergate-Elektroden hat und binäre Signale mit n-Bit in entsprechende Steuergateelektroden eingegeben werden.

17. Halbleitereinrichtung nach Anspruch 16, wobei kapazitive Kopplungskoeffizienten zwischen der Zahl n von Steuergate-Elektroden und dem Floatinggate des fünften Neuronen-MOS-Transistors auf etwa äquivalente Werte gesetzt werden.

18. Halbleitereinrichtung nach Anspruch 16, wobei C&sub2; = 2 · C&sub1;, C&sub3; = 2² · C&sub1;, C&sub4; = 2³ · C&sub1; ..., Cn = 2n-1 · C&sub1; ist, falls kapazitive Kopplungskoeffizienten zwischen der Anzahl n von Steuergate-Elektroden und dem Floatinggate des fünften Neuronen-MOS-Transistors durch C&sub1;, C&sub2;, C&sub3; ..., Cn dargestellt werden.

19. Halbleitereinrichtung nach einem der Ansprüche 15 bis 18, wobei der fünfte Neuronen-MOS-Transistor zumindest eine sechste Steuergate-Elektrode hat und eine feste Gleichspannung an die sechste Steuergate-Elektrode angelegt wird.

20. Halbleitereinrichtung nach einem der Ansprüche 15 bis 19, wobei der fünfte Neuronen-MOS-Transistor Source und Drain vom N-Typ hat und das Lastelement einen sechsten Neuronen-MOS-Transistor aufweist, der Source und Drain vom P-Typ hat.

21. Halbleitereinrichtung nach Anspruch 20, wobei VTp* gleich oder größer als VTn* ist, falls die Schwellenspannung aus Sicht der Floatinggate-Elektrode des fünften Neuronen-MOS-Transistors (das Potential des Floatinggates, um den Kanal zwischen Source und Drains im Falle des Messens von der Source auszubilden) durch VTn* dargestellt wird und die Schwellenspannung aus des Sicht des Floatinggates des sechsten Neuronen-MOS-Transistors durch VTp* dargestellt wird.

22. Halbleitereinrichtung nach Anspruch 20 oder 21, wobei eine Inversionsschicht vom N-Typ zwischen der Source und dem Drain ausgebildet ist, wenn das Floatinggate-Potential des fünften Neuronen-MOS- Transistors hinsichtlich des Sourcepotentials einen negativen Wert hat.

23. Halbleitereinrichtung nach einem der Ansprüche 1 bis 22, wobei ein Signal, dessen Wert mittels des Potentials von dem Drain des ersten Neuronen- MOS-Transistors bestimmt wird, in zumindest eine der Steuergate- Elektroden des ersten Neuronen-MOS-Transistors eingegeben wird.

24. Halbleitereinrichtung nach einem der Ansprüche 8 bis 23, wobei ein Signal, dessen Wert mit Hilfe des Potentials des Drains des ersten Neuronen-MOS- Transistors bestimmt wird, in zumindest eine der Steuergate-Elektroden von zumindest einem, dem dritten Neuronen-MOS-Transistor eingegeben wird.

25. Halbleitereinrichtung nach einem der Ansprüche 1 bis 24, wobei bei zumindest einem Neuronen-MOS-Transistor dessen Floatinggate mit der Source oder dem Drain von zumindest einem Transistor vom MOS-Typ verbunden ist.