DE69215135T2

DE69215135T2 - Takterzeugungsschaltung eines seriellen digitalen Mehrnormenvideosignals mit automatischer Formaterkennung

Info

Publication number: DE69215135T2
Application number: DE69215135T
Authority: DE
Inventors: David L Hershberger
Original assignee: Grass Valley Group Inc
Current assignee: Grass Valley Group Inc
Priority date: 1991-04-30
Filing date: 1992-04-24
Publication date: 1997-05-07
Anticipated expiration: 2012-04-25
Also published as: US5111160A; CA2063837C; DE69215135D1; JPH0662269A; EP0511798A2; EP0511798B1; EP0511798A3; JP2630343B2; CA2063837A1

Description

Allgemeiner Stand der Technik

Die vorliegende Erfindung betrifft die digitale Videosignalverarbeitung und speziell die Erzeugung eines Wechselfrequenz-Taktsignals zur Verwendung mit seriellen Videosignalen in einer beliebigen Anzahl unterschiedlicher Standard-Videoformate.
Es ist sehr praktisch, wenn es möglich ist, gemäß einer von vielen verschiedenen Videonormen formattierte Bilder unter Verwendung von nur einer integrierten Parallel- Serienumsetzerschaltung oder Serien-Parallelumsetzerschaltung zu bearbeiten. Jedoch arbeiten die seriellen Datenformate der am meisten verbreiteten Videonormen bei unterschiedlichen Datengeschwindigkeiten. Die digitale Komponenten-Videonorm D1 (CCIR 601/SMTE RP125) setzt eine Taktfrequenz von 2700,000 MHz voraus, während das digitale NTSC-Videogemisch D2 auf einer Taktfrequenz von 143,182 MHz arbeitet, und wobei das digitale PAL-Videogemisch D2 auf einer Taktfrequenz von 177,345 MHz arbeitet. Eine vorgeschlagene neue Norm schreibt eine Taktfrequenz von 360,000 MHz vor.
Frühere Versuche zur Erzeugung eines Wechselfrequenz-Taktgebers zur Bearbeitung digitaler Bilder in drei vorliegenden Normen verwendeten einen spannungsgeregelten Oszillator (VCO), der über den gesamten Bereich bestehender Normen von 143 bis 270 MHz funktionsfähig ist. Die Notwendigkeit der Funktionsweise über einen derart umfassenden Frequenzbereich machte den Einsatz eines RC-Oszillators erforderlich. RC-Oszillatoren können in dem VHF- bzw. UKW-Bereich nur schwer verwirklicht werden und weisen einen hohen Zittergrad aufgrund ihrer niedrigen Güte von 1 auf.
Um das Zittern zu verringern wird vorzugsweise ein LC- Oszillator mit höherer Güte von 10 bis 20 oder darüber verwendet. Die LC-Oszillatoren weisen im allgemeinen jedoch nicht den umfassenen Bereich der Frequenzabstimmung auf, der für diese Anwendung erforderlich ist. Dabei können drei bis vier einzelne Oszillatoren verwendet werden, wobei je nach Notwendigkeit zwischen diesen umgeschaltet wird. Es ist auch möglich, daß ein Oszillatorkreis zwischen drei oder vier verschiedenen LC-Resonatoren geschaltet werden kann. Jedoch weisen diese beiden Versuche in bezug auf die Bauteilekosten, die Schaltungsfläche und die Ausrichtung hohe Kostenanforderungen auf. Dabei wäre die Realisierung der Umschaltfunktion ohne eine gewisse Verschlechterung der Leistungsfähigkeit des Oszillators sehr schwierig.
In US-A-4.958.228 wird ein Analog-Digital-Umsetzer offenbart, bei dem erste und zweite spannungsgeregelte Oszillatoren verwendet werden, wobei jeder dieser Oszillatoren im Verhältnis zueinander unterschiedliche Frequenzen erzeugt, die von einem analogen Steuerungssignal abhängig sind. Für die Ausgabe eines der VCO-Ausgangssignale wird ein Schalter verwendet. Ein Frequenzteiler sieht ein Signal zum Vergleich mit dem digitalisierten, eingegebenen, analogen Videosignal vor, und wenn das Signal des Frequenzteilers über einen Zeitraum, der einem vorbestimmten Bezugszeitraum entspricht oder diesen überschreitet, immer noch nicht synchron zu dem digitalen Videosignal ist, so wählt der Schalter den anderen VCO-Ausgang aus.
In JP-A-60070888 wird ein Signalgenerator offenbart, bei dem ein Frequenzoszillator und ein spannungsgeregelter Oszillator verwendet werden, wobei die entsprechende Ausgabe gemäß einer gewünschten Fernsehnorm, wie zum Beispiel NTSC oder PAL, geteilt wird, und wobei eine Eingabe in einen Phasenregelkreis zur Regelung der Ausgangsfrequenz des spannungsgeregelten Oszillators erfolgt. Die Frequenz des spannungsgeregelten Oszillators wird in einen Zähler eingegeben, um das gewünschte Taktsignal vorzusehen

Zusammenfassung der Erfindung

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltung zur Erzeugung von Wechselfrequenz- Taktsignalen vorzusehen, die sich zur Verwendung in Verbindung mit digitalen Komponentenvideo D1, digitalen NTSC- und PAL- Videosignalgemischen D2 und dem neuen vorgeschlagenen Standard- Videoformat eignen, wobei bei dem neuen Format ein Taktsignal mit 360 MHz verwendet wird.
Vorgesehen ist gemäß der vorliegenden Erfindung eine Mehrnormen-Videofrequenztaktquelle gemäß dem gegenständlichen Anspruch 1.
Ein spannungsgeregelter Vergleichsoszillator mit hoher Güte und mit schmaler Abstimmungsbandbreie erzeugt eine Oszillator- Ausgangsfrequenz, die einer Frequenzteilung durch vier alternative Konstanten unterzogen wird, um vier verschiedene Taktfrequenzen für die vier digitalen Videonormen zu erzeugen, die Komponente D1 auf 270 MHz, das NTSC-Gemisch D2 auf 143 MHz, das PAL-Gemisch D2 auf 177 MHz und eine vorgeschlagene neue Komponenten-Videonorm, die auf 360 MHz funktionsfähig ist.
Unter Verwendung der vorliegenden Erfindung ist es möglich, automatisch zu erkennen, welche Videonorm vorliegt, und wobei demgemäß das entsprechende Taktsignal erzeugt werden kann.
Ein Taktgeber ist vorgesehen, um ein Taktsignal auf der Frequenz zu erzeugen, die für eines der Videoformate erforderlich ist, und wobei ein Phasenregelkreis versucht, die eingehenden Signale auf dieser Frequenz zu halten bzw. zu verriegeln. Wenn innerhalb eines vorbestimmten Zeitraums keine Verriegelung eintritt, erzeugt der Taktgeber ein Taktsignal auf einer Frequenz, die für ein anderes Videoformat erforderlich ist, und wobei die Phasenverriegelung erneut versucht wird. Dieser Vorgang wird solange wiederholt, bis eine Verriegelung eintritt. Wenn eine Verriegelung erreicht worden ist, wird das Video optional auf Gültigkeit innerhalb des Formats überprüft, das mit der Norm übereinstimmt, die der Taktfrequenz zugeordnet ist, die die Verriegelung erzeugt hat.
Der Gegenstand der vorliegenden Erfindung wird in dem zusammenfassenden Teil der vorliegenden Beschreibung besonders ausgeführt und getrennt beansprucht. Jedoch werden die Anordnung und die Funktionsweise in Verbindung mit weiteren Vorteilen und Aufgaben in bezug auf die folgende genaue Beschreibung und die beigefügten Zeichnungen am besten verständlich.

Kurze Beschreibung der Zeichnungen

Es zeigen:
die Figuren 1A und 1B Blockdiagramme erfindungsgemäßer Taktgeberschaltungen;
Figur 2 Division-durch-3, -4, -5 oder -7,5-Schaltkreise, die sich zur Realisierung der vorliegenden Erfindung eignen;
Figur 3 ein Taktdiagramm der Funktionsweise des Abschnitts Division-durch-7,5 der Division-durch-Schaltungsanordnung;
Figur 4 ein Blockdiagramm einer Schaltung, die sich zur Realisierung des erfindungsgemäßen Aspekts der automatischen Videoformaterkennung in Verbindung mit einem Parallel- Serienumsetzer eignet;
Figur 5 ein Blockdiagramm einer Schaltung, die sich zur Realisierung des erfindungsgemäßen Aspekts der automatischen Videoformaterkennung in Verbindung mit einem Serien- Parallelumsetzer eignet;
Figur 6 ein Blockdiagramm eines NRZ-Takt- und Datenwiedergewinnungssystems mit einem Phasendetektor, einem Frequenzdetektor und einer Verriegelungsdetektoranordnung, die sich zur Verwirklichung der vorliegenden Erfindung eignen;
Figur 7 eine Prinzipskizze des in dem NRZ-Takt- und Datenwiedergewinnungssystem verwendeten Frequenzdetektors;
Figur 8 ein Taktdiagramm der Funktionsweise des Frequenzdetektors aus Figur 7; und
Figur 9 ein Blockdiagramm des in dem NRZ-Takt- und Datenwiedergewinnungs system verwendeten Verriegelungsdetektors.

Genaue Beschreibung

Zwischen den vier erforderlichen Taktfrequenzen, die für das digitale Komponentenvideoformat Dl, die digitalen NTSC- und PAL-Videogemischformate D2 und das neue vorgeschlagene Videoformat, bei dem eine Taktfrequenz von 360 MHz verwendet wird, erforderlich sind, exixtiert eine vorteilhafte Beziehung, d.h., es gibt ein schmales Frequenzband, das eine Oberschwingung jeder dieser Frequenzen aufweist. Diese Beziehung ist in der folgenden Tabelle 1 dargestellt. TABELLE 1
Hiermit wird festgestellt, daß jede der Oberschwingungsfrequenzen innerhalb von 0,75% der Frequenz in der Mitte zwischen der höchsten und der niedrigsten Oberschwingung liegt. In bezug auf Figur 1A muß ein auf 2144 MHz arbeitender spannungsgeregelter Oszillator (VCO) 20' nur um bis zu einem Dreiviertelprozent ausgesteuert werden und dann durch den entsprechenden Faktor der Division-durch-Schaltung 18' geteilt werden, um eine der vier verlangten Frequenzen zu erreichen. Ein LC-Oszillator mit hoher Güte und geringem Zittern kann diesen Frequenzabstimmungsbereich leicht erreichen, da der größte Teil der Frequenzwechselbereitschaft bei diesem Versuch durch die digitalen Frequenzteiler 18' und nicht durch den spannungsgeregelten Oszillator 20' vorgesehen wird.
Bei einem Oszillator mit deutlich höherer Güte wird weniger Zittern erzeugt, und wobei Videoausrüstungen, die erfindungsgemäße Parallel-Serlenumsetzer und Serien- Parallelumsetzer einsetzen, in längeren und komplexeren Ketten und anderen Anordnungen zusammengesetzt werden können, ohne daß das kumulative Zittern Probleme erzeugt.
Ein Videonormauswahl-Regelkreis 15' erzeugt Frequenzregelungs- und Faktorauswahlsignale in übereinstimmenden Paaren (gemäß der Darstellung in obiger Tabelle) zur Regelung des VCO 20' und der Division-durch-Schaltung 18'. Wie dies nachstehend im Text beschrieben wird, kann ein Phasenregeikreis als Teil des Videonormauswahl-Regelkreises 15' zur Phasensynchronisierung der erzeugten Taktfrequenz mit eingehenden externen Takten verwendet werden.
In eine integrierte Emitteranschlußlogikschaltung mit einem externen Resonator kann zwar ein VCO mit 2,144 GHz unter Verwendung herkömmlicher Kunststoffverpackung sowie Drahtverbindungen und Buchsen eingebaut werden, jedoch ist die Durchführung dieses Vorgangs schwierig und aufgrund der vorkommenden hohen Frequenzen problemanfällig. Einfacher ist die Gestaltung eines derartigen Oszillators mit einer niedrigeren Frequenz, wie etwa mit der Hälfte von 2,144 GHz. In Tabelle 2 ist dargestellt, wie die gleichen vier Taktfrequenzen aus einer Quelle gewonnen werden können, die auf 1,072 GHz arbeitet. TABELLE 2
In Figur 1B ist ein 1,0X GHz VCO 20 dargestellt, der der Division-durch-Schaltung 18 eine verstellbare Oszillatorausgangsfrequenz zuführt, wobei die Schaltung diese Frequenz durch 3, 4, 6 oder 7,5 teilt. Erneut erzeugt ein Videonormauswahl-Regelkreis 15 Frequenzregelspannungen und Faktorauswahlsignale in übereinstimmenden Paaren (wie dies in der obigen Tabelle 2 dargestellt ist) zur Regelung des VCO und der Division-durch-Schaltung 18.
In bezug auf Figur 2 empfängt die Division-durch-Schaltung 18 mit den Tellern 3, 4, 6 oder 7,5 das VCO-Taktsignal und zwei Faktorauswahlsignale, wobei alle drei Signale einem Modulo-15- Zweistufenzähler 11 zugeführt werden. Der Modulo-15- Zweistufenzähler 11 umfaßt einen schnellen Vorteilerabschnitt, der eine Division durch 2 oder 3 vorsieht, und einen langsameren
Division-durch-7-Welligkeitszähler. Der Division-durch-7-Zähler sieht auf der mit "2/3" bezeichneten Leitung eine Rückführung vor, wodurch dem schnellen Vorteiler, der eine Division durch 2 oder 3 vorsieht, mitgeteilt wird, wenn dessen Modulus gewechselt werden soll. Der Vorteil eines Zweistufenzählers 11 liegt darin, daß es sich nur bei den beiden Flip-flops in dem Vorteiler um schnelle Vorrichtungen handeln muß, die viel Strom verbrauchen, wobei der Rest der Schaltungsanordnung in der Divison-durch- Schaltung 18 mit den Tellern 3, 4, 6 bzw. 7,5 mit langsameren Vorrichtungen versehen werden kann, die weniger Strom verbrauchen.
In Tabelle 3 und den Figuren 2 und 3 ist dargestellt, wie der Zweistufenzähler 11 15 Zustände erzeugt, und wie vier dieser Zustände erkannt und verzögert werden, um die Ausgabe Division- durch-7,5 zu erzeugen. In Figur 3 stellen die Kurvenformen FFF0 und FFF1 die Zustände der beiden schnellen Flip-flops dar, die Teil des schnellen Division-durch-2 bzw. -3-Vorteilers sind, während die Kurvenformen SFF0, SFF1 und SFF2 die Zustände der drei langsameren Flip-flops darstellen, die Teil des Division- durch-7-Abschnitts des Zweistufenzählers 11 sind. TABELLE 3
Hiermit wird festgestellt, daß es sich bei dem erkannten Zustand immer um einen Zustand handelt, bei dem der langsamere Division- durch-7-Welligkeitszähler einen vollen Taktzyklus zur Stabilisierung aufweist, bevor der schnelle Vorteiler den erkannten Zustand erreicht.
Aus den Figuren 2 und 3 wird deutlich, daß das Auftreten der durch den Zweistufenzähler 11 erzeugten Zustände 2, 6, 10 und 14 durch den 2,6-Detektor 12 und den 10,14-Detektor 13 erkannt wird. Bei dem Ausgang des 2,6-Detektors 12 handelt es sich um den Knoten A, dem Eingang in das Flip-flop FF1. Bei dem in Figur 3 mit A bezeichneten Signal handelt es sich um das Signal, das in Figur 2 an dem Knoten A dargestellt ist. Bei dem Ausgang des 10,14-Detektors 13 handelt es sich um das Signal an dem Knoten B, dem Eingang in das Flip-flop FF3, wobei das Signal in Figur 3 mit B bezeichnet ist. Die Impulse an A werden durch das Flip- flop FF1 um eine Taktperiode und durch das Flip-flop FF2 um eine weitere Halbdauer verzögert, so daß sie zu dem in der Figur 3 dargestellten Signal C werden. Die Impulse an B werden durch FF3 um eine Taktperiode verzögert, so daß sie zu dem mit D gekennzeichneten Signal werden. Die Signale C und D werden oder- mäßig verknüpft und durch das NOR-Glied 17 invertiert, so daß das Signal E aus Figur 3 erzeugt wird. Als Reaktion auf das Signal E kippt das Flip-flop FF4, so daß die Division-durch-7,5- Ausgabe erzeugt wird, die unten in Figur 3 dargestellt ist. Hiermit wird festgestellt, daß die Division-durch-7,5-Ausgabe tatsächlich eine Dauer aufweist, die bei 7,5 Zyklen des eingegebenen VCO-Taktsignals am Beginn von Figur 3 liegt, zum Beispiel von der Mitte des Zustands 4 bis zu dem Anfang des Zustands 12.
Da beide Flanken des Bezugstaktsignals für die Erzeugung des Division-durch-7,5-Ausgangstaktsignals für die NTSC-Norm D2 verwendet werden, kann in dem Ausgangstakt ein geringes Ausmaß der F/2-Phasenmodulation entstehen, wenn der Bezugstakt nicht genau symmetrisch ist. Aus diesem Grund ist die Erzeugung eines Bezugstaktes wünschenswert, der eine größtmögliche Symmetrie aufweist, und wobei dafür eine symmetrische Schaltkreisanordnung verwendet wird. In der Ausgabe ist die Phasenmodulation in dem Ausmaß vorhanden, in dem die Symmetrie ungenau ist. Die Obergrenze dieser Phasenmodulation liegt bei 180/7,5 oder 24 Grad, wobei sie in der Praxis jedoch deutlich niedriger ist.
Das Division-durch-7,5-Ausgangssignal stellt einen Eingang in den Multiplexer 21 dar. Der Division-durch-3-Ausgang des Vorteilerabschnitts des Zweistufenzählers 11 stellt einen weiteren Eingang in den Multiplexer 21 dar. Der Vorteiler erzeugt ferner eine Division-durch-2-Ausgabe. Die Division- durch-2- und die Division-durch-3-Ausgaben des Vorteilerabschnitts des Zweistufenzählers 11 werden jeweils einer der Division-durch-2-Schaltungen 15 und 14 zugeführt. Bei den Ausgaben dieser Division-durch-2-Schaltungen 15 und 14 handelt es sich um Division-durch-4- bzw. Division-durch-6- Ausgaben, und wobei diese ebenso den Eingängen des Multiplexers 21 zugeführt werden.
Faktorauswahlsignale wählen den entsprechenden Eingang des Multiplexers 21 als Multiplexerausgang aus. Die Faktorauswahlsignale werden ferner dem Zweistufenzähler 11 zugeführt, um diesen für den entsprechenden Betriebsmodus einzustellen, d.h. für Division-durch-2, Division-durch-3 oder Division-durch-7,5.
Die Schaltungsanordnung 18 mit einer Division durch 3, 4, 6 oder 7,5 ist in Figur 2 mit vier Division-durch-2-Schaltungen dargestellt, d.h. der Vorteilerabschnitt des Zweistufenzählers 11, die Division-durch-2-Schaltungen 14 und 15 und FF4, können bei zusätzlichem Multiplexieren von zwei dieser Einrichtungen weggelassen werden, um eine zusätzliche Reduzierung des Stromverbrauchs vorzusehen.
In bezug auf die Figuren 4 und 5 kann die vorliegende Erfindung in einem Phasenregelkreis eingesetzt werden, der einen Teil eines Video-Parallel-Serienumsetzers bzw eines Video-Serien- Parallelumsetzers darstellt. Ein Video-Parallel-Serienumsetzer setzt Videomformationen aus einem parallelen Zustand in einen seriellen Zustand um, wobei ein Video-Serien-Parallelumsetzer Videomformationen aus dem seriellen Zustand in den parallelen Zustand umsetzt. Kennzeichnenderweise weisen die parallelen Informationen im jedem dieser Formate eine Breite von 10 Bits auf. In Figur 4 is eine geeignete Realisierung eines Parallel- Serienumsetzers gemäß einem Aspekt der vorliegenden Erfindung dargestellt, während in Figur 5 eine geeignete Realisierung eines Serien-Parallelumsetzers dargestellt ist.
In Figur 4 wird eine parallele Takteingabe einem Frequenz-, Phasen- und Verriegelungsdetektor 90 zugeführt, der Teil eines Phasenregelkreises ist. Der in Figur 6 in näheren Einzelheiten dargestellte Frequenz-, Phasen- und Verriegelungsdetektor 90 umfaßt einen Phasendetektor 10, einen Frequenzdetektor 50 und einen Verriegelungsdetektor 30. Der Frequenz-, Phasen- und Verriegelungsdetektor 90 weist auf (+) und ab (-) Ausgänge auf, die Eingaben in einen Schleifenfilter 26 darstellen. Der Schleifenfilter 26 erzeugt eine Regelspannung für den spannungsgeregelten Oszillator 20. Der Schleifenfilter 26, bei dem es sich in geeigneter Weise um eine Ladungspumpe handelt, empfängt die Impulse "auf" und "ab" von dem Frequenz-, Phasen- und Verriegelungsdetektor 90 und integriert deren Differenz in ein analoges Steuerungssignal des VCO mit ausschließlich Niederfrequenzkomponenten.
Die Oszillatorausgabe wird durch die Division-durch-Schaltung 18 gemäß dem Zustand der Faktorauswahlsignale der Steuerlogik 75 durch 3, 4, 6 oder 7,5 dividiert. Wenn die Schleife entsprechend geschlossen ist, handelt es sich bei dem Ausgang der Division- durch-Schaltung 18 um den gewünschten seriellen Takt. Die Ausgabe der Division-durch-Schaltung 18 wird in der Division- durch-10-Schaltung 19 ferner durch 10 geteilt, um ein regeneriertes paralleles Taktsignal zu erzeugen. Das regenerierte parallele Taktsignal wird durch den Frequenz-, Phasen- und Verriegelungsdetektor 90 mit dem eingegebenen, parallelen Taktsignal verglichen. Wie dies bereits vorstehend im Text beschrieben worden ist, verlaufen die +/- Ausgaben des Frequenz-, Phasen- und Verriegelungsdetektors 90 zu dem Schleifenfilter 26, um die Ausgangsfrequenz des VCO zu regeln. Der Frequenz-, Phasen- und Verriegelungsdetektor 90 erzeugt ferner eine "Verriegelungs"-Ausgabe, die von der Steuerlogik 75 überwacht wird, so daß die Steuerlogik 75 darüber informiert ist, wann eine Verriegelung erzielt worden ist und wann sie verloren gegangen ist.
Die Steuerlogik 75 empfängt drei Bits von "Modus ein" Informationen und erzeugt drei Bits von "Modus aus" Informationen. Ein weiteres Bit jeder Art kann für zukünftige Videonormen oder zu Prüfzwecken hinzugefügt oder reserviert werden. Die Bedeutung des Zustands der drei verwendeten Bits ist aus Tabelle 4 ersichtlich und wird in dem folgenden Text beschrieben. TABELLE 4 CODES FÜR MODUS-EIN MODUS-AUS
Die Codes "Modus ein" fordern die Steuerlogik 75 auf, die Division-durch-Schaltungsanordnung 18 auf die Division-durch- Konstanten einzustellen, die NTSC D2, PAL D2, D1 oder 360 Megabit zugeordnet sind, oder es wird festgestellt, ob die eigene Routine zur Bestimmung des Moduses ausgeführt werden soll, d.h. der Modus "Automatik". Die Modi NTSC D2 w/TRS und PAL D2 w/TRS werden an Stelle der Modi NTSC D2 und PAL D2 verwendet, wenn die Taktbezugssignale eingeschlossen werden sollen (unter Verwendung der dargestellten Schaltungsanordnung und ferner unter Steuerung der Steuerlogik 75). Der Modus "Chip Rücksetzung" setzt alles in einen bekannten Zustand, wie dies der Name an sich ausdrückt.
Die Codes "Modus aus" werden von der Steuerlogik 75 dazu verwendet, andere Schaltungen über den Zustand der gesteuerten Schaltungsanordnung zu informieren. "PLL unverriegelt" zeigt an, daß der Phasenregelkreis nicht geschlossen bzw. verriegelt ist, und zwar entweder aufgrund einer unzweckmäßigen Datengeschwindigkeit bzw. gar keiner Eingabe. "PLL unverriegelt" wird gemeldet, während es sich bei dem Eingabemodus um "Automatik" handelt, wobei die Steuerlogik weiterhin nach der richtigen Frequenz sucht, und wobei sie durch das Signal "Modus ein" auf eine bestimmte Frequenz gerichtet worden ist, und wobei keine Verriegelung möglich ist, da der parallele Takt eine andere Frequenz aufweist.
Wenn der (optionale) Detektor 80 für ein gültiges Video bei verriegeltem Phasenregelkreis kein gültiges Video gefunden hat, so wird auf den Leitungen "Modus aus" ein ungültiges Video" gemeldet. Wenn ein gültiges Videosignal erfaßt worden ist, so wird der entsprechende Code "erfaßt" für NTSC D2, PAL D2, D1 oder 360 Megabit gemeldet. Der etwaig eingesetzte Detektor 80 für ein gültiges Video kann so gestaltet werden, daß er verschiedene Komplexitätsstufen aufweist. In Digital Transmission Systems, von David R. Smith, herausgegeben von der Van Nostrand Reinhold Company, 1985, wird eine entsprechende Theorie zur Gestaltung eines Detektors mit entsprechender Komplexitätsstufe beschrieben. Dieses Buch enthält eine dem Stand der Technik entsprechende Beschreibung über digitale Übertragung und Erfassung in Gegenwart von Signalstörungen.
In dem Automatik-Modus steuert die Steuerlogik 75 die Division- durch-Schaltung 18 mit den Teilern 3, 4, 6 oder 7,5 derart, daß eine Teilung durch 7,5 durchgeführt wird, wobei es sich dabei um die dem Format NTSC D2 zugeordnete Zahl handelt. Die Modi werden in der Reihenfolge ihrer Frequenzen ausprobiert, und zwar von der niedrigsten Frequenz zu der höchsten, um eine Verriegelung an Oberschwingungen zu vermeiden. Wenn es sich bei dem Eingabemodus nicht um einen der Modi "w/TRS" handelt, so erzeugt die Steuerlogik das entsprechende "erfaßt" Modus-aus-Signal. Wenn einer der Modi "w/TRS" ausgewählt worden ist, so sorgt die Steuerlogik 75 dafür, daß der Detektor 80 für ein gültiges Video nach gültigen TRS-Signalen in der aktuellen Norm sucht. Wenn ein gültiges TRS-Signal erfaßt wird, erzeugt die Steuerlogik 75 das entsprechende "erfaßt" Modus-aus-Signal, um dadurch anzuzeigen, daß in diesem Format eine Verriegelung erfaßt worden ist.
Die Steuerlogik 75 gibt dem Phasenregelkreis Zeit für den Verriegelungsdetektor 30 in dem Frequenz-, Phasen- und Verriegelungsdetektor 90 von etwa 60 Mikrosekunden bzw. der Zeit einer Zeile des Videos, um die Erfassung einer Verriegelung anzuzeigen. Wenn während dieser Zeit keine Phasenverriegelungsanzeige erfolgt, so sorgt die Steuerlogik 75 dafür, daß die Division-durch-Schaltung 18 eine Division durch die dem Format mit der nächst höheren Frequenz zugeordnete Zahl durchführt. Ferner setzt die Steuerlogik 75 den Frequenz-, Phasen- und Verriegelungsdetektor 90 zurück und wartet danach auf ein weiteres Zeilenintervall, um festzustellen, ob der Verriegelungsdetektor 30 auf der neuen Frequenz eine Verriegelung anzeigt. Wen eine Verriegelung erfaßt wird und es sich bei dem "Modus ein" um einen der Modi "w/TRS" handelt, so weist der Detektor 80 für ein gültiges Video mehrere Zeilenintervalle auf, um das Taktbezugssignal zu erfassen.
Wenn der gewünschte Modus auf der gegebenen Frequenz nicht erfaßt wird, fährt die Steuerlogik 75 mit deren Zyklus durch die verschiedenen Möglichkeiten fort und sucht solange nach einer erfolgreichen Erfassung, bis eine solche gefunden wird. Bei einigen Anwendungen kann die Taktgeberschaltung in den Automatik-Modus versetzt werden, bevor dem Eingang überhaupt ein Video zugeführt wird. Der Detektor 80 für ein gültiges Video ist erforderlich, wenn die Taktgeberschaltung auf diese Weise eingesetzt wird, da die Wahrscheinlichkeit einer Verriegelung an einer Oberschwingung einer ungültigen Frequenz größer ist, wenn nicht bekannt ist, wo sich die Schaltung in der Folge von Videonormen befindet, wenn das eingehende Video zum ersten Mal erscheint.
In bezug auf Figur 5 ist die Realisierung mit einem Serien- Parallelumsetzer der Realisierung mit einem Parallel- Serienumsetzer sehr ähnlich, mit der Ausnahme, daß die Ausgabe der Division-durch-10-Schaltung 19' hier als parallele Taktausgabe verwendet wird, während die Ausgabe der Division- durch-Schaltung 18 mit den möglichen Teilern 3, 4, 6 oder 7,5 dem Frequenz-, Phasen- und Verriegelungsdetektor 90 zugeführt wird. Hiermit wird festgestellt, daß die Phasenmodulation der vorstehend im Text beschriebenen Taktausgabe Division-durch-7,5 nicht in der parallelen Taktausgabe der Division-durch-10- Schaltung 19' erscheint, da es sich bei dem Division-durch-10- Vorgang In Reihenanordnung mit dem Division-durch-7,5-Vorgang effektiv um eine Division-durch-75-Operation handelt, und wobei die parallele Taktausgabe den Zustand immer auf der gleichen Flanke des VCO-Takts ändert.
Ein weiterer Unterschied zwischen der Realisierung der Parallel- Serienumsetzung und der Realisierung der Serien- Parallelumsetzung liegt darin, daß der (optionale) Detektor 80' für ein gültiges Video hierbei kein paralleles, sondern ein serielles Videoeingangssignal untersucht.
In bezug auf die Figuren 4 und 5 wird hiermit festgestellt, daß die Signale "Modus ein" und "Modus aus" aus den gleichen Richtungen kommen und in die gleichen Richtungen verlaufen, wie die parallelen Signale. Da diese Schaltungen normalerweise zur Umsetzung zwischen externen seriellen und internen parallelen Daten für eine Videausrüstungseinrichtung verwendet werden, wird davon ausgegangen, daß die externe Umgebung in die Richtung verläuft, in die die Datenumgebung seriell ist, und wobei davon ausgegangen wird, daß die Geräte-Steuerungseinheit bzw. andere Schaltungen zur Modusbestimmung in die Richtung der Schaltung verlaufen, die die parallelen Daten bearbeitet.
In bezug auf Figur 6 wurde der erfindungsgemäße Frequenz-, Phasen- und Verriegelungsdetektor 90 in einem vollständigen System für NRZ-Takt- und Datenwiedergewinnung realisiert, das alle In der Figur 6 dargestellte Schaltungen umfaßt. Dieses NRZ- Takt- und Datenwiedergewinnungssystem ist Gegenstand der gleichzeitig anhängigen Europäischen Patentanmeldung mit der Nummer 92301912.9 (EP-A-0 502 739( des gleichen Erfinders.
In dem System aus Figur 6 wird das Anschlußflächensignal dem Phasendetektor 10, dem NRZ-Frequenzdetektor 50 und dem Verriegelungsdetektor 30 zugeführt. Der NRZ-Frequenzdetektor 50 empfängt ferner die Taktausgabe des VCO 20 und ein "Verriegelungs"-Signal von dem Verriegelungsdetektor 30. Sowohl der Phasendetektor 10 als auch der NRZ-Frequenzdetektor 50 erzeugen Signale "auf" und "ab", um den VCO 20 über den Schleifenfilter 26 zu lenken. Diese Signale "auf" und "ab" werden mit den Signalen "auf" und "ab" des Phasendetektors 10 durch ein auf-ODER-Glied 24 und ein ab-ODER-Glied 22 verknüpft. Der NRZ-Frequenzdetektor 50 erzeugt ferner Igut-Signale (nichtgut), die dem Verriegelungsdetektor 30 mitteilen, wenn die vorliegende Anschlußfläche ein Signal "auf" oder "ab" verursacht.
In bezug auf Figur 7 umfaßt der NRZ-Frequenzdetektor 50 vier Flip-flops 52, 57, 58 und 59, die durch die Anstiegsflanke des Anschlußflächensignals getaktet werden, und mit einem Flip-flop 53, das durch die abfallende Flanke des Anschlußflächensignals gemäß dem Betrieb des Wechselrichters bzw. Inverters 51 getaktet wird. Die Flip-flops 52 und 53 überwachen die Taktausgabe des VCO 20 an entgegengesetzten Flanken des Anschlußflächensignals. Ein "gutes" Anschlußflächensignal ist ein Anschlußflächensignal, dessen Anstiegsflanke bei hohem Takt des VCO 20 eintritt und dessen abfallende Flanke bei niedrigem Takt des VCO 20 eintritt. Ein gutes Anschlußflächensignal setzt somit das Flip-flop 52 und setzt das Flip-flop 53 zurück. Das NAND-Glied 54 überwacht den Q-Ausgang des Flip-flops 52 und den /Q-Ausgang des Flip-flops 53 und erzeugt jedesmal eine niedrige Ausgabe, wenn durch diese Flip-flops eine gute Anschlußfläche erfaßt worden ist. TABELLE 5 TAKT-/ANSCHLUSSFLÄCHEN-INTERFERENZEN
Das NAND-Glied 55 überwacht die Zustände der Flip-flops 52 und 53 in bezug auf den Zustand "zu niedrig", d.h. beide Flip-flops weisen einen hohen Ausgang auf. Der dritte Eingang in das NAND- Glied 55 stammt von dem Gleichstrom-Flip-flop, das durch die NAND-Glieder 62 und 63 erzeugt wird, wobei dabei ein hoher Ausgang aus dem NAND-Glied 62 und ein niedriger Ausgang aus dem NAND-Glied 63 erzeugt wird, wenn die Frequenz zu hoch ist. Der Grund für diesen dritten Eingang in das NAND-Glied 55 liegt darin, daß verhindert werden soll, daß dieses direkt aus einem "zu hohen" Zustand in einen "zu niedrigen" Zustand wechselt, ohne dazwischen einen "guten" Zustand zu durchlaufen. Wenn der letzte Zustand aus dem NRZ-Frequenzdetektor somit "ab (zu hoch)" gewesen ist, wird verhindert, daß das NAND-Glied 55 einen aktiven-niedrigen Ausgang erzeugt, der anzeigt, daß der nächste Zustand durch den niedrigen Ausgang des NAND-Glieds 63 "auf (zu niedrig" ist.
In ähnlicher Weise überwacht das NAND-Glied 56 die Zustände der Flip-flops 52 und 53 in bezug auf den Zustand "zu hoch", d.h. beide Flip-flops weisen einen niedrigen Ausgang auf. Ebenso wie in dem vorstehend beschriebenen Fall, ist vor der Erzeugung eines aktiven Signals "zu hoch" ein hoher Ausgang des NAND- Glieds 61 in dem anderen Gleichstrom-Flip-flop erforderlich, wodurch angezeigt wird, daß der letzte Zustand nicht "zu niedrig" gewesen ist.
Die Gleichstrom-Flip-flops 64 und 65, die die NAND-Glieder 60, 61 und 62, 63 aufweisen, halten die letzte bekannte Frequenzrichtung, zu niedrig, zu hoch, bzw. weder das eine noch das andere, bis eine /gut-Anschlußfläche vorkommt. Ein aktives niedriges /gut-Signal versucht beide Gleichstrom-Flip-flops freizugeben, und wobei dies in Abwesenheit eines aktiven niedrigen, /zu niedrigen oder /zu hohen Signals erfolgt.
Der Zustand der NAND-Glieder 54, 55 und 56 wird durch die Anstiegsflanke des nächsten Anschlußflächensignals in die entsprechenden Flip-flops 57, 58 und 59 getaktet, wenn das Signal Verriegelung inaktiv niedrig ist, wodurch angezeigt wird, daß der Phasenregelkreis nicht geschlossen bzw. verriegelt ist. Wenn das Signal Verriegelung aktiv hoch ist, wird angezeigt, daß eine Verriegelung eines Phasenregelkreises erfaßt worden ist, wobei das Signal Verriegelung das /gut Flip-flop 57 in dessen freigegebenen Zustand drängt, wodurch von diesem Flip-flop ein inaktiver hoher Ausgang erzeugt wird, der anzeigt, daß der Zustand "gut" ist. Das aktive hohe Verriegelungssignal sorgt ferner dafür, daß die Flip-flops "zu niedrig" und "zu hoch" deren Eingaben von den entsprechenden NAND-Gliedern 55 und 56 ignorieren und inaktive hohe Ausgänge erzeugen. Wenn die Schleife bzw. der Kreis somit geschlossen ist, kann der NRZ- Frequenzdetektor keine Ausgabe erzeugen, die diese Verriegelung zerstört, wobei die Steuerung bzw. Regelung vollständig dem Phasendetektor 10 überlassen wird.
Hiermit wird jedoch festgestellt, daß auch bei verriegeltem bzw. geschlossenem Kreis als auch bei abgeschalteten auf- und ab- Ausgängen des NRZ-Frequenzdetektors 50, weitere /gut(Anschlußflächen)-Signalausgaben aus dem NAND-Glied 54 erzeugt werden können. Wenn gemäß der vorstehenden Beschreibung somit genug /gut-Anschlußflächensignale erfaßt worden sind, kann der Verrlegelungsdetektor 30 dadurch reagieren, daß er in einen unverriegelten Zustand wechselt.
In bezug auf Figur 8 erzeugt eine Reihe von Anschlußflächensignalen entsprechende Ergebnisse unter Vorhandensein von drei unterschiedlichen Taktfrequenzen, d.h. einer korrekten, einer zu hohen und einer zu niedrigen Frequenz. In Figur 8 sind die guten Beziehungen zwischen Anschlußflächensignalen und Taktpegeln durch "0er" über dem Taktsignal gekennzeichnet, während zu niedrige Beziehungen durch ein "L" und zu hohe Beziehungen durch ein "H" gekennzeichnet sind. Uneindeutige Ergebnisse sind durch ein "?" gekennzeichnet, wenn der Takt für die ansteigende Anschlußflächenflanke niedrig und für die abfallende Anschlußflächenflanke hoch ist.
In der Zeile "Korrekte Taktfrequenz" ist alles eindeutig, da jedes Anschlußflächensignal eine "0" erzeugt. Die Zeile "Takt niedrig" ist von deutlich größerem Interesse, wobei sie die folgende Reihenfolge von Beziehungen erzeugt: "00LL??H00". Die ? werden von der Schaltungsanordnung aus Figur 7 gar nicht erkannt, wobei das "H" an der Anschlußfläche 7 ignoriert wird, da es sich bei der letzten Anzeige um ein "L" gehandelt hat, und wobei der Ausgang des NAND-Glieds 61 niedrig ist, wodurch das NAND-Glied 56 abgeschaltet wird, das ansonsten das "H" erfassen würde. Obwohl "H" nicht erkannt wird, verursacht der Ausfall der Bestätigung des NAND-Glieds 54 aufgrund des niedrigen Q-Ausgangs des Flip-flops 52 einen hohen Zustand des Ausgangs des NAND- Glieds 54, und dieser hohe Zustand wird durch das nächste Anschlußflächensignal (Anschlußfläche 8) in das Flip-flop 57 getaktet. Der andauernde hohe Ausgang des Flip-flop 57 hat keine Auswirkungen auf die Gleichstrom-Flip-flops, die die NAND- Glieder 60, 61 und 62, 63 umfassen.
Das gute Anschlußflächensignal an der Anschlußfläche 8 wird durch das NAND-Glied 54 erfaßt, dessen Ausgang als Reaktion darauf niedrig wird. Der gute Zustand der Flip-flops 52 und 53 bedeutet ferner, daß keinem der anderen NAND-Glieder 55 und 56 entsprochen wird. Der niedrige Ausgang des NAND-Glieds 54 wird an der ansteigenden Flanke des Anschlußflächensignals 9 in das Flip-flop 57 getaktet. Die gleiche ansteigende Taktflanke des Anschlußflächensignals 9 taktet ferner die hohen Stufen, die an den Ausgängen der NAND-Glieder 55 und 56 vorhanden sind, in die entsprechenden Flip-flops 58 und 59. Der niedrige Ausgang des Flip-flops 57 gibt die beiden Gleichstrom-Flip-flops 60, 61 und 62, 63 sofort frei, so daß deren Ausgänge an den NAND-Gliedern 60 und 62 niedrig werden, da deren beiden Eingänge zu diesem Zeitpunkt hoch sind. Die freigegebenen Zustände der Gleichstrom- Flip-flops 60, 61 und 62,63 geben die dritten Eingänge in die NAND-Glieder 55 und 56 frei, so daß diese den nächsten hohen bzw. niedrigen Zustand erfassen können. Wenn die Frequenz dann korrekt ist, würden danach größtenteils gute Anschlußflächensignale erfaßt, wobei das Verhalten des NRZ- Frequenzdetektors dabei dem der Zeile "Korrekte Taktfrequenz" entsprechen würde.
Wenn kein Zittern vorhanden ist, erzeugt eine fehlerhafte Frequenz Anzeigen, die denen aus Figur 8 entsprechen, wobei die gewünschte Anzeige immer einem guten Anschlußflächensignal folgt, und wobei fehlerhafte Anzeigen immer einer gewünschten Anzeige folgen und durch diese ausgegrenzt werden. In Gegenwart von Zittern folgen fehlerhafte Anzeigen jedoch manchmal einer guten Anschlußfläche und erreichen den Ausgang. Selbst bei starkem Zittern überwiegen die gewünschten Anzeigen immer deutlich die fehlerhaften Anzeigen, und wobei das System erfolgreich die korrekte Frequenz trifft.
In bezug auf Figur 9 ist ein volldigitaler Verriegelungsdetektor 30 dargestellt, der folglich keinen analogen Integrationskondensator und zugeordneten IC-Stift voraussetzt. Dabei handelt es sich um einen signifikanten Vorteil, da in den Umgebungen, in denen die vorliegende Erfindung eingesetzt wird, ein Mangel an IC-Stiften eine wichtige Konstruktionsbeschränkung darstellt. Die volldigitale Konstruktion wird durch einen sättigenden Auf-/Ab-Zähler verwirklicht, der bei jeder erfolgreichen guten Anschlußfläche um eins erhöht wird, und der bei jeder /guten-Anschlußfläche um einen höheren Wert als eins zurückzählt. Wenn der Zählwert in dem Zähler einen bestimmten Grenzwert überschritten hat, der etwa bei halbvoll liegt, so wird ein "Verriegelungs"-Signal erzeugt.
Bei dem sättigenden Auf-/Ab-Zähler 42 handelt es sich um einen Zähler, der keine zyklische Adressierung aufweist, d.h. wenn der Zähler einen vollen Zählwert erreicht, so behält er diesen bei, wenn zusätzliche Inkrementierungssignale empfangen werden. Der sättigende Auf-/Ab-Zähler 42 wird durch die Inkrementeinrichtung 38 jedesmal erhöht, wenn durch das UND-Glied 32 eine "gute" Anschlußfläche erfaßt wird, und wobei der Zähler durch die Dekrementeinrichtung 40 jedesmal verringert wird, wenn durch das UND-Glied 36 eine "schlechte" Anschlußfläche erfaßt wird. Der Wechselrichter 34 ändert das /gute-Signale in ein gutes Signal für das UND-Glied 32.
Das Verhältnis der Inkrementierungsschrittgröße (kennzeichnenderweise eins) zu der Dekrementierungsschrittgröße (kennzeichnenderweise ein Vielfaches der Inkrementierungsschrittgröße), bestimmt die Toleranz des Verriegelungsdetektors 30 in bezug auf Zittern. Es konnte festgestellt werden, daß ein Verhältnis von 1:4 eine geeignete Zittertoleranz vorsieht. Die größe des sättigenden Auf-/Ab- Zählers 42 (in Bits) bestimmt die Integrationszeit des Verriegelungsdetektors 30 und somit dessen Ansprechzeit auf einen verriegelten bzw. unverriegelten Zustand. Es existiert ein Kompromiß zwischen der Geschwindigkeit, mit der eine Verriegelung erkannt wird, und der Sicherheit dieser Erkennung. Bei der vorliegenden Anmeldung wurden 12 Binärbits für einen Gesamtzählwert von 4096 als geeignete Länge für diesen Zähler festgestellt, so daß eine Verriegelungserkennung nach einem Zählwert von 2048 erscheint. Bei minimalem Zittern erfolgt eine Verriegelungsanzeige bei etwa 270 Megabits pro Sekunde innerhalb von etwa 15 Mikrosekunden.
Bisher wurde die erfindungsgemäße Technik nur in bezug auf herkömmliche Oberschwingungen im Bereich von 2144 MHz und der Hälfte dieser Frequenz beschrieben. Gemäß der Darstellung aus den Tabellen 6 und 7 gibt es jedoch auch andere Möglichkeiten für eine ähnliche "Oberschwingungskonvergenz". Die in der Tabelle 2 beschriebene Variante wurde als die Möglichkeit ausgewählt, bei der die geringste Abstimmung des spannungsgeregelten Oszillators erforderlich ist, wobei diese Möglichkeiten unter Verwendung eines externen Varactors durch einen größeren Abstimmungsbereich des spannungsgeregelten Oszillators jedoch erweitert werden. TABELLE 6
Maximal erforderliche Abstimmung: 3,7% TABELLE 7
Maximal erforderliche Abstimmung: 1,4%
Vorstehend wurde zwar ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung beschrieben und veranschaulicht, jedoch wird der Fachmann erkennen, daß diesbezüglich zahlreiche Abänderungen und Modifikationen möglich sind, ohne dabei von Umfang der vorliegenden Erfindung gemäß den umfassenderen Aspekten abzuweichen. Zum Beispiel können in einigen vorstehend im Text beschriebenen Zusammenhängen andere Arten von Frequenzquellen dafür verwendet werden, den beschriebenen spannungsgeregelten Oszillator zu ersetzen. Die anhängigen Ansprüche umfassen alle derartigen Abänderungen und Modifikationen, die dem Umfang der Erfindung entsprechen.

Claims

1. Mehrnormen-Videofrequenztaktquelle zur Erzeugung von Taktsignalen mit einer ersten Frequenz und einer zweiten Frequenz, wobei die erste Frequenz der digitalen Datengeschwindigkeit einer ersten Videonorm entspricht, und wobei die zweite Frequenz der digitalen Datengeschwindigkeit einer zweiten Videonorm entspricht, wobei die Taktquelle folgendes umfaßt:

eine Frequenzquelle (20) mit hoher Güte und mit einem eingeschränkten Bereich der Frequenzschwankung, wobei der Bereich eine Oberschwingungsfrequenz jeder ersten und zweiten Frequenz umfaßt, wobei die Oberschwingungen die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen aufweisen, und wobei es sich bei deren Ausgang abhängig von dem Zustand eines Steuersignals der Frequenzquellen-Ausgangsfrequenz um eine erste Frequenzquellen-Ausgangsfrequenz oder eine zweite Frequenzquellen-Ausgangsfrequenz handelt;

eine Frequenzteilungseinrichtung (18) zum Teilen der Frequenzquellen-Ausgangsfrequenz durch eine erste Konstante als Reaktion auf ein erstes Steuersignal zur Erzeugung einer ersten Frequenz und durch eine zweite Konstante als Reaktion auf ein zweites Steuersignal zur Erzeugung einer zweiten Frequenz; und

eine Steuerungseinrichtung (15; 19, 26, 75, 90) zur Erzeugung des Steuersignals für die Frequenzquellen- Ausgangsfrequenz, des ersten Steuersignals und des zweiten Steuersignals gemäß der verwendeten Videonorm.

2. Mehrnormen-Videofrequenztaktquelle nach Anspruch 1, wobei es sich bei der Frequenzquelle (20) um einen spannungsgesteuerten LC-Oszillator handelt

3. Mehrnormen-Videofrequenztaktquelle nach Anspruch 1, wobei die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen zwischen 1,064 GHz und 1,080 GHz liegen, und wobei die zugeordneten Konstanten aus der folgenden Menge von Normalfrequenzen und zugeordneten Konstanten ausgewählt werden:

Takt 143,182 MHz und Konstante 7,5;

Takt 177,345 MHz und Konstante 6;

Takt 270,000 MHz und Konstante 4; und

Takt 360,000 MHz und Konstante 3.

4. Mehrnormen-Videofrequenztaktquelle nach Anspruch 1, wobei die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen zwischen 2,128 GHz und 2,160 GHz liegen, und wobei die zugeordneten Konstanten aus der folgenden Menge von Normalfrequenzen und zugeordneten Konstanten ausgewählt werden:

Takt 143,182 MHz und Konstante 15;

Takt 177,345 MHz und Konstante 12;

Takt 270,000 MHz und Konstante 8; und

Takt 360,000 MHz und Konstante 6.

5. Mehrnormen-Videofrequenztaktquelle nach Anspruch 1, wobei die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen zwischen 532 MHz und 573 MHz liegen, und wobei die zugeordneten Konstanten aus der folgenden Menge von Normalfrequenzen und zugeordneten Konstanten ausgewählt werden:

Takt 143,182 MHz und Konstante 4;

Takt 177,345 MHz und Konstante 3;

Takt 270,000 MHz und Konstante 2; und

Takt 360,000 MHz und Konstante 1,5.

6. Mehrnormen-Videofrequenztaktquelle nach Anspruch 1, wobei die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen zwischen 1,575 GHz und 1,620 GHz liegen, und wobei die zugeordneten Konstanten aus der folgenden Menge von Normalfrequenzen und zugeordneten Konstanten ausgewählt werden:

Takt 143,182 MHz und Konstante 11;

Takt 177,345 MHz und Konstante 9;

Takt 270,000 MHz und Konstante 6; und

Takt 360,000 MHz und Konstante 4,5.

7. Verfahren zur Erzeugung von Mehrnormen-Videofrequenz- Taktsignalen mit einer ersten Frequenz und einer zweiten Frequenz, wobei die erste Frequenz der seriellen digitalen Datengeschwindigkeit einer ersten Videonorm entspricht, und wobei die zweite Frequenz der seriellen digitalen Datengeschwindigkeit einer zweiten Videonorm entspricht, wobei das Verfahren die folgenden Schritte umfaßt:

Einstellen einer Frequenzquelle (20) abhängig von dem Zustand eines Steuersignals der Frequenzquellen- Ausgangsfrequenz auf eine erste Frequenzquellen- Ausgangsfrequenz oder eine zweite Frequenzquellen- Ausgangsfrequenz, wobei die genannte Frequenzquelle eine hohe Güte aufweist sowie einen eingeschränkten Bereich der Frequenzschwankung, wobei der Bereich eine Oberschwingungsfrequenz jeder der ersten und zweiten Frequenzen aufweist, wobei die Oberschwingungen die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen umfassen;

Teilen (18) der Frequenzquellen-Ausgangsfrequenz durch eine erste Konstante als Reaktion auf ein erstes Steuersignal zur Erzeugung der ersten Frequenz;

Teilen (18) der Frequenzquellen-Ausgangsfrequenz durch eine zweite Konstante als Reaktion auf ein zweites Steuersignal zur Erzeugung der zweiten Frequenz; und

Steuerung (15) des Steuersignals der Frequenzquellen- Ausgangsfrequenz, des ersten Steuersignals und des zweiten Steuersignals gemäß der verwendeten Videonorm.

8. Verfahren nach Anspruch 7, wobei die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen zwischen 1,064 GHz und 1,080 GHz liegen, und wobei die zugeordneten Konstanten aus der folgenden Menge von Frequenzen und zugeordneten Konstanten ausgewählt werden:

Takt 143,182 MHz und Konstante 7,5;

Takt 177,345 MHz und Konstante 6;

Takt 270,000 MHz und Konstante 4; und

Takt 360,000 MHz und Konstante 3.

9. Verfahren nach Anspruch 7, wobei die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen zwischen 2,128 GHz und 2,160 GHz liegen, und wobei die zugeordneten Konstanten aus der folgenden Menge von Normalfrequenzen und zugeordneten Konstanten ausgewählt werden:

Takt 143,182 MHz und Konstante 15;

Takt 177,345 MHz und Konstante 12;

Takt 270,000 MHz und Konstante 4; und

Takt 360,000 MHz und Konstante 6.

10. Verfahren nach Anspruch 7, wobei die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen zwischen 532 MHz und 573 MHz liegen, und wobei die zugeordneten Konstanten aus der folgenden Menge von Normalfrequenzen und zugeordneten Konstanten ausgewählt werden:

Takt 143,182 MHz und Konstante 4;

Takt 177,345 MHz und Konstante 3;

Takt 270,000 MHz und Konstante 2; und

Takt 360,000 MHz und Konstante 1.

11. Verfahren nach Anspruch 7, wobei die ersten und zweiten Frequenzquellen-Ausgangsfrequenzen zwischen 1,575 GHz und 1,620 GHz liegen, und wobei die zugeordneten Konstanten aus der folgenden Menge von Frequenzen und zugeordneten Konstanten ausgewählt werden:

Takt 143,182 MHz und Konstante 11;

Takt 177,345 MHz und Konstante 9;

Takt 270,000 MHz und Konstante 6; und

Takt 360,000 MHz und Konstante 4,5.

12. Verfahren nach Anspruch 7, wobei das Verfahren ferner den Schritt umfaßt, in dem aus der Menge der Videonormen bestimmt wird, für welche entsprechende Taktsignale erzeugt werden können, wobei die Videonorm als unbekannter Videonormeingang verwendet werden kann.

13. Verfahren nach Anspruch 12, wobei der Bestimmungsschritt folgende Schritte umfaßt:

(a) Empfang eines Eingangstaktsignals von der unbekannten Videonorm als externer Eingang in einen Phasenregelkreis (90, 26, 20, 18, 19);

(b) Regeln (75) des Phasenregelkreises (90, 26, 20, 18, 19) zur Erzeugung eines Taktslgnals, das sich für ein erstes Element der Menge von Videonormen eignet;

(c) Überwachen des Phasenregelkreises (90, 26, 20, 18, 19) mit einem Verriegelungsdetektor (30) über einen vorbestimmten Zeitraum;

(d) Erzeugen einer Verrlegelungsanzeige und Fortführen der Erzeugung des Taktsignals, wenn der Verriegelungsdetektor (30) innerhalb des vorbestimmten Zeitraums einen Verriegelungszustand erfaßt;

(e) Wiederholen der Schritte (b) bis (d), wobei das erste Element durch ein zweites Element der Menge der Videonormen erstetzt wird (75), wenn die Verriegelungsanzeige nicht innerhalb des vorbestimmten Zeitraums erfaßt (30) wird.

14. Verfahren nach Anspruch 13, wobei es sich bei dem ersten Element der Menge von Videonormen um das Element handelt, das die niedrigste Taktfrequenz voraussetzt.

15. Verfahren nach Anspruch 14, wobei es sich bei dem zweiten Element der Menge von Videonormen um das Element handelt, das die nächst niedrige Taktfrequenz voraussetzt.

16. Verfahren nach Anspruch 13, wobei es sich bei dem zweiten Element der Menge von Videonormen um das Element handelt, das die nächst höhere Taktfrequenz als das erste Element aufweist.