JP3652009B2 - クロックジェネレータ - Google Patents
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Description
【発明の属する技術分野】
本発明はNTSC(National Television System Committee)方式、PAL(phase alternation by line)方式の信号を扱う画像処理装置に使用される画素(ピクセル)の走査速度に応じたクロック(以下、「ピクセルクロック」という)を発生させるクロックジェネレータに関する。
【0002】
【従来の技術】
画像処理装置として、例えば画像を走査する装置を考える。画像を走査するとき、画像が画素に分割され、各画素の信号値が所定の方法で取り出される。このような走査を行う画像処理装置にクロックジェネレータが設けられ、クロックジェネレータから発生されるピクセルクロックに同期して各画素の信号値が取り出される。ところが、テレビジョン信号はNTSC方式やPAL方式等があり、規格が統一されていない。したがって、NTSC方式とPAL方式ではピクセルクロックの繰り返し周波数が異なる。そのため、従来、図4(a)、(b)に示すように、画像処理装置が両方式に対応していても、各方式のピクセルクロックを発生させるクロックジェネレータが別個に必要であった。
【0003】
図4(a)はNTSC方式に対応したクロックジェネレータのブロック図である。発振器3aに水晶振動子2aが接続される。発振器3aの発振周波数FNTSCは、水晶振動子2aによって決まり、例えば、12.2727MHzである。一方、図4(b)はPAL方式に対応したクロックジェネレータのブロック図である。発振器3bの発振周波数FPALは、水晶振動子2bによって決まり、例えば、14.7500MHzである。
【0004】
図4(a)に示すようにNTSC方式に対応したクロックジェネレータの場合、発振周波数FNTSC(12.2727MHz)はNTSC方式の水平同期周波数(15734.264Hz)を780倍した周波数である。これは1本の走査線を水平方向に780画素に分割することを意味する。一方、図4(b)に示すようにPAL方式の場合、発振周波数FPAL(14.7500MHz)はPAL方式の水平同期周波数(15625Hz)を944倍した周波数である。これは1本の走査線を水平方向に944画素に分割することを意味する。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来のクロックジェネレータ(図4)では、NTSC方式、PAL方式で、別個に水晶振動子2a、2b及び発振器3a、3bを使用しなければならなかった。このように、NTSC方式とPAL方式で走査を行うには2つの水晶振動子2a、2bが必要となり、コストアップとなっていた。
【0006】
本発明はこのような課題を解決し、1つの水晶振動子でNTSC方式又はPAL方式のどちらのピクセルクロックでも発生することのできるクロックジェネレータを提供することを目的とする。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明の第1の構成では、NTSC方式とPAL方式の信号を扱う画像処理装置に使用され、画素の走査速度に応じたクロックを発生するクロックジェネレータにおいて、
PLL回路を用いることにより、単一の水晶振動子の基準周波数(fx)を
fx×M/N/P (ただし、M、N、Pは整数)
に変換し、前記PLL回路の分周器の分周比をNTSC方式とPAL方式に応じて切り換えることにより、M、N及びPが切り換わり、NTSC方式、PAL方式のそれぞれに対応した前記クロックを前記単一の水晶振動子の基準周波数に基づいて発生するようにしている。
【0008】
このような構成では、画像処理装置はピクセルクロックに同期して各画素の信号を処理する。このピクセルクロックはクロックジェネレータより発生される。画像処理装置はNTSC方式、PAL方式の信号に対応しており、それに伴い、ピクセルクロックの繰り返し周波数が異なる。NTSC方式とPAL方式応じて、クロックジェネレータはPLL回路の分周器の分周比を切り換える。これにより、基準周波数(fx)はfx×M/N/Pの周波数に変換され、クロックジェネレータよりNTSC方式、PAL方式それぞれに対応した周波数のピクセルクロックが発生される。画像処理装置はピクセルクロックに同期してNTSC方式、PAL方式の信号を扱うことができるようになる。
【0009】
従来では、NTSC方式、PAL方式のピクセルクロックを発生させるために別個にクロックジェネレータが必要であったが、本構成のクロックジェネレータにより、1つのクロックジェネレータからNTSC方式、PAL方式のピクセルクロックが発生するので低コストになる。
【0010】
本発明の第2の構成では、上記第1の構成において、前記画像処理装置は、コンピュータから出力されるアナログのR、G、B信号をテレビジョン受像機に映し出すためのテレビジョン信号に変換するスキャンコンバータであり、前記スキャンコンバータには、前記アナログのR、G、B信号をデジタル信号に変換するA/D変換器と、前記A/D変換器の出力を一時的に記憶するラインバッファと、前記ラインバッファの出力をアナログ信号に変換するD/A変換器と、前記コンピュータより出力される水平同期信号の周波数を半減する分周器が設けられ、更に前記D/A変換器の出力、前記水平同期信号の周波数を半減する分周器の出力、前記コンピュータより出力される垂直同期信号及び前記クロックを入力することにより、前記NTSC方式とPAL方式の切り換えに応答して、NTSC方式又はPAL方式のテレビジョン信号に変換するエンコーダが設けられている。
【0011】
このような構成では、クロックジェネレータはNTSC方式、PAL方式でのピクセルクロックを切り換えて発生させることができる。スキャンコンバータではコンピュータより出力されるR、G、B信号がテレビジョン受像機に映し出す信号に変換される。NTSC方式とPAL方式に応じて分周器の分周比を切り換えることにより、クロックジェネレータで各方式に対応したピクセルクロックが発生し、これに同期してスキャンコンバータはNTSC方式又はPALに変換する。このように、1つのクロックジェネレータによってスキャンコンバータでR、G、B信号がNTSC方式、PAL方式のどちらの信号にも変換されるようになる。このように、NTSC方式、PAL方式に対応したスキャンコンバータでも、1つのクロックジェネレータを用いるだけでよいので、低コストである。
【0012】
【発明の実施の形態】
<第1の実施形態>
本発明の第1の実施形態を図1を用いて説明する。図1は本発明のクロックジェネレータのブロック図である。クロックジェネレータは1つの水晶振動子2と汎用のPLL用集積回路1を用いてNTSC方式又はPAL方式のいずれにも対応したピクセルクロックを発生させる。このとき、NTSC方式のピクセルクロックの繰り返し周波数foは12.2727MHzとする。一方は、PAL方式のピクセルクロックの繰り返し周波数foは14.7500MHzとする。PLL用集積回路1に、発振器3、分周器4、8、位相比較器(P/C)5、低域通過フィルタ(LPF)6、電圧制御発振器(VCO)7が設けられている。
【0013】
発振器3に水晶振動子2が接続される。発振器3より、水晶振動子2に固有の基準周波数fx(後述するように、例えば、fx=15MHz)でパルス波形の信号が出力される。この信号は分周器4に入力される。分周器4で信号は基準周波数fxから周波数fx/N(但し、Nは整数)の信号に変換される。尚、整数Nは集積回路1の外部に設けられたコントローラ30によって設定される。次段の位相比較器5で分周器4より出力される周波数fx/Nの信号と分周器8より出力される周波数fo/Mの信号の位相差を比較する。尚、周波数fo/Mについては後述する。
【0014】
入力される2つの信号の位相差に比例した誤差信号Veが位相比較器5より出力される。誤差信号Veは低域通過フィルタ6で高周波成分を除去した制御電圧Vdに変換される。制御電圧Vdは電圧制御発振器7に入力される。
【0015】
電圧制御発振器7は入力される電圧により繰り返し周波数を制御することのできるパルス発振器である。今、制御電圧Vdによって電圧制御発振器7の発振周波数がfoであるとする。発振周波数foの信号は分周器8によって周波数がfo/M(但し、Mは整数)に変換され、位相比較器5に入力される。尚、整数Mは集積回路1の外部に設けられたコントローラ30によって設定される。このような閉回路により、電圧制御発振器7の発振周波数foはfo/Mがfx/Nに一致するように制御され、fo=fx×M/Nで安定する。この発振周波数foでピクセルクロックがPLL用集積回路1より出力される。
【0016】
NTSC方式、PAL方式のピクセルクロックを出力するために、例えば、基準周波数fxを15MHzとする。PLL用集積回路1の外部に設けられたコントローラ30により、整数N及びMが設定される。NTSC方式のピクセルクロックを発生させるとき、N=11、M=9に設定する。これにより、発振周波数foは12.2727MHzとなる。一方、PAL方式のとき、N=60、M=59に設定する。これにより、発振周波数foは14.7500MHzとなる。
【0017】
このように、1つの水晶振動子2を用いて、NTSC方式又はPAL方式のどちらのピクセルクロックでも発生することができる。上記従来のクロックジェネレータ(図4)のように別個に水晶振動子を必要とせず、1つの水晶振動子2でNTSC方式、PAL方式のピクセルクロックが発生できる。これにより、従来の場合と比較すると低コストになる。
【0018】
<第2の実施形態>
本発明の第2の実施形態を図2を用いて説明する。尚、本実施形態では上記第1の実施形態とほぼ同じブロック構成となっており、図2において図1と同一の部分については同一の符号を付し、説明を省略する。分周器9で電圧制御発振器7の発振周波数foから周波数fo/P(但し、Pは整数)に変換され、周波数foutのピクセルクロックが発生する。尚、整数Pはコントローラ30によって設定される。
【0019】
前述した第1の実施形態で説明したように、fo=fx×M/Nとなる。したがって、fout=fo/P=fx×M/N/Pとなる。基準周波数fx、整数N、M及びPの組み合わせによって周波数foutが決定される。
【0020】
また、NTSC方式のピクセルクロックの周波数foutは12.2727MHzだけでなく、その整数倍の周波数でも同期がとれるのでよい。同様に、PAL方式のピクセルクロックの周波数foutは14.7500MHzだけでなく、その整数倍の周波数でもよい。周波数foutが12.2727MHz又はその整数倍となり、或いは周波数foutが14.7500MHz又はその整数倍となるような基準周波数fx、整数N、M及びPの組み合わせの一例は次のようになる。
【0021】
fx N M P fout
9MHz 11 15 1 12.2727MHz
9MHz 11 30 1 12.2727×2MHz
9MHz 18 59 2 14.7500MHz
9MHz 18 59 1 14.7500×2MHz
10MHz 11 27 1 12.2727×2MHz
10MHz 20 59 1 14.7500×2MHz
18MHz 11 15 1 12.2727×2MHz
18MHz 18 59 2 14.7500×2MHz
18MHz 11 30 1 12.2727×4MHz
18MHz 18 59 1 14.7500×4MHz
【0022】
例えば、基準周波数fxが9MHzのとき、N=11、M=15及びP=1とすることにより、fout=12.2727MHzとなる。ところで、M/N/Pが15/11であれば、fout=12.2727MHzとなるので、M/N/P=15/11となる他のN、M及びPの組み合わせにしてもよい。例えば、N=11、M=30、P=2でも、fout=12.2727MHzとなる。発振周波数fxが異なっていても、また、fout=14.7500MHzとするときも同様に、N、M及びPの組み合わせを様々に設定してもよい。
【0023】
また、発振器3の発振周波数fxは上記周波数の他に、3MHz、4.5MHz又は5MHzでも、N、M及びPを適当に設定することにより、NTSC方式又はPAL方式に対応したピクセルクロックが発生する。言うまでもなく、基準周波数fxは上記値以外でもN、M及びPの値を適当に設定すればよい。
【0024】
更に、本実施形態では、NTSC方式では周波数foutは12.2727MHzとし、PAL方式では周波数foutは14.7500MHzとして、ピクセルクロックを発生させている。しかし、各方式においてピクセルクロックの周波数がこれらとは異なる周波数であるときも、同様に、基準周波数fx、N、M及びPを適当に設定し、NTSC方式とPAL方式で切り換えるようにする。このときも、1つの水晶振動子2でNTSC方式、PAL方式のピクセルクロックが発生できるので、2つの水晶振動子を必要とせず、低コストになる。
【0025】
<第3の実施形態>
本発明の第3の実施形態を図3を用いて説明する。図3は本発明のクロックジェネレータを利用したスキャンコンバータの一例のブロック図である。尚、後述するように、スキャンコンバータは、A/D変換器11と、ラインバッファ12と、D/A変換器13と、エンコーダ14と、分周器15と、クロックジェネレータ10より構成される。本発明のクロックジェネレータ10から発生される周波数foutのピクセルクロックがエンコーダ14に、グラフィックエンジンとしてのパーソナルコンピュータ(PC)16のピクセルクロックとして入力される。尚、通常、クロックジェネレータ10はエンコーダ14に内蔵されるが、本実施形態では見やすくするため、別ブロックで示す。スキャンコンバータはPC16より出力されるR、G、B信号と、水平同期信号FHと、垂直同期信号FVから成る信号をテレビジョン信号Video OUTに変換するものである。ただし、R、G、B信号はアナログ信号であり、水平同期信号FH、垂直同期信号FVは各所定の周波数で繰り返すパルス波形の信号である。このとき、PC16の出力画素数は例えば、水平方向に640、垂直方向に480画素となっている。
【0026】
通常、PC16より出力される画像は専用のディスプレイ20にR、G、B信号、水平同期信号FH及び垂直同期信号FVをそのまま入力することにより、ディスプレイ20に映し出されるが、スキャンコンバータではPC16より出力される信号をテレビジョン信号Video OUTに変換してテレビジョン(TV)17に映し出す。
【0027】
エンコーダ14によって変換されるテレビジョン信号Video OUTはNTSC方式又はPAL方式の信号である。NTSC方式かPAL方式のどちらのテレビジョン信号Video OUTとするかは、例えば、キーボード19から信号をPC16に入力することにより、NTSC方式かPAL方式か選択する。これにより、エンコーダ14によって制御されて、クロックジェネレータ10より発生されるピクセルクロックの周波数foutは、NTSC方式では12.2727MHz、PAL方式では14.2500MHzとなる。NTSC方式の場合、走査線が525本で飛び越し走査を行い、2回のフィールド走査で1回のフレーム走査となる信号である。テレビジョン信号Video OUTには水平同期信号と垂直同期信号が各所定の周波数で付加されており、水平同期信号の周波数は15.734kHz、垂直同期信号の周波数は59.94Hzである。
【0028】
エンコーダ14でR、G、B信号がNTSC方式のテレビジョン信号Video OUTに変換される場合、PC16より出力される垂直同期信号FVの周波数はテレビジョン信号Video OUTの垂直同期信号の周波数と等しく、59.94Hzとする。この周波数もFVということにする。水平同期信号FHの周波数は信号Video OUTの水平同期信号の周波数15.734kHzの2倍の周波数31.468kHzとする。この周波数もFHということにする。水平同期信号FHを31.468kHzとするのは、PC16より出力される信号が、飛び越し走査を行わない順次走査の信号であるためである。
【0029】
PC16より出力されるアナログのR、G、B信号はアナログ/デジタル変換器(A/D変換器)11でそれぞれデジタル信号に変換される。これらのデジタル信号はラインバッファ12に一時的に記憶される。ラインバッファ12に記憶されたデジタル信号はデジタル/アナログ変換器(D/A変換器)13によってそれぞれアナログ信号に変換され、エンコーダ14に入力される。
【0030】
更に、エンコーダ14にPC16より出力される垂直同期信号FVがそのまま入力される。水平同期信号FHは分周器(1/2)15で半分の周波数Fhに変換されてから、エンコーダ14に入力される。即ち、周波数FhはNTSC方式の水平同期信号の周波数15.734kHzになる。尚、分周器15はパルス波形の信号が2回入力されるとパルス波形の信号を1回出力する。
【0031】
エンコーダ14において、まず、周波数foutが12.2727MHzのピクセルクロックに同期して、アナログのR、G、B信号が1走査線毎に飛び越されながら読み込まれる。読み込まれたR、G、B信号は輝度信号と色差信号に変換される。エンコーダ14ではクロックジェネレータ10で発生するピクセルクロックによって、NTSC方式のテレビジョン信号Video OUTに変換する。クロックジェネレータ10より発生されるピクセルクロックの周波数foutが12.2727MHzであるので、1本の走査線を780画素に分割したようにテレビジョン信号Video OUTに変換する。
【0032】
コンピュータより出力される画素数は水平方向に640画素であるが、640画素のまま走査してテレビジョン信号Video OUTに変換すると、TV17で画像を表示するとき、帰線期間があるために全ての画素を表示することができないので、水平方向に640より大きくなるように780画素としている。そして、エンコーダ14に入力される水平同期信号Fhと垂直同期信号FVを輝度信号に付加する。色差信号を所定の周波数で変調して、カラーバーストと共に輝度信号に加える。これにより、エンコーダ14からNTSC方式のテレビジョン信号Video OUTが出力される。
【0033】
一方、エンコーダ14でPAL方式のテレビジョン信号Video OUTに変換する場合、PAL方式では走査線が625本であり、飛び越し走査を行い、2回のフィールド走査で1回のフレーム走査となる信号である。テレビジョン信号Video OUTには水平同期信号と垂直同期信号が各所定の周波数で付加されており、水平同期信号の周波数は15.625kHz、垂直同期信号の周波数は50Hzである。PC16より出力される水平同期信号FHの周波数は31250Hzとし、垂直同期信号Vの周波数は50Hzとする。これにより、エンコーダ14でR、G、B信号が所定の変換により、PAL方式のテレビジョン信号Video OUTに変換される。
【0034】
ピクセルクロックの周波数foutを14.7500MHzであるので、エンコーダ14でR、G、B信号は1走査線を944画素に分割したようにテレビジョン信号Video OUTに変換される。縦横比の関係等でNTSC方式の場合に比べて、水平方向の画素数が増加する。このように、PC16より出力されるR、G、B信号はスキャンコンバータによって、NTSC方式、PAL方式のいずれにも変換することができる。本発明のクロックジェネレータはスキャンコンバータだけでなく、NTSC方式又はPAL方式の信号を扱う様々な画像処理装置に利用することができる。
【0035】
【発明の効果】
<請求項1の効果>
画像処理装置はクロックジェネレータより発生されるピクセルクロックに同期してNTSC方式又はPAL方式で各画素の信号を処理する。ピクセルクロックを発生するクロックジェネレータはPLL回路を用いている。NTSC方式とPAL方式に応じて、PLL回路の分周器の分周比を切り換える。これにより、NTSC方式、PAL方式にそれぞれ対応したピクセルクロックがクロックジェネレータより発生する。これにより、画像処理装置はNTSC方式、PAL方式でも信号を扱うことができるようになる。従来では、NTSC方式とPAL方式で別個にクロックジェネレータが必要であったが、本発明のクロックジェネレータでは1つだけでよいので、低コストとなる。
【0036】
<請求項2の効果>
スキャンコンバータはコンピュータより出力されるR、G、B信号をテレビジョン受像機に映し出す信号に変換する。この信号にはNTSC方式とPAL方式があり、変換する信号の方式に応じて、スキャンコンバータは変換する方式を切り換える。クロックジェネレータが周波数を切り換えてピクセルクロックを発生させるので、このクロックジェネレータによってスキャンコンバータでコンピュータより出力されるR、G、B信号は各方式に対応した信号に変換される。従来では、NTSC方式とPAL方式に応じて別個にクロックジェネレータが必要であったが、本発明により、クロックジェネレータが1つだけでよいので低コストとなる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態のクロックジェネレータのブロック図。
【図2】 本発明の第2の実施形態のクロックジェネレータのブロック図。
【図3】 本発明のクロックジェネレータを利用したスキャンコンバータのブロック図。
【図4】 従来のクロックジェネレータのブロック図。
【符号の説明】
1 PLL用集積回路
2 水晶振動子
3 発振器
4 分周器
5 位相比較器
6 低域通過フィルタ
7 電圧制御発振器
8 分周器
9 分周器
14 エンコーダ
16 パーソナルコンピュータ
17 テレビジョン
Claims (2)
- NTSC方式とPAL方式の信号を扱う画像処理装置に使用され、画素の走査速度に応じたクロックを発生するクロックジェネレータにおいて、
PLL回路を用いることにより、単一の水晶振動子の基準周波数(fx)を
fx×M/N/P (ただし、M、N、Pは整数)
に変換し、前記PLL回路の分周器の分周比をNTSC方式とPAL方式に応じて切り換えることにより、M、N及びPが切り換わり、NTSC方式、PAL方式のそれぞれに対応した前記クロックを前記単一の水晶振動子の基準周波数に基づいて発生することを特徴とするクロックジェネレータ。 - 前記画像処理装置は、コンピュータから出力されるアナログのR、G、B信号をテレビジョン受像機に映し出すためのテレビジョン信号に変換するスキャンコンバータであり、前記スキャンコンバータには、前記アナログのR、G、B信号をデジタル信号に変換するA/D変換器と、前記A/D変換器の出力を一時的に記憶するラインバッファと、前記ラインバッファの出力をアナログ信号に変換するD/A変換器と、前記コンピュータより出力される水平同期信号の周波数を半減する分周器が設けられ、更に前記スキャンコンバータには、前記D/A変換器の出力、前記水平同期信号の周波数を半減する分周器の出力、前記コンピュータより出力される垂直同期信号及び前記クロックを入力することにより、前記NTSC方式とPAL方式の切り換えに応答して、NTSC方式又はPAL方式のテレビジョン信号に変換するエンコーダが設けられていることを特徴とする請求項1に記載のクロックジェネレータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14536396A JP3652009B2 (ja) | 1996-06-07 | 1996-06-07 | クロックジェネレータ |
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