JPS63151209A - F/v変換器により制御されるm分周回路を含むn逓倍回路 - Google Patents
F/v変換器により制御されるm分周回路を含むn逓倍回路Info
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- JPS63151209A JPS63151209A JP61299144A JP29914486A JPS63151209A JP S63151209 A JPS63151209 A JP S63151209A JP 61299144 A JP61299144 A JP 61299144A JP 29914486 A JP29914486 A JP 29914486A JP S63151209 A JPS63151209 A JP S63151209A
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はCT(コンピュータ トモグラフィ)、US(
ウルトラ ソノグラフィ)等の複数の診断装置から導入
される映像信号をデジタル画像収録装置に記録する際の
サンプリングパルスの発生回路に関し、一層詳細には、
各種診断装置等を構成する異種の撮像デバイス(例えば
、テレビジョンカメラ)から出力される走査線数の異な
る複数の映像信号を1台のデジタル画像収録装置内の画
像メモリにA/D変換処理を施して収録する際、周波数
−電圧変換器(以下、F/■変換器という)により制御
される等化パルス除去回路と分周比がMであるM分周回
路を含むN逓倍回路を用いて前記走査線数の異なる映像
信号の水平同期信号に同期したサンプリングパルスを生
成し、当該サンプリングパルスを利用することにより前
記走査線数の異なる複数の映像信号を前記デジタル画像
収録装置内の画像メモリにリアルタイムに記録すること
を可能とする画像収録装置に組み込まれるF/V変換器
により制御されるM分周回路を含むN逓倍回路に関する
。本発明によって収録された画像は各種主画像記録装置
(マルチフォーマットカメラ、レーザプリンタ、サーマ
ルプリンタ、インクジェット等)の信号源、アナログ源
とした簡易な総合画像診断システムP A CS (P
icture八rchivへng and Commu
nication System) ファイルの入力
源、X線TVまたはシネシステムのための一次画像蓄積
システム、画像メモリを応用した画像バッファまたはス
キャンコンバータ等に好適に用いられる。
ウルトラ ソノグラフィ)等の複数の診断装置から導入
される映像信号をデジタル画像収録装置に記録する際の
サンプリングパルスの発生回路に関し、一層詳細には、
各種診断装置等を構成する異種の撮像デバイス(例えば
、テレビジョンカメラ)から出力される走査線数の異な
る複数の映像信号を1台のデジタル画像収録装置内の画
像メモリにA/D変換処理を施して収録する際、周波数
−電圧変換器(以下、F/■変換器という)により制御
される等化パルス除去回路と分周比がMであるM分周回
路を含むN逓倍回路を用いて前記走査線数の異なる映像
信号の水平同期信号に同期したサンプリングパルスを生
成し、当該サンプリングパルスを利用することにより前
記走査線数の異なる複数の映像信号を前記デジタル画像
収録装置内の画像メモリにリアルタイムに記録すること
を可能とする画像収録装置に組み込まれるF/V変換器
により制御されるM分周回路を含むN逓倍回路に関する
。本発明によって収録された画像は各種主画像記録装置
(マルチフォーマットカメラ、レーザプリンタ、サーマ
ルプリンタ、インクジェット等)の信号源、アナログ源
とした簡易な総合画像診断システムP A CS (P
icture八rchivへng and Commu
nication System) ファイルの入力
源、X線TVまたはシネシステムのための一次画像蓄積
システム、画像メモリを応用した画像バッファまたはス
キャンコンバータ等に好適に用いられる。
ところで、CT、US等によって、例えば、人体の患部
を中心にその周辺を連続的に画像情報として得れば当該
患部自体およびその周囲の状況が把握出来、医師等にと
っては頗る好都合である。この場合、複数の画像情報を
、特に、写真フィルム等にリアルタイムに露光記録しノ
\−ドコピーとして得ておけば、時間並びに場所に制約
されることなく医療診断等に供することが出来る。
を中心にその周辺を連続的に画像情報として得れば当該
患部自体およびその周囲の状況が把握出来、医師等にと
っては頗る好都合である。この場合、複数の画像情報を
、特に、写真フィルム等にリアルタイムに露光記録しノ
\−ドコピーとして得ておけば、時間並びに場所に制約
されることなく医療診断等に供することが出来る。
然しなから、これらの医療用画像診断装置から出力され
る映像信号の仕様は必ずしも同一であるとは限らず、例
えば、その走査線数やフィールド周波数等が夫々の診断
装置により異なっていることが多い。
る映像信号の仕様は必ずしも同一であるとは限らず、例
えば、その走査線数やフィールド周波数等が夫々の診断
装置により異なっていることが多い。
従来、このように異なる走査線に係る映像信号をデジタ
ル画像収録装置の画像メモリに記4、aするためには、
夫々の走査線に適合した、つまり、同期したサンプリン
グパルスを生成するA/D変換器を含む複数の画像収録
装置を使用して記録させる必要があ−る。
ル画像収録装置の画像メモリに記4、aするためには、
夫々の走査線に適合した、つまり、同期したサンプリン
グパルスを生成するA/D変換器を含む複数の画像収録
装置を使用して記録させる必要があ−る。
ところが、最近の医療用画像診断装置の技術的発達に伴
い、当該医療診断装置の種類は前記したCT、USの他
にDF(デジタル フロログラフィ)、MRI(マグネ
チック レゾナンス イメージング)、R■ (ラジオ
アイソトープ)装置等多岐に亘り、そのため、夫々の診
断装置に対応したデジタル画像収録装置を採用して導入
することは、経済的な負担を著しく増大させ、さらに、
収容スペースも大きく確保しなければならない等種々の
不都合を露呈する。
い、当該医療診断装置の種類は前記したCT、USの他
にDF(デジタル フロログラフィ)、MRI(マグネ
チック レゾナンス イメージング)、R■ (ラジオ
アイソトープ)装置等多岐に亘り、そのため、夫々の診
断装置に対応したデジタル画像収録装置を採用して導入
することは、経済的な負担を著しく増大させ、さらに、
収容スペースも大きく確保しなければならない等種々の
不都合を露呈する。
本発明は前記の不都合を克服するためになされたもので
あって、各種診断装置等を構成する異種のテレビジョン
カメラから出力される走査線数の異なる複数の映像信号
を1台のデジタル画像収録装置内の画像メモリにA/D
変換処理を施して収録する際、F/V変換器により制御
される等化パルス除去回路とM分周回路を含むN逓倍回
路を用いて前記走査線数の異なる映像信号の水平同期信
号に同期したA/D変換器のサンプリングパルスを生成
し、当該サンプリングパルスを利用することにより前記
走査線数の異なる複数の映像信号を前記画像収録装置内
の画像メモリにリアルタイムに記憶することの可能な画
像収録装置に組み込まれるF/V変換器により制御され
るN逓倍回路を提供することを目的とする。
あって、各種診断装置等を構成する異種のテレビジョン
カメラから出力される走査線数の異なる複数の映像信号
を1台のデジタル画像収録装置内の画像メモリにA/D
変換処理を施して収録する際、F/V変換器により制御
される等化パルス除去回路とM分周回路を含むN逓倍回
路を用いて前記走査線数の異なる映像信号の水平同期信
号に同期したA/D変換器のサンプリングパルスを生成
し、当該サンプリングパルスを利用することにより前記
走査線数の異なる複数の映像信号を前記画像収録装置内
の画像メモリにリアルタイムに記憶することの可能な画
像収録装置に組み込まれるF/V変換器により制御され
るN逓倍回路を提供することを目的とする。
前記の目的を達成するために、本発明は少なくともプリ
スケーラを含む周波数シンセサイザの基準入力端子に映
像同期信号を入力信号とする等化パルス除去手段を接続
し、前記プリスケーラおよび/または当該等化パルス除
去手段の制御信号として前記映像同期信号を入力信号と
するF/V変換器の出力信号を導入するよう構成するこ
とを特徴とする。
スケーラを含む周波数シンセサイザの基準入力端子に映
像同期信号を入力信号とする等化パルス除去手段を接続
し、前記プリスケーラおよび/または当該等化パルス除
去手段の制御信号として前記映像同期信号を入力信号と
するF/V変換器の出力信号を導入するよう構成するこ
とを特徴とする。
第1図は本発明に係るF/V変換器により制御されるM
分周回路を含むN逓倍回路が組み込まれるビデオ画像収
録装置の概略プロ・ツク図である。第1図に示すように
、当該ビデオ画像収録装置は各種異なる走査線の入力ビ
デオ信号をA/D変換する入力部10と、A/D変換さ
れた映像信号を記憶するフレームメモ1月2と、前記フ
レームメモリ12に記憶された映像信号を必要に応じて
D/A変換して出力する出力部14と、前記入力ビデオ
信号の水平同期パルスに同期したサンプリングパルスを
生成するF/V変換器により制御されるM分周回路を含
むN逓倍回路16と、前記出力部14へ信号を供給して
フレームメモリに記憶された映像信号を出力させる出力
タイミング信号発生手段18と、前記N逓倍回路16お
よび出力タイミング信号発生手段18からの信号に応じ
て入力部10からフレームメモリ12への映像信号の記
憶動作およびフレームメモリ弗から出力部14への出力
動作を制御するフレームメモリ制御部20とから基本的
に構成されている。
分周回路を含むN逓倍回路が組み込まれるビデオ画像収
録装置の概略プロ・ツク図である。第1図に示すように
、当該ビデオ画像収録装置は各種異なる走査線の入力ビ
デオ信号をA/D変換する入力部10と、A/D変換さ
れた映像信号を記憶するフレームメモ1月2と、前記フ
レームメモリ12に記憶された映像信号を必要に応じて
D/A変換して出力する出力部14と、前記入力ビデオ
信号の水平同期パルスに同期したサンプリングパルスを
生成するF/V変換器により制御されるM分周回路を含
むN逓倍回路16と、前記出力部14へ信号を供給して
フレームメモリに記憶された映像信号を出力させる出力
タイミング信号発生手段18と、前記N逓倍回路16お
よび出力タイミング信号発生手段18からの信号に応じ
て入力部10からフレームメモリ12への映像信号の記
憶動作およびフレームメモリ弗から出力部14への出力
動作を制御するフレームメモリ制御部20とから基本的
に構成されている。
そこで、第1図において、ビデオ信号が入力部10へ入
力されると、A/D変換された映像信号がフレームメモ
リ12へと供給される。また、ビデオ信号はN逓倍回路
16へと供給され、サンプリングパルスと同期がとられ
る。このサンプリングパルスは入力部10とフレームメ
モリ制御部20と出力タイミング信号発生手段18へ供
給され、入力部10内のA/D変換器のサンプリングパ
ルスとして利用されると共に、フレームメモリ制御部2
0への映像信号の1ライン毎の記憶動作を制御したり、
出力タイミング信号を生成する等全体のクロックパルス
として利用される。
力されると、A/D変換された映像信号がフレームメモ
リ12へと供給される。また、ビデオ信号はN逓倍回路
16へと供給され、サンプリングパルスと同期がとられ
る。このサンプリングパルスは入力部10とフレームメ
モリ制御部20と出力タイミング信号発生手段18へ供
給され、入力部10内のA/D変換器のサンプリングパ
ルスとして利用されると共に、フレームメモリ制御部2
0への映像信号の1ライン毎の記憶動作を制御したり、
出力タイミング信号を生成する等全体のクロックパルス
として利用される。
ここで、前記F/V変換器により制御されるN逓倍回路
として、例えば、P L L (フェーズ・ロックド・
ループ)を採用することが出来る。
として、例えば、P L L (フェーズ・ロックド・
ループ)を採用することが出来る。
PLLは位相比較器とその出力がローパスフィルタを介
して供給される電圧制御発振回路(VCO)とを備えて
おり、VCOは電圧に応じて前記サンプリングパルスを
発生させるよう機能する。このサンプリングパルスは分
周回路によりN分周され、位相比較器へフィードバンク
され、これと前記水平同期パルス周期との位相が比較さ
れて正確に同期がとられ、フレームメモリ制御部20へ
と供給される。これによりフレームメモリ12へ順次映
像−信号が記憶される。
して供給される電圧制御発振回路(VCO)とを備えて
おり、VCOは電圧に応じて前記サンプリングパルスを
発生させるよう機能する。このサンプリングパルスは分
周回路によりN分周され、位相比較器へフィードバンク
され、これと前記水平同期パルス周期との位相が比較さ
れて正確に同期がとられ、フレームメモリ制御部20へ
と供給される。これによりフレームメモリ12へ順次映
像−信号が記憶される。
フレームメモリ12に記憶された映像信号はフレームメ
モリ制御部20へ供給される出力タイミング信号発生手
段18によってその出力を制御される。出力タイミング
信号発生手段18からの信号は出力部14へも供給され
、出力部14が、例えば、外部記憶装置等の場合はこれ
に記憶されたデータを一旦画像収録装置本体内へ取り込
んだ後、D/A変換して映像信号として出力する。
モリ制御部20へ供給される出力タイミング信号発生手
段18によってその出力を制御される。出力タイミング
信号発生手段18からの信号は出力部14へも供給され
、出力部14が、例えば、外部記憶装置等の場合はこれ
に記憶されたデータを一旦画像収録装置本体内へ取り込
んだ後、D/A変換して映像信号として出力する。
前記したように、F/V変換器により制御されるM分周
回路を含むN逓倍回路16では、VCOによって生成さ
れたサンプリングパルスをプログラマブルなN分周器に
よってN分周して、水平同期信号を位相比較器により同
期させている。すなわち、VCOからの出力であるサン
プリングパルスの周期を分周比Nの設定で自由に変更出
来、このサンプリングパルスを使用して映像信号をサン
プリングすることにより、1ライン毎に画像期間をフレ
ームメモリに記憶させることが出来ると共に、出力側の
走査線数に適合した形で記憶出来る。
回路を含むN逓倍回路16では、VCOによって生成さ
れたサンプリングパルスをプログラマブルなN分周器に
よってN分周して、水平同期信号を位相比較器により同
期させている。すなわち、VCOからの出力であるサン
プリングパルスの周期を分周比Nの設定で自由に変更出
来、このサンプリングパルスを使用して映像信号をサン
プリングすることにより、1ライン毎に画像期間をフレ
ームメモリに記憶させることが出来ると共に、出力側の
走査線数に適合した形で記憶出来る。
サンプリングパルスの周期の設定は、マイクロコンピュ
ータ等を使用して出力側の表示装置との対応を図りなが
ら自動的に設定制御してもよく、あるいは、表示される
映像を確認しなから手動で周期を変更するようにしても
よい。
ータ等を使用して出力側の表示装置との対応を図りなが
ら自動的に設定制御してもよく、あるいは、表示される
映像を確認しなから手動で周期を変更するようにしても
よい。
ここで、サンプリングした映像信号の1ラインのサンプ
リングパルス周期を所望の周期に決める場合、サンプリ
ングパルスの1ライン分のパルス数をN1所望の画像内
におけるパルス数をA、非画像部のパルス数をBとする
と前記1ライン分のパルス数Nは次のように表すことが
出来る。
リングパルス周期を所望の周期に決める場合、サンプリ
ングパルスの1ライン分のパルス数をN1所望の画像内
におけるパルス数をA、非画像部のパルス数をBとする
と前記1ライン分のパルス数Nは次のように表すことが
出来る。
N=A+B ・・・(1)この設定手
順により、様々な走査線数のビデオ入力信号に同期させ
且つフレームメモリへ記憶することが出来、記憶された
画像を所望の走査線数のビデオ信号で出力することが出
来る効果が達成される。
順により、様々な走査線数のビデオ入力信号に同期させ
且つフレームメモリへ記憶することが出来、記憶された
画像を所望の走査線数のビデオ信号で出力することが出
来る効果が達成される。
また、周期決定の別の方法として1ライン分のパルス数
Nは、水平同期パルス発振周期をT1.1ラインに表示
する所望の画像内のサンプリングパルスの発振周期をT
sとすれば、次式により求めることも出来る。
Nは、水平同期パルス発振周期をT1.1ラインに表示
する所望の画像内のサンプリングパルスの発振周期をT
sとすれば、次式により求めることも出来る。
N = [Th / Ts] −42)ここで
、記号([])はNを整数とするためのガウス記号であ
る。
、記号([])はNを整数とするためのガウス記号であ
る。
この設定方式に係るサンプリング処理を遂行することに
より、デジタル画像による出力サンプリング周期とA/
D変換器のサンプリング周期との間の周波数差で生じる
サンプリング後の画像のエイリアシング(ビート)およ
び微細文字のエツジの崩れ等を解消し、且つ画像の解像
力を落とすことなく良好な画像を再現することが可能に
なる。
より、デジタル画像による出力サンプリング周期とA/
D変換器のサンプリング周期との間の周波数差で生じる
サンプリング後の画像のエイリアシング(ビート)およ
び微細文字のエツジの崩れ等を解消し、且つ画像の解像
力を落とすことなく良好な画像を再現することが可能に
なる。
次に、本発明に係るF/V変換器により制御されるM分
周回路を含むN逓倍回路16が組み込まれるビデオ画像
収録装置22の詳細回路プロ・ツク図を第2図に示し、
その作用について以下に説明する。
周回路を含むN逓倍回路16が組み込まれるビデオ画像
収録装置22の詳細回路プロ・ツク図を第2図に示し、
その作用について以下に説明する。
第2図において、入力ビデオ信号軸は水平垂直同期パル
ス除去回路24とシンクセパレーク26とに供給されて
おり、水平垂直同期パルス除去回路24の出力信号VI
DEO(■s)は水平垂直同期パルスが除去された後、
A/D変換器27へ供給されている。A/D変換器27
の出力信号(ADDO−ADD7)はシリアル・パラレ
ル変換器28へ供給され、その出力信号(F374−0
−On−F374−F−On)はレジスタ30へと供給
され、レジスタ30でフレームメモリ12のサイクルタ
イムに間に合うように当該フレームメモリ12に記憶さ
せる。図中、この出力信号をLS374−Onで表す。
ス除去回路24とシンクセパレーク26とに供給されて
おり、水平垂直同期パルス除去回路24の出力信号VI
DEO(■s)は水平垂直同期パルスが除去された後、
A/D変換器27へ供給されている。A/D変換器27
の出力信号(ADDO−ADD7)はシリアル・パラレ
ル変換器28へ供給され、その出力信号(F374−0
−On−F374−F−On)はレジスタ30へと供給
され、レジスタ30でフレームメモリ12のサイクルタ
イムに間に合うように当該フレームメモリ12に記憶さ
せる。図中、この出力信号をLS374−Onで表す。
本実施態様で適用されるフレームメモリ12の仕様は1
024 X 1024 X 8ビツトであり、入力する
ビデオ信号S1の走査線数としては1024本まで取り
込むことが可能である。走査線の数が1024木より多
い場合も画像取り込みは可能であるが一部画像が欠ける
場合′が出てくる。
024 X 1024 X 8ビツトであり、入力する
ビデオ信号S1の走査線数としては1024本まで取り
込むことが可能である。走査線の数が1024木より多
い場合も画像取り込みは可能であるが一部画像が欠ける
場合′が出てくる。
一方、前記シンクセパレータ26において入力するビデ
オ信号S、は水平同期信号HDと垂直同期信号VDとに
分離され、夫々セレクタ32へ供給される。前記セレク
タ32へはスイッチ34A134Bにより信号S□に含
まれているH D信号またはVD信号以外の外部同期信
号源からのHD信号またはVD信号も供給することが出
来るように構成されている。なお、この場合、セレクタ
32へは図示しないビデオジェネレータからのHD信号
およびVD信号も入力されるように構成されている。こ
のビデオジェネレータは、特に、再生時に利用されるも
のであり、任意の走査線のビデオ信号を出力することが
可能である。
オ信号S、は水平同期信号HDと垂直同期信号VDとに
分離され、夫々セレクタ32へ供給される。前記セレク
タ32へはスイッチ34A134Bにより信号S□に含
まれているH D信号またはVD信号以外の外部同期信
号源からのHD信号またはVD信号も供給することが出
来るように構成されている。なお、この場合、セレクタ
32へは図示しないビデオジェネレータからのHD信号
およびVD信号も入力されるように構成されている。こ
のビデオジェネレータは、特に、再生時に利用されるも
のであり、任意の走査線のビデオ信号を出力することが
可能である。
さらに、セレクタ32には書込タイミング回路36の出
力も供給され、書込スイッチ38の導通でVD信号に同
期して書込タイミング信号が前記セレクタ32に出力さ
れる。
力も供給され、書込スイッチ38の導通でVD信号に同
期して書込タイミング信号が前記セレクタ32に出力さ
れる。
次に、セレクタ32からのHD信号はF/V変換器によ
り制御されるM分周回路を含むN逓倍回路16内の等化
パルス除去回路40およびF/V変換器42へ供給され
、次いで、位相比較器44、o−r:スフィ)L);’
(LPF) 46、VC○48を介して分周比がMで
あるプリスケーラ49へと出力される。なお、前記等化
パルス除去回路40の制御端子Tには前記F/V変換器
42の出力信号が導入されている。
り制御されるM分周回路を含むN逓倍回路16内の等化
パルス除去回路40およびF/V変換器42へ供給され
、次いで、位相比較器44、o−r:スフィ)L);’
(LPF) 46、VC○48を介して分周比がMで
あるプリスケーラ49へと出力される。なお、前記等化
パルス除去回路40の制御端子Tには前記F/V変換器
42の出力信号が導入されている。
次いで、プリスケーラ49の出力信号、すなわち、サン
プリングパルスSPはアドレスカウンタ50、前記A/
D変換器27およびD/A変換器52へと供給される。
プリングパルスSPはアドレスカウンタ50、前記A/
D変換器27およびD/A変換器52へと供給される。
アドレスカウンタ50の出力信号はデコーダ54へ供給
され4ビツトの信号から16ビツトの信号(SR3EL
O〜S RS E LF)へ変更された後、シリアル−
パラレル変換器28へ供給される。また、このデコーダ
54からは前記出力信号S RS E T、、 Fが出
力された後、若干の時間経過後に信号DBCPがレジス
タ30へ供給される。このレジスタ30ではフレームメ
モリ12へ記憶するタイミングを図ると共に、128ビ
ツトのデータLS3740nが1ライン毎に8回記憶さ
れるように構成される。
され4ビツトの信号から16ビツトの信号(SR3EL
O〜S RS E LF)へ変更された後、シリアル−
パラレル変換器28へ供給される。また、このデコーダ
54からは前記出力信号S RS E T、、 Fが出
力された後、若干の時間経過後に信号DBCPがレジス
タ30へ供給される。このレジスタ30ではフレームメ
モリ12へ記憶するタイミングを図ると共に、128ビ
ツトのデータLS3740nが1ライン毎に8回記憶さ
れるように構成される。
一方、前記プリスケーラ49からの出力信号はフレーム
メモリタイミング回路56へも供給され、このフレーム
メモリタイミング回路56からはフレームメモリ12へ
信号RAS、、CASが、また、セレタク58ヘセレク
ト信号SELが出力される。
メモリタイミング回路56へも供給され、このフレーム
メモリタイミング回路56からはフレームメモリ12へ
信号RAS、、CASが、また、セレタク58ヘセレク
ト信号SELが出力される。
また、前記プリスケーラ49の出力パルスはN分周器6
0を介して位相比較器44ヘフイードバソクされる。す
なわち、この位相比較器44、L PF46、VC04
B、プリスケーラ49、N分周器60で、所謂、P L
L周波数シンセサイザを構成している。
0を介して位相比較器44ヘフイードバソクされる。す
なわち、この位相比較器44、L PF46、VC04
B、プリスケーラ49、N分周器60で、所謂、P L
L周波数シンセサイザを構成している。
前記N分周器60はVCO48で発振されるパルスをM
分周するプリスケーラ49の出力信号をN分周してHD
信号と同一周期にする機能を有しており、この分周比N
の設定はマイクロコンピュータ62により遂行される。
分周するプリスケーラ49の出力信号をN分周してHD
信号と同一周期にする機能を有しており、この分周比N
の設定はマイクロコンピュータ62により遂行される。
従って、例えば、サンプリングパルス数を1024とし
たい場合は、この1024にビデオ信号の不要なエリア
のパルス数Bを加えた数をN値(N = 1024−1
− B ’)とするように設定すればよい。なお、分周
比Mの設定方法については後述する。
たい場合は、この1024にビデオ信号の不要なエリア
のパルス数Bを加えた数をN値(N = 1024−1
− B ’)とするように設定すればよい。なお、分周
比Mの設定方法については後述する。
一方、前記セレクタ32から出力されるVD信号は図示
しないバックポーチおよびフロントポーチ設定回路を介
して前記アドレスカウンタ50およびアドレスカウンタ
64へ供給されて1画像毎の境目を判別する。アドレス
カウンタ50の出力信号D、アドレスカウンタ64の出
力信号Eは夫々セレクタ58へ供給され、フレームメモ
1月2へと選択的に出力される。
しないバックポーチおよびフロントポーチ設定回路を介
して前記アドレスカウンタ50およびアドレスカウンタ
64へ供給されて1画像毎の境目を判別する。アドレス
カウンタ50の出力信号D、アドレスカウンタ64の出
力信号Eは夫々セレクタ58へ供給され、フレームメモ
1月2へと選択的に出力される。
次に、ビデオ出力アナログ信号5IIOはフレームメモ
リ12からシフトレジスタ65、D/A変換器52を介
して出力される。なお、ビデオ出力デジタル信号SDO
はフレームメモリ悸からデータレシスクロロ、デジタル
インタフェース68を介して出力される。
リ12からシフトレジスタ65、D/A変換器52を介
して出力される。なお、ビデオ出力デジタル信号SDO
はフレームメモリ悸からデータレシスクロロ、デジタル
インタフェース68を介して出力される。
これらS Ao、 S noの出力信号が供給される出
力装置としては医療用レーザプリンタ(LP)、簡易P
AC3,マルチフォーマツ1−カメラ、X線TVシステ
ム、病院内伝送等のディスプレイ等を例示することが出
来る。
力装置としては医療用レーザプリンタ(LP)、簡易P
AC3,マルチフォーマツ1−カメラ、X線TVシステ
ム、病院内伝送等のディスプレイ等を例示することが出
来る。
次に、第3図および第4図のタイムチャート図に従い、
このビデオ画像収録装置の全体動作を説明する。
このビデオ画像収録装置の全体動作を説明する。
ビデオ画像収録装置22にビデオ信号S8が入力される
と、水平垂直同期パルス除去回路24により画像信号の
みがVIDEO(VS)としてA/D変換器27へと供
給される。当該画像信号VIDEO(vs)はA/D変
換器ではサンブリジグパルスSP毎にリアルタイムにA
/D変換され、ADDO−ADD7のデジタル信号をシ
リアル・パラレル変換器28へ出力する。ここで、サン
プリングパルスSPの出力タイミングは前記F/V変換
器により制御されるM分周回路を含むN逓倍回路16で
制御されている。一方、ビデオ信号S、はシンクセパレ
ータ26でHD信号とVD信号に分離され、セレクタ3
2へと入力される。ここで、書込タイミング回路36に
より書込スイッチ38の導通状態を条件にセレクタ32
からのVD信号の出力タイミングを図ることが出来る。
と、水平垂直同期パルス除去回路24により画像信号の
みがVIDEO(VS)としてA/D変換器27へと供
給される。当該画像信号VIDEO(vs)はA/D変
換器ではサンブリジグパルスSP毎にリアルタイムにA
/D変換され、ADDO−ADD7のデジタル信号をシ
リアル・パラレル変換器28へ出力する。ここで、サン
プリングパルスSPの出力タイミングは前記F/V変換
器により制御されるM分周回路を含むN逓倍回路16で
制御されている。一方、ビデオ信号S、はシンクセパレ
ータ26でHD信号とVD信号に分離され、セレクタ3
2へと入力される。ここで、書込タイミング回路36に
より書込スイッチ38の導通状態を条件にセレクタ32
からのVD信号の出力タイミングを図ることが出来る。
セレクタ32から出力されるH D信号はF/V変換器
42により制御される等化パルス除去回路40で等化パ
ルスが除去された後、位相比較器44へ供給される。位
相比較器44の出力はVCO48へと供給され、N逓倍
されてサンプリングパルスSPが作られる。このサンプ
リングパルスSPはN分周器60においてマイクロコン
ピュータ62により画像内の必要なサンプリングパルス
数が所望の数(例えば、1.024)となるように設定
され、位相比較器44ヘフイードバソクされる。
42により制御される等化パルス除去回路40で等化パ
ルスが除去された後、位相比較器44へ供給される。位
相比較器44の出力はVCO48へと供給され、N逓倍
されてサンプリングパルスSPが作られる。このサンプ
リングパルスSPはN分周器60においてマイクロコン
ピュータ62により画像内の必要なサンプリングパルス
数が所望の数(例えば、1.024)となるように設定
され、位相比較器44ヘフイードバソクされる。
このフィードバンクされたサンブリジグパルスSPの周
期とHD信号周期との同期がとられる。
期とHD信号周期との同期がとられる。
ここで、実際のビデオ信号で1ライン分のパルス数の計
算例に係るビデオ信号を第5図に示す。
算例に係るビデオ信号を第5図に示す。
これによれば、映像信号部分(tlorizontal
Display Time)は49.6 p sであり
、この部分をパルス数を1024でA/D変換する。従
って、パルス間隔は48.4ns (49,6μs /
1024) となり、このことから1ライン分のサン
プリングクロックパルス数は次の計算式により求められ
る。すなわち、 63.5μs /48.4ns −1312これを前記
第1式に代入すると次式に示すよ】 8 うに表現出来る。
Display Time)は49.6 p sであり
、この部分をパルス数を1024でA/D変換する。従
って、パルス間隔は48.4ns (49,6μs /
1024) となり、このことから1ライン分のサン
プリングクロックパルス数は次の計算式により求められ
る。すなわち、 63.5μs /48.4ns −1312これを前記
第1式に代入すると次式に示すよ】 8 うに表現出来る。
1312 (N) −1024(A) +288(
B)一方、前記A/D変換器27がらのデータADDO
〜ADD7はシリアル・パラレル変換器28に導入され
、次いで、レジスタ30を経てデコーダ54からの5R
3ELO〜5R3ELFの各信号に基づき、1フレーム
毎に順番にフレームメモリ12に記憶される。なお、こ
の場合、5R3E L Fから若干遅れた信号DFCP
のタイミングでフレームメモ1月2へ画像信号が記憶さ
れる。
B)一方、前記A/D変換器27がらのデータADDO
〜ADD7はシリアル・パラレル変換器28に導入され
、次いで、レジスタ30を経てデコーダ54からの5R
3ELO〜5R3ELFの各信号に基づき、1フレーム
毎に順番にフレームメモリ12に記憶される。なお、こ
の場合、5R3E L Fから若干遅れた信号DFCP
のタイミングでフレームメモ1月2へ画像信号が記憶さ
れる。
フレームメモリ12のアドレス指定はアドレスカウンタ
50.64の出力信号り、Eの中、いずれかをフレーム
メモリタイミング回路56からの信号SELで選択して
セレクタ58で水平および垂直のアドレスの切り換えを
図ることによって行われる。以上のような手順によりビ
デオ信号の取り込みがリアルタイムで可能となる。
50.64の出力信号り、Eの中、いずれかをフレーム
メモリタイミング回路56からの信号SELで選択して
セレクタ58で水平および垂直のアドレスの切り換えを
図ることによって行われる。以上のような手順によりビ
デオ信号の取り込みがリアルタイムで可能となる。
次に、フレームメモリ12に記憶された映像をCRT等
に表示する場合について説明する。先ず、マイクロコン
ピュータ62からの指令で前記フレームメモリ12に格
納されている画像信号がシフトレジスタ65へ供給され
、次いで、D/A変換器52によりD/A変換された後
、ビデオ出力アナログ信号SaOが生成される。当該ビ
デオ出力アナログ信号5flOの走査線はビデオ信号に
対応したビデオジェネレータのHD、VDの入力信号に
対応して用意されたCRT等の表示装置で決定されてい
る走査線に対応する。このことにより、入力ビデオ信ぢ
S、の走査線数等に支配されず別の走査線数の映像であ
っても鮮明に写し出すことが出来る。また、フレームメ
モリ12に記1.aされた信号をデジタル値のまま出力
する場合はデータレジスタ66、デジタルインクフェー
ス68を介してビデオ出力デジタル信号sDaを出力さ
せればよい。
に表示する場合について説明する。先ず、マイクロコン
ピュータ62からの指令で前記フレームメモリ12に格
納されている画像信号がシフトレジスタ65へ供給され
、次いで、D/A変換器52によりD/A変換された後
、ビデオ出力アナログ信号SaOが生成される。当該ビ
デオ出力アナログ信号5flOの走査線はビデオ信号に
対応したビデオジェネレータのHD、VDの入力信号に
対応して用意されたCRT等の表示装置で決定されてい
る走査線に対応する。このことにより、入力ビデオ信ぢ
S、の走査線数等に支配されず別の走査線数の映像であ
っても鮮明に写し出すことが出来る。また、フレームメ
モリ12に記1.aされた信号をデジタル値のまま出力
する場合はデータレジスタ66、デジタルインクフェー
ス68を介してビデオ出力デジタル信号sDaを出力さ
せればよい。
なお、本実施態様ではN分周器でのN値はN=A+Bの
式で求めたが、サンプリングした映像信号の1ライン毎
のサンプリングパルス周期を所望の周期に決める場合、
前記第2式で求めたように決定してもよいことは勿論で
ある。
式で求めたが、サンプリングした映像信号の1ライン毎
のサンプリングパルス周期を所望の周期に決める場合、
前記第2式で求めたように決定してもよいことは勿論で
ある。
この第2式を用いて第5図のビデオ信号のクロック数を
計算する例を以下に示す。
計算する例を以下に示す。
[63,5μs /48.4ns ] −1312この
値は前記第1式によって求めた値と実質的に同一となる
。この設定により信号画像の出力周期とA/D変換器2
7のサンプリング周期とのエリアシング(ビート)の発
生が防止出来る。
値は前記第1式によって求めた値と実質的に同一となる
。この設定により信号画像の出力周期とA/D変換器2
7のサンプリング周期とのエリアシング(ビート)の発
生が防止出来る。
例えば、周期性パターンのビットや文字’AJが歪んで
表示されるような不都合が生じることはない。
表示されるような不都合が生じることはない。
第6図に本発明に係る画像収録装置の第2の実施態様を
示す。なお、この第2の実施態様に適用される画像収録
装置の全体的なシステムは前記第1の実施態様で示した
ものと同一であるので、同一の構成要素には同一の参照
符号を付しその詳細な説明を省略する。
示す。なお、この第2の実施態様に適用される画像収録
装置の全体的なシステムは前記第1の実施態様で示した
ものと同一であるので、同一の構成要素には同一の参照
符号を付しその詳細な説明を省略する。
そこで、第6図に示すように、当該第2のシステムでは
レジスタ30からの信号線が3個のフレームメモリ70
.72.74の夫々に供給されるように構成されている
。一方、フレームメモリ70.72.74ニ対してマイ
クロコンピュータ62からの制御信号が供給されるよう
になっており、この制御信号により映像信号の格納場所
を3個のフレームメモリ70.72.74から自由に選
択出来る。
レジスタ30からの信号線が3個のフレームメモリ70
.72.74の夫々に供給されるように構成されている
。一方、フレームメモリ70.72.74ニ対してマイ
クロコンピュータ62からの制御信号が供給されるよう
になっており、この制御信号により映像信号の格納場所
を3個のフレームメモリ70.72.74から自由に選
択出来る。
各フレームメモリ70.72.74の出力信号はシフト
レジスタ65へと供給されている。この場合、シフトレ
ジスタ65からの信号はD/A変換器52を介してアナ
ログ信号SAI+として出力され、あるいはデータレジ
スタ66およびデジタルインクフェース68を介し、デ
ジタル信号Sゎ。とじて出力される。
レジスタ65へと供給されている。この場合、シフトレ
ジスタ65からの信号はD/A変換器52を介してアナ
ログ信号SAI+として出力され、あるいはデータレジ
スタ66およびデジタルインクフェース68を介し、デ
ジタル信号Sゎ。とじて出力される。
このような構成とした場合、入力される映像信号S i
はマイクロコンピュータ62の制御信号によりフレー
ムメモリ70.72.74の中のいずれかへ記憶される
。
はマイクロコンピュータ62の制御信号によりフレー
ムメモリ70.72.74の中のいずれかへ記憶される
。
一方、マイクロコンピュータ62は前記フレームメモリ
70.72.74の映像信号の格納状態を判断して映像
信号の入力および出力を同時に実行することを可能とす
る。
70.72.74の映像信号の格納状態を判断して映像
信号の入力および出力を同時に実行することを可能とす
る。
従って、この場合、入力する信号が走査線の異なる信号
であっても、これを同一の画像収録装置に別個に記憶さ
せることが出来、その上、夫々の走査線を所望の走査線
に変更したり、前述の種々の出力装置(例えば、レーザ
プリンタ等)に適応した出力信号を出力することを可能
にする等、所謂、画像バッファとして本装置を応用する
ことが可能である。
であっても、これを同一の画像収録装置に別個に記憶さ
せることが出来、その上、夫々の走査線を所望の走査線
に変更したり、前述の種々の出力装置(例えば、レーザ
プリンタ等)に適応した出力信号を出力することを可能
にする等、所謂、画像バッファとして本装置を応用する
ことが可能である。
以上がビデオ画像収録装置全体の動作説明図であり、次
に、本発明に係るF/V変換器により制御されるM分周
回路を含むN逓倍回路16について添付の図面を参照し
ながら一層詳細に説明する。
に、本発明に係るF/V変換器により制御されるM分周
回路を含むN逓倍回路16について添付の図面を参照し
ながら一層詳細に説明する。
第7図において、参照符号16は本発明に係るA/D変
換器27のサンプリングパルスを発生するためのF/V
変換器により制御されるM分周回路を含むN逓倍回路を
示ず。当該F/V変換器により制御されるM分周回路を
含むN逓倍回路16は、基本的には、F/V変換器42
と、等化パルス除去回路40および周波数の分周比がプ
ログラマブルに設定可能な周波数シンセサイザ100と
からなる。なお、ここで、前記等化パルス除去回路40
は時定数が3/4H(Hは水平同期信号の周期)に設定
される単安定マルチパイプレークから構成されている。
換器27のサンプリングパルスを発生するためのF/V
変換器により制御されるM分周回路を含むN逓倍回路を
示ず。当該F/V変換器により制御されるM分周回路を
含むN逓倍回路16は、基本的には、F/V変換器42
と、等化パルス除去回路40および周波数の分周比がプ
ログラマブルに設定可能な周波数シンセサイザ100と
からなる。なお、ここで、前記等化パルス除去回路40
は時定数が3/4H(Hは水平同期信号の周期)に設定
される単安定マルチパイプレークから構成されている。
時定数を3/4 Hに設定した理由は等化パルスの挿入
位置がずれてもI H乃至1/2Hの中間値を超えるこ
とがないものと想定したためである。
位置がずれてもI H乃至1/2Hの中間値を超えるこ
とがないものと想定したためである。
当該F/V変換器により制御されるM分周回路を含むN
逓倍回路16に入力する等化パルスを含むHD信号は前
記等化パルス除去回路40に導入されると共に、前記F
/V変換器42のパルス整形回路102および第1のロ
ーパスフィルタ(LPF)104を介して前記等化パル
ス除去回路40の時定数制御端子Tに導入される。等化
パルス除去回路40の出力信号は前記周波数シンセサイ
ザ100を構成する位相比較器44の基準入力端子φ、
に導入される。当該位相比較器44の出力信号はローパ
スフィルタ(LPF)46を介して電圧制御発振器(V
CO)48に導入される。前記電圧制御発振器48の出
力信号は分周比が前記F/V変換器42により制御され
るプリスケーラ49に導入される。このプリスケーラ4
9の分周比はMである。次いで、当該プリスケーラ49
の出力信号はその分周比がマイクロコンピュータ62に
よって制御されるN分周器60に至り、このN分周器6
0の出力は前記位相比較器44の信号入力端子φ2に導
入される。
逓倍回路16に入力する等化パルスを含むHD信号は前
記等化パルス除去回路40に導入されると共に、前記F
/V変換器42のパルス整形回路102および第1のロ
ーパスフィルタ(LPF)104を介して前記等化パル
ス除去回路40の時定数制御端子Tに導入される。等化
パルス除去回路40の出力信号は前記周波数シンセサイ
ザ100を構成する位相比較器44の基準入力端子φ、
に導入される。当該位相比較器44の出力信号はローパ
スフィルタ(LPF)46を介して電圧制御発振器(V
CO)48に導入される。前記電圧制御発振器48の出
力信号は分周比が前記F/V変換器42により制御され
るプリスケーラ49に導入される。このプリスケーラ4
9の分周比はMである。次いで、当該プリスケーラ49
の出力信号はその分周比がマイクロコンピュータ62に
よって制御されるN分周器60に至り、このN分周器6
0の出力は前記位相比較器44の信号入力端子φ2に導
入される。
一方、前記プリスケーラ49の出力端子、すなわち、N
分周器60との結節点にはサンプリングパルスSPが発
生する。このサンプリングパルスSPはA/D変換器の
それとして用いられる。
分周器60との結節点にはサンプリングパルスSPが発
生する。このサンプリングパルスSPはA/D変換器の
それとして用いられる。
本実施態様に係るF/V変換器により制御されるM分周
回路を含むN逓倍回路は基本的には以上のように構成さ
れるものであり、次にその作用並びに効果について説明
する。
回路を含むN逓倍回路は基本的には以上のように構成さ
れるものであり、次にその作用並びに効果について説明
する。
そこで、入力される同期信号HDは第8AIJaに示す
波形状を呈している。すなわち、当該波形には水平同期
信号、垂直同期信号、等化パルスが含まれる。
波形状を呈している。すなわち、当該波形には水平同期
信号、垂直同期信号、等化パルスが含まれる。
等化パルス除去回路40を構成する単安定マルチバイブ
レークは第8A図aに示した複合同期信号C8の立ち下
がりエツジによりl−リガされ、1/2Hの位置に挿入
されている等化パルスおよび切込パルスは除去されるの
で、等化パルス除去回路40の出力波形は、第8A図す
に示すように、間隔がIHになる。これは前記のように
等化パルス除去回路40を構成する単安定マルチハイブ
レークの時定数を3/4Hに設定しであるためである。
レークは第8A図aに示した複合同期信号C8の立ち下
がりエツジによりl−リガされ、1/2Hの位置に挿入
されている等化パルスおよび切込パルスは除去されるの
で、等化パルス除去回路40の出力波形は、第8A図す
に示すように、間隔がIHになる。これは前記のように
等化パルス除去回路40を構成する単安定マルチハイブ
レークの時定数を3/4Hに設定しであるためである。
一方、前記等化パルス除去回路40の時定数制御端子に
は、パルス整形回路1.02 、L P F 104か
らなるF/V変換器42の出力信号が導入されている。
は、パルス整形回路1.02 、L P F 104か
らなるF/V変換器42の出力信号が導入されている。
このため、入力される複合同期信号C8に含まれる水平
同期周波数(fh)の周期が異なっても、すなわち、異
種の走査線を有する診断装置からの出力信号に対しても
前記等化バルスを除去するように動作する。なお、この
場合において、パルス整形回路102の出力信号を第8
A図Cに示し、L P F 104の出力信号を第8A
図dに示す。
同期周波数(fh)の周期が異なっても、すなわち、異
種の走査線を有する診断装置からの出力信号に対しても
前記等化バルスを除去するように動作する。なお、この
場合において、パルス整形回路102の出力信号を第8
A図Cに示し、L P F 104の出力信号を第8A
図dに示す。
ところで、第8A図dに示す時定数制御信号の出力波形
は複合同期信号CSに等化パルスが存在する近傍で電圧
が増加しているが、この等化パルスの存在による電圧の
増加分は本発明に係る等化パルス除去作用には殆ど影響
を及ぼすことはない。
は複合同期信号CSに等化パルスが存在する近傍で電圧
が増加しているが、この等化パルスの存在による電圧の
増加分は本発明に係る等化パルス除去作用には殆ど影響
を及ぼすことはない。
その理由は、例えば、1フイ一ルド期間中の走査線を5
00本、すなわち、時間500Hに対し、等化パルス数
を18木、すなわち、時間9Hを考えると、9 H/
500Hx 100= 1.8%であり、等化パルス除
去回路40の時定数が374H±174H以内にあれば
よいことを考慮すれば殆ど問題とならないレヘルである
からである。
00本、すなわち、時間500Hに対し、等化パルス数
を18木、すなわち、時間9Hを考えると、9 H/
500Hx 100= 1.8%であり、等化パルス除
去回路40の時定数が374H±174H以内にあれば
よいことを考慮すれば殆ど問題とならないレヘルである
からである。
また、前記等化パルス除去回路40の時定数の制御はF
/V変換器42によりフィードフォワード制御されてい
るので、高速にしかも安定した動作が期待出来る。
/V変換器42によりフィードフォワード制御されてい
るので、高速にしかも安定した動作が期待出来る。
次に、等化パルス除去回路40の水平同期信号出力は周
波数シンセサイザ100内の位相比較器44の基準入力
端子φ、に導入され、LPF46、VCO48、プリス
ケーラ49および予めマイクロコンピュータ62により
使用される診断装置に対応した分周比Nが設定されてい
るN分周器60を介して入力された水平同期信号の周波
数のN倍の信号が導出される。当該N逓倍信号は周波数
シンセサイザ100により入力信号に正確に同期させる
ことが可能であり、しかも水平同期信号毎に同期した信
号を発生ずるのでトリガジッタの発生を著しく抑制する
ことが可能である。そして、当該N逓倍信号SPは図示
しない画像収録装置を構成するA/D変換器のサンプリ
ングパルスSPとして利用される。
波数シンセサイザ100内の位相比較器44の基準入力
端子φ、に導入され、LPF46、VCO48、プリス
ケーラ49および予めマイクロコンピュータ62により
使用される診断装置に対応した分周比Nが設定されてい
るN分周器60を介して入力された水平同期信号の周波
数のN倍の信号が導出される。当該N逓倍信号は周波数
シンセサイザ100により入力信号に正確に同期させる
ことが可能であり、しかも水平同期信号毎に同期した信
号を発生ずるのでトリガジッタの発生を著しく抑制する
ことが可能である。そして、当該N逓倍信号SPは図示
しない画像収録装置を構成するA/D変換器のサンプリ
ングパルスSPとして利用される。
以上が本発明に係るF/V変換器により制御されるM分
周回路を含むN逓倍回路の詳細な説明である。
周回路を含むN逓倍回路の詳細な説明である。
ところで、第7図等に示すN逓倍回路としてのサンプリ
ングパルスの生成回路は、前記したように、各種の診断
装置、すなわち異なる走査線数を持った診断装置からの
複合同期信号を導入して当該複合同期信号に対応したサ
ンプリングパルスを生成する回路であるが、前記走査線
数の実際の数は500乃至1000本程度であることが
多い。そこで、プリスケーラ49の分周比を1乃至2程
度にF/V変換器42の出力信号によって自動的に制御
出来れば次の2つの理由により頗る好適である。すなわ
ち、 ■ 周波数シンセサイザにおいて最も高速・高周波化の
困難なプログラマブル分周器の性能を緩和することが出
来るので、装置全体のクリチカルボイントを高めること
を可能とし、その結果、装置全体としての処理能力の高
速化を達成することが出来る。
ングパルスの生成回路は、前記したように、各種の診断
装置、すなわち異なる走査線数を持った診断装置からの
複合同期信号を導入して当該複合同期信号に対応したサ
ンプリングパルスを生成する回路であるが、前記走査線
数の実際の数は500乃至1000本程度であることが
多い。そこで、プリスケーラ49の分周比を1乃至2程
度にF/V変換器42の出力信号によって自動的に制御
出来れば次の2つの理由により頗る好適である。すなわ
ち、 ■ 周波数シンセサイザにおいて最も高速・高周波化の
困難なプログラマブル分周器の性能を緩和することが出
来るので、装置全体のクリチカルボイントを高めること
を可能とし、その結果、装置全体としての処理能力の高
速化を達成することが出来る。
■ VCOの発振周波数を略−走化して系の安定性を高
めると共に発振帯域の狭帯域化によりVCOの外付部品
の交換を不要とする。
めると共に発振帯域の狭帯域化によりVCOの外付部品
の交換を不要とする。
以」二の考察に基づき、本発明の一実施態様における波
形例を第8B図に示す。
形例を第8B図に示す。
第8B図は同期信号HDに含まれる水平同期信号が約2
倍に変化した時の各部の波形を示したものであり、第8
B図において、上の波形図はその変化前の波形であり、
下の波形図は変化後の波形を示す。また、第8B図aは
水平同期信号、第8B図すばF/V変換器42の出力信
号、第8B図CはVC048の出力波形および第8B図
dはプリスケーラ49の出力波形、すなわち、A/D変
換器(図示せず)のサンプリングパルスとして導入され
る波形である。
倍に変化した時の各部の波形を示したものであり、第8
B図において、上の波形図はその変化前の波形であり、
下の波形図は変化後の波形を示す。また、第8B図aは
水平同期信号、第8B図すばF/V変換器42の出力信
号、第8B図CはVC048の出力波形および第8B図
dはプリスケーラ49の出力波形、すなわち、A/D変
換器(図示せず)のサンプリングパルスとして導入され
る波形である。
第8B図から容易に諒解されるように、本発明に係るサ
ンプリングパルス発生回路を形成するN逓倍回路16の
中、プリスケーラ49の分周比は第8B図すに示ずF/
V変換器42の出力信号によって自動的に可変されるた
め、第8B図Cに示すようにVC048の出力周波数を
略一定とすることが可能である。
ンプリングパルス発生回路を形成するN逓倍回路16の
中、プリスケーラ49の分周比は第8B図すに示ずF/
V変換器42の出力信号によって自動的に可変されるた
め、第8B図Cに示すようにVC048の出力周波数を
略一定とすることが可能である。
次に、第9A図に前記第1の実施態様に係る装置の第1
応用例として、入力ビデオ信号S。
応用例として、入力ビデオ信号S。
を走査線が異なる複数の信号F、G、Hとして本装置へ
入力される場合について説明する。
入力される場合について説明する。
この例では、走査線数の異なる信号はセレクタ110を
介してF/V変換器により制御されるM分周回路を含む
N逓倍回路I6で生成されるタイミング信号により入力
部10でA/D変換され、フレームメモリ12へ記憶さ
れる。また、同様に出力部14は出力信号タイミング信
号発生手段18によって制御される。この出力部14を
D/A変換器によって構成すれば、前記の手順によりリ
アルタイムにCRTモニタ(図示せず)上に静止面を再
現することが可能である。なお、図のように、パソコン
112を介してフロッピィディスク等の外部記憶装置1
14に映像情報を一時記憶させておき、ビデオジェネレ
ータ(図示せず)の出力信号を入力ビデオ信号として使
用して出力タイミングを作り出し、フロッピィディスク
の内容をフレームメモリ12に移して出力すれば、診断
装置がない場所においても診断画像を視認することが出
来、種々の画像評価のために用いI ることも可能である。なお、ビデオジェネレータの出力
信号は入力信号と同じ信号を出力することが可能である
。
介してF/V変換器により制御されるM分周回路を含む
N逓倍回路I6で生成されるタイミング信号により入力
部10でA/D変換され、フレームメモリ12へ記憶さ
れる。また、同様に出力部14は出力信号タイミング信
号発生手段18によって制御される。この出力部14を
D/A変換器によって構成すれば、前記の手順によりリ
アルタイムにCRTモニタ(図示せず)上に静止面を再
現することが可能である。なお、図のように、パソコン
112を介してフロッピィディスク等の外部記憶装置1
14に映像情報を一時記憶させておき、ビデオジェネレ
ータ(図示せず)の出力信号を入力ビデオ信号として使
用して出力タイミングを作り出し、フロッピィディスク
の内容をフレームメモリ12に移して出力すれば、診断
装置がない場所においても診断画像を視認することが出
来、種々の画像評価のために用いI ることも可能である。なお、ビデオジェネレータの出力
信号は入力信号と同じ信号を出力することが可能である
。
次に、第1の実施態様に係る第2の応用例として走査線
を変換するシステムを第9B図に示す。
を変換するシステムを第9B図に示す。
この実施態様ではフレームメモリ勘と出力部14との間
に画像処理部1.16を介装し、フレームメモリ制御部
20からの信号が供給される。画像処理部116は公知
の方法として補間若しくは間引きすることにより得られ
た画像情報を画像の垂直方向に出力タイミング信号発生
手段18からの出力タイミングで出力することにより単
一フォーマットでの出力が可能となる。このため、医療
用レーザプリンタの出力において、画面の垂直方向に対
し同一フォーマントに正規化することにより、スキャナ
の副走査の速度制御が不要となり、この時、画像のアス
ペクト比を設定することも容易に出来る。
に画像処理部1.16を介装し、フレームメモリ制御部
20からの信号が供給される。画像処理部116は公知
の方法として補間若しくは間引きすることにより得られ
た画像情報を画像の垂直方向に出力タイミング信号発生
手段18からの出力タイミングで出力することにより単
一フォーマットでの出力が可能となる。このため、医療
用レーザプリンタの出力において、画面の垂直方向に対
し同一フォーマントに正規化することにより、スキャナ
の副走査の速度制御が不要となり、この時、画像のアス
ペクト比を設定することも容易に出来る。
また、簡易PAC3においてディスプレイ用CRT等を
用いる場合、単一な走査線のCRTのモニタを使用する
ことが出来る。
用いる場合、単一な走査線のCRTのモニタを使用する
ことが出来る。
さらに、CRTマルチフォーマントカメラに出力する場
合も単一の走査線のCRTモニタに表示出来、各種診断
モダリティの写真が同一のフィルム上にレイアウト出来
る。
合も単一の走査線のCRTモニタに表示出来、各種診断
モダリティの写真が同一のフィルム上にレイアウト出来
る。
第10図に第1の実施態様に係る装置を画像収集システ
ムとして使用する場合のブロック図を示す。
ムとして使用する場合のブロック図を示す。
すなわち、フレームメモリ12に記憶された画像は出力
部14を介して外部記憶装置114へと取り込みを行う
ように構成されている。また、外部記憶装置114とし
てはマイクロコンピュータ内の磁気ディスクやフロンビ
イディスク等が適用出来る。外部記憶装置114に記憶
された信号は以下に示すようなシステムに必要に応じて
出力することが出来る。
部14を介して外部記憶装置114へと取り込みを行う
ように構成されている。また、外部記憶装置114とし
てはマイクロコンピュータ内の磁気ディスクやフロンビ
イディスク等が適用出来る。外部記憶装置114に記憶
された信号は以下に示すようなシステムに必要に応じて
出力することが出来る。
従来の医療用レーザプリンタとしては画像メモリ、画像
処理、レーザ光源、光変調、光走査、記1.a媒体搬送
機能を有しており、各診断モダリティの信号入力手段は
デジタル信号インタフェースが適用されている。この場
合、夫々の目的に適合した画像処理を施して最終出力を
レーザプリンタへ出力しているので、各診断モダリティ
装置およびレーザプリンタサイドのハードウェア、ソフ
トウェア共にコスト高となる。このような場合に、本出
願の画像収録装置を用いれば、従来のシステムに何ら変
更を加えることなく、全ての診断モダリティに対し適用
出来且つ安価なシステムを組み込むことが可能となる。
処理、レーザ光源、光変調、光走査、記1.a媒体搬送
機能を有しており、各診断モダリティの信号入力手段は
デジタル信号インタフェースが適用されている。この場
合、夫々の目的に適合した画像処理を施して最終出力を
レーザプリンタへ出力しているので、各診断モダリティ
装置およびレーザプリンタサイドのハードウェア、ソフ
トウェア共にコスト高となる。このような場合に、本出
願の画像収録装置を用いれば、従来のシステムに何ら変
更を加えることなく、全ての診断モダリティに対し適用
出来且つ安価なシステムを組み込むことが可能となる。
次イで、簡易PAC3について述べる。新しいデジタル
画像診断装置の急速な導入並びにその多様化と、他方に
あって画像処理システムの高性能化、低価格化、高速の
画像読取装置の開発等の進歩も目覚ましい。このような
事情によって画像情報の総合化を図るためのPAC3が
ある。本発明の画像収録装置を用いれば、現在機器メー
カにより画像フォーマットが異なる医療用画像に互換性
が得られ、既存の装置でPAC8を構成することが出来
る。すなわち、このような医療システム画像収集シス手
ムとして本装置を適用すれば、必要な時に画像を出力さ
せることが出来る効果が得られる。
画像診断装置の急速な導入並びにその多様化と、他方に
あって画像処理システムの高性能化、低価格化、高速の
画像読取装置の開発等の進歩も目覚ましい。このような
事情によって画像情報の総合化を図るためのPAC3が
ある。本発明の画像収録装置を用いれば、現在機器メー
カにより画像フォーマットが異なる医療用画像に互換性
が得られ、既存の装置でPAC8を構成することが出来
る。すなわち、このような医療システム画像収集シス手
ムとして本装置を適用すれば、必要な時に画像を出力さ
せることが出来る効果が得られる。
次に、第2の実施態様で示したフレームメモリを複数備
えた画像収録装置の応用例を示す。
えた画像収録装置の応用例を示す。
第11図に示すように、入力端子および出力端子が夫々
3個設けられたセレクタ120へは走査線の異なった入
力信号F、G、Hが供給され、入力部10を介して3個
のフレームメモリのいずれかへその画像信号を記憶させ
ることが出来る。
3個設けられたセレクタ120へは走査線の異なった入
力信号F、G、Hが供給され、入力部10を介して3個
のフレームメモリのいずれかへその画像信号を記憶させ
ることが出来る。
また、これと同時に出力部14からはセレクタ122に
より記憶動作を遂行中のフレームメモリ以外のフレーム
メモリから記憶された画像信号を出力させることが出来
る。
より記憶動作を遂行中のフレームメモリ以外のフレーム
メモリから記憶された画像信号を出力させることが出来
る。
このようなシステムに構成することにより、所謂、画像
バッファとして適用出来る。以下に、この画像バッファ
の適用例について述べる。
バッファとして適用出来る。以下に、この画像バッファ
の適用例について述べる。
診断装置(CT、US、DF等)が複数有り、これを、
例えば、1台のマルチフォーマットカメラで撮影しよう
とする場合、複数の診断装置から同時に診断データを出
力させると、撮影不可能となる。そこで、本システムを
適用すれば、−次的にデータを蓄積することが可能であ
り複数の信号を処理出来るようになる。また、1枚のフ
ィルム上にバッファしたデータを編集することも可能と
なる。具体的には、循環器用に診断画像をバッファさせ
て、手術のために必要な画像だけをハードコピーしたり
、CRT上にマルチフレーム表示したりすることが出来
る。また、マーゲン用として食道の透視時等、リアルタ
イムで画像を入力して蓄積させておき、必要な部分(患
部)だけのハードコピーを得るシステムにも適用出来る
。さらに、病院内外の伝送ターミナルとして通信の入力
部に本システムを配設し画像データをバッファするシス
テムにも適用出来る。
例えば、1台のマルチフォーマットカメラで撮影しよう
とする場合、複数の診断装置から同時に診断データを出
力させると、撮影不可能となる。そこで、本システムを
適用すれば、−次的にデータを蓄積することが可能であ
り複数の信号を処理出来るようになる。また、1枚のフ
ィルム上にバッファしたデータを編集することも可能と
なる。具体的には、循環器用に診断画像をバッファさせ
て、手術のために必要な画像だけをハードコピーしたり
、CRT上にマルチフレーム表示したりすることが出来
る。また、マーゲン用として食道の透視時等、リアルタ
イムで画像を入力して蓄積させておき、必要な部分(患
部)だけのハードコピーを得るシステムにも適用出来る
。さらに、病院内外の伝送ターミナルとして通信の入力
部に本システムを配設し画像データをバッファするシス
テムにも適用出来る。
以上のように、本発明によれば、各種診断装置等を構成
する異種の撮像デバイスから出力される走査線数の異な
る複数の映像信号を1台のデジタル画像収録装置内の画
像メモリにA/D変換処理する際のサンプリングパルス
を発生する装置において、F/V変換器により制御され
る等化パルス除去回路とプリスケーラを含む周波数シン
セサイザ構成としたため、入力する映像同期信号から等
化パルスを除去した水平同期信号が正確にN逓倍された
信号をサンプリングパルスとして得られる。しかも、等
化パルス除去回路の時定数制御とプリスケーラの分周比
制御をフィードフォワード制御で行っているため、相当
に高速動作が可能であり、画像のリアルタイム処理を可
能とする。その結果、医療診断の迅速な対応が期待出来
る。
する異種の撮像デバイスから出力される走査線数の異な
る複数の映像信号を1台のデジタル画像収録装置内の画
像メモリにA/D変換処理する際のサンプリングパルス
を発生する装置において、F/V変換器により制御され
る等化パルス除去回路とプリスケーラを含む周波数シン
セサイザ構成としたため、入力する映像同期信号から等
化パルスを除去した水平同期信号が正確にN逓倍された
信号をサンプリングパルスとして得られる。しかも、等
化パルス除去回路の時定数制御とプリスケーラの分周比
制御をフィードフォワード制御で行っているため、相当
に高速動作が可能であり、画像のリアルタイム処理を可
能とする。その結果、医療診断の迅速な対応が期待出来
る。
以上、本発明について好適な実施態様を挙げて説明した
が、本発明はこの実施態様に限定されるものではなく、
本発明の要旨を逸脱しない範囲において種々の改良並び
に設計の変更が可能なことは勿論である。
が、本発明はこの実施態様に限定されるものではなく、
本発明の要旨を逸脱しない範囲において種々の改良並び
に設計の変更が可能なことは勿論である。
第1図は本発明に係るF/V変換器により制御されるM
分周回路を含むN逓倍回路が組み込まれる画像数t3:
装置の全体ブロック図、第2図は本発明に係るF/V変
換器により制御されるM分周回路を含むN逓倍回路が組
み込まれる画像収録装置全体の第1の実施態様に係る詳
細ブロック図、 第3図はディスプレイタイムチャート図、第4図は画像
入力部のタイムチャー1・図、第5図は映像信号の一例
を示す図、 第6図は本発明に係るF/V変換器により制御されるM
分周回路を含むN逓倍回路が組み込まれる画像収録装置
全体の第2の実施態様に係る詳細ブロック図、 第7図は本発明に係るF/V変換器により制御されるM
分周回路を含むN逓倍回路の詳細ブロック図、 第8図は本発明に係るF/V変換器により制御されるM
分周回路を含むN逓倍回路の詳細ブロック図の波形説明
図、 第9図および第10図は本発明に係るF/V変換器によ
り制御されるM分周回路を含むN逓倍回路が組み込まれ
る画像収録装置の第1の実施態様の応用例図、 第11図は本発明に係るF/V変換変換上り制御される
M分周回路を含むN逓倍回路が組み込まれる画像収録装
置の第2の実施態様の応用例図である。 40・・・等化パルス除去回路 42・・・F/V変換器 44・・・位相比較
器46・・・ローパスフィルタ (L P F)48・
・・電圧制御発振器(VCO) 49・・・プリスケーラ 60・・・N分周器
62・・・マイクロコンピュータ 100・・・周波数シンセサイザ 】04・・・ローパスフィルタ (L P F)特開1
1R63−15121J9(13)手続補正書(自発) 昭和62年 1月30日 1、事件の表示 昭和61年特許願第299144号
3、補正をする者 事件との関係 特許出願人 4、代理人 5、補正命令の日付 自発 補 正 書 1、 明細書中、第14頁第14行目の「に8回記憶さ
れるように・・・」を 「に64回記憶されるように・・・」と補正しまず。
分周回路を含むN逓倍回路が組み込まれる画像数t3:
装置の全体ブロック図、第2図は本発明に係るF/V変
換器により制御されるM分周回路を含むN逓倍回路が組
み込まれる画像収録装置全体の第1の実施態様に係る詳
細ブロック図、 第3図はディスプレイタイムチャート図、第4図は画像
入力部のタイムチャー1・図、第5図は映像信号の一例
を示す図、 第6図は本発明に係るF/V変換器により制御されるM
分周回路を含むN逓倍回路が組み込まれる画像収録装置
全体の第2の実施態様に係る詳細ブロック図、 第7図は本発明に係るF/V変換器により制御されるM
分周回路を含むN逓倍回路の詳細ブロック図、 第8図は本発明に係るF/V変換器により制御されるM
分周回路を含むN逓倍回路の詳細ブロック図の波形説明
図、 第9図および第10図は本発明に係るF/V変換器によ
り制御されるM分周回路を含むN逓倍回路が組み込まれ
る画像収録装置の第1の実施態様の応用例図、 第11図は本発明に係るF/V変換変換上り制御される
M分周回路を含むN逓倍回路が組み込まれる画像収録装
置の第2の実施態様の応用例図である。 40・・・等化パルス除去回路 42・・・F/V変換器 44・・・位相比較
器46・・・ローパスフィルタ (L P F)48・
・・電圧制御発振器(VCO) 49・・・プリスケーラ 60・・・N分周器
62・・・マイクロコンピュータ 100・・・周波数シンセサイザ 】04・・・ローパスフィルタ (L P F)特開1
1R63−15121J9(13)手続補正書(自発) 昭和62年 1月30日 1、事件の表示 昭和61年特許願第299144号
3、補正をする者 事件との関係 特許出願人 4、代理人 5、補正命令の日付 自発 補 正 書 1、 明細書中、第14頁第14行目の「に8回記憶さ
れるように・・・」を 「に64回記憶されるように・・・」と補正しまず。
Claims (2)
- (1)少なくともプリスケーラを含む周波数シンセサイ
ザの基準入力端子に映像同期信号を入力信号とする等化
パルス除去手段を接続し、前記プリスケーラおよび/ま
たは当該等化パルス除去手段の制御信号として前記映像
同期信号を入力信号とするF/V変換器の出力信号を導
入するよう構成することを特徴とするF/V変換器によ
り制御されるM分周回路を含むN逓倍回路。 - (2)特許請求の範囲第1項記載の回路において、映像
同期信号を入力信号とするF/V変換器はパルス整形回
路とローパスフィルタとから構成され、前記等化パルス
除去手段および/またはプリスケーラが前記パルス整形
回路に接続されるローパスフィルタの出力信号により制
御されることからなるF/V変換器により制御されるM
分周回路を含むN逓倍回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61299144A JPS63151209A (ja) | 1986-12-16 | 1986-12-16 | F/v変換器により制御されるm分周回路を含むn逓倍回路 |
US07/133,971 US4827341A (en) | 1986-12-16 | 1987-12-16 | Synchronizing signal generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61299144A JPS63151209A (ja) | 1986-12-16 | 1986-12-16 | F/v変換器により制御されるm分周回路を含むn逓倍回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63151209A true JPS63151209A (ja) | 1988-06-23 |
JPH0583033B2 JPH0583033B2 (ja) | 1993-11-24 |
Family
ID=17868693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61299144A Granted JPS63151209A (ja) | 1986-12-16 | 1986-12-16 | F/v変換器により制御されるm分周回路を含むn逓倍回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63151209A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0662269A (ja) * | 1991-04-30 | 1994-03-04 | Grass Valley Group Inc:The | 周波数可変クロック発生装置 |
-
1986
- 1986-12-16 JP JP61299144A patent/JPS63151209A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0662269A (ja) * | 1991-04-30 | 1994-03-04 | Grass Valley Group Inc:The | 周波数可変クロック発生装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0583033B2 (ja) | 1993-11-24 |
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