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Die vorliegende Erfindung betrifft eine logarithmische
Verstärkungsschaltung und insbesondere eine logarithmische
Verstärkungsschaltung, die für eine integrierte MOS-Schaltung
geeignet ist.
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Eine konventionelle logarithmische Verstärkungsschaltung
dieses Typs wird allgemein in Form einer integrierten bipolaren
Schaltung realisiert. Eine solche Schaltung ist z. B. in EP
A-0 248 428 offenbart. Eine logarithmische
Verstärkungsschaltung, die als integrierte MOS-Schaltung realisiert ist, ist
z. B. in der japanischen Offenlegung Nr. 62-292010 offenbart.
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Die logarithmische Verstärkungsschaltung in diesen integrier
ten Schaltungen ist auf solche Weise ausgebildet, daß
Vielstufen-Differenzverstärker in Kaskade verbunden sind und
quadrierende Vollwellengleichrichter mit einem Eingang der
ersten Stufe und Ausgangsanschlüssen der nachfolgenden Stufen
verbunden sind. Mit dieser Anordnung werden Signale an diesen
Eingangs- und Ausgangsanschlüssen einer quadrierenden
Vollwellengleichrichtung unterworfen, und die Ausgänge von den
quadrierenden Vollwellengleichrichtern werden
zusammenaddiert. Aus diesem Grunde werden die Ausgangssignale durch die
Charakteristiken der entsprechenden quadrierenden
Vollwellengleichrichter beeinflußt, die dynamische
Bereichscharakteristiken einschließen, und daher können ausgezeichnete
logarithmische Charakteristiken nicht erhalten werden.
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Es ist ein Ziel der vorliegenden Erfindung, eine
logarithmische Verstärkungsschaltung zu schaffen, die einen großen
dynamischen Bereich hat und ausgezeichnete logarithmische
Charakteristiken erhalten kann.
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Gemäß einem Gesichtspunkt wird durch die Erfindung ein
logarithmischer Verstärker geschaffen, der aufweist:
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a) eine Vielzahl von Differenzverstärkerstufen, die jeweils
erste und zweite Eingangsknotenpunkte und erste und
zweite Ausgangsknotenpunkte haben, wobei die Verstärkerstufen
miteinander in Kaskadenanordnung verbunden sind, so daß
die ersten und zweiten Ausgangsknotenpunkte einer
vorangehenden Verstärkerstufe mit den ersten bzw. zweiten
Eingangsknotenpunkten einer nachfolgenden Verstärkerstufe
verbunden sind, wobei ein Eingangssignal zwischen den
ersten und zweiten Eingangsknotenpunkten einer ersten Stufe
der kaskadenförmigen Anordnung angelegt wird;
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b) eine Vielzahl von logarithmischen
Vollwellengleichrichterblöcken, wobei jeder Gleichrichterblock erste und
zweite Eingangsanschlüsse aufweist, wobei die
Eingangsanschlüsse eines Gleichrichterblocks mit den ersten und
zweiten Eingangsknotenpunkten der ersten Verstärkerstufe
verbunden sind, wobei die Eingangsanschlüsse der anderen
Gleichrichterblöcke mit den ersten und zweiten
Ausgangsknotenpunkten einer damit verknüpften der Verstärkerstufe
verbunden ist, um ein Ausgangssignal zu empfangen, das
zwischen den ersten und zweiten Ausgangsknotenpunkten der
damit verknüpften Verstärkerstufe erscheint, wobei jeder
Gleichrichterblock sein entsprechendes Eingangssignal
gleichrichtet, um einen Ausgangsstrom an seinen ersten
und zweiten Ausgangsanschlüssen zu erzeugen und
logarithmische Vollwellengleichrichtung in bezug auf eine
Eingangs spannung hat;
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c) einen Addierer, um Ausgangsströme von den
Gleichrichterblöcken zueinander zu addieren und ein Signal auszugeben,
das dem Summenstrom entspricht;
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dadurch gekennzeichnet, daß
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d) jeder Gleichrichterblock eine erste Stromquelle, erste
und zweite MOS-Transistoren, die in Differenzweise
miteinander verbunden sind, wobei der erste MOS-Transistor
mit seinem Gate mit dem ersten Eingangsanschluß&sub1; mit
seinem Drain mit dem ersten Ausgangsanschluß und mit seiner
Source direkt mit der ersten Stromquelle verbunden ist
und ein erstes Verhältnis einer Gatebreite zur Gatelänge
hat, wobei der zweite MOS-Transistor mit seinem Gate mit
dem zweiten Eingangsanschluß, mit seinem Drain mit dem
zweiten Ausgangsanschluß, mit seiner Source direkt mit
der ersten Stromquelle verbunden ist und ein zweites
Verhältnis einer Gatebreite zur Gatelänge hat, wobei das
erste Verhältnis vom zweiten Verhältnis verschieden ist,
eine zweite Stromquelle, dritte und vierte
MOS-Transistoren, die in differentieller Weise verbunden sind,
wobei der dritte MOS-Transistor mit seinem Gate mit dem
zweiten Eingangsanschluß, mit seinem Drain mit dem ersten
Ausgangsanschluß, mit seiner Source direkt mit der
zweiten Stromquelle verbunden ist und ein drittes Verhältnis
einer Gatebreite zur Gatelänge hat, wobei der vierte MOS-
Transistor mit seinem Gate mit dem ersten
Eingangsanschluß, mit seinem Drain mit dem zweiten
Ausgangsanschluß, mit seiner Quelle direkt mit der zweiten
Stromquelle verbunden ist und ein viertes Verhältnis einer
Gatebreite zur Gatelänge hat, wobei das dritte Verhältnis
vom vierten Verhältnis verschieden ist, eine dritte
Stromquelle, fünfte und sechste MOS-Transistoren, die in
differentieller Weise verbunden sind, wobei der fünfte
MOS-Transistor mit seinem Gate mit dem ersten
Eingangsanschluß, mit seinem Drain mit dem ersten Ausgangsanschluß,
mit seiner Source direkt mit der dritten Stromquelle
verbunden ist und ein fünftes Verhältnis einer Gatebreite
zur Gatelänge hat, wobei der sechste MOS-Transistor (M22)
mit seinem Gate mit dem zweiten Eingangsanschluß, mit
seinem Drain mit dem zweiten Ausgangsanschluß, mit seiner
Source direkt mit der dritten Stromquelle verbunden ist
und ein sechstes Verhältnis einer Gatebreite zur
Gatelänge hat, wobei das fünfte Verhältnis vom sechsten
Verhältnis verschieden ist, eine vierte Stromquelle, siebte
und achte MOS-Transistoren, die in differentieller Weise
verbunden sind, wobei der siebte MOS-Transistor mit
seinem
Gate mit dem zweiten Eingangsanschluß, mit seinem
Drain mit dem ersten Ausgangsanschluß, mit seiner Source
direkt mit der vierten Stromquelle verbunden ist und ein
siebtes Verhältnis einer Gatebreite zur Gatelänge hat,
wobei der achte MOS-Transistor mit seinem Gate mit dem
ersten Eingangsanschluß, mit seinem Drain mit dem zweiten
Ausgangsanschluß, mit seiner Source direkt mit der
vierten Stromquelle verbunden und ein achtes Verhältnis einer
Gatebreite zur Gatelänge hat, wobei das siebte Verhältnis
vom achten Verhältnis verschieden ist, und eine
Ausgangsschaltung aufweist, die mit den ersten und zweiten
Ausgangsanschlüssen verbunden ist, um die Ströme zu
addieren, die von den Gleichrichterblöcken abgegeben werden.
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Weiter weist die Ausgangsschaltung jedes Gleichrichterblocks
eine erste Stromspiegelschaltung, die mit einem
Stromeingangsanschluß mit dem ersten Ausgangsanschluß jedes
Gleichrichterblocks verbunden ist und dadurch gemeinsam mit
Drainströmen der ersten, dritten, fünften und siebten MOS-
Transistoren gespeist wird, und die mit einem
Stromausgangsanschluß mit den Drains der zweiten, vierten, sechsten und
achten MOS-Transistoren verbunden ist, und eine zweite
Stromspiegelschaltung auf, die mit einem Stromeingangsanschluß mit
dem zweiten Ausgangsanschluß jedes Gleichrichterblocks
verbunden ist und dadurch gemeinsam mit Drainströmen von den
zweiten, vierten, sechsten und achten MOS-Transistoren
gespeist wird, und mit dem Stromausgangsanschluß der ersten
Stromschaltung verbunden ist, wobei die zweite
Stromspiegelschaltung über ihren Ausgangsanschluß einen Untergesamtstrom
abgibt, der das Ausgangssignal jedes Gleichrichterblocks
darstellt.
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Es wird nun beispielsweise auf die beigefügten Zeichnungen
bezug genommen. Es zeigen:
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Fig. 1 in einem Blockdiagramm eine logarithmische
Verstärkungsschaltung gemäß einer Ausführungsform der
vorliegenden
Erfindung;
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Fig. 2 ein Schaltungsdiagramm eines logarithmischen
Vollwellengleichrichters in der logarithmischen
Verstärkungsschaltung der vorliegenden Erfindung;
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Fig. 3 ein Schaltungsdiagramm eines quadrierenden
Vollwellengleichrichters als eine Grundeinheit, die den
logarithmischen Vollwellenverstärker bildet, der in Fig.
2 gezeigt ist; und
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Fig. 4 und 5 graphische Darstellungen der Charakteristiken
des quadrierenden Vollwellengleichrichters, in denen
das Verhältnis W&sub1; (Gatebreite)/L&sub1; (Gatelänge) als
Parameter verwendet wird.
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Die Erfindung wird unten unter Bezugnahme auf die beigefügten
zeichnungen beschrieben.
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Fig. 1 ist ein Blockdiagramm, das eine logarithmische
Verstärkungsschaltung gemäß einer Ausführungsform der
vorliegenden Erfindung zeigt.
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Die logarithmische Verstärkungsschaltung weist eine Vielzahl
von (m) Stufen von kaskadenförmig angeordneten
Differenzverstärkern 11, 12, ... und im, eine Vielzahl von
logarithmischen Vollwellenverstärkern 21, 22, .. und 2(m+1), die mit
den Eingangs- und Ausgangsanschlüssen des
Differenzverstärkers 11 der ersten Stufe und den Ausgangsanschlüssen der
Differenzverstärker 12 bis im der nachfolgenden Stufen verbunden
sind und so konstruiert sind, daß sie Ausgangsströme IRSJ (J
= 1 bis m+1) abgeben, die logarithmische
Vollwellencharakteristiken in bezug auf die Eingangsspannung V&sub1; haben, und
einen Addierer 3 zum Addieren der Ausgangsströme IRSJ von den
logarithmischen Vollwellengleichrichtern 21, 22, ... und
2(m+1) und zum Ausgeben eines Signais V&sub0; auf, das dem
Summenstrom entspricht.
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Da die logarithmischen Vollwellengleichrichter 21, 22,
und 2(m+1) der logarithmischen Verstärkungsschaltung alle
bezüglich der Schaltungsanordnung die gleichen sind, ist nur
der logarithmische Vollwellengleichrichter 21 in Fig. 2
gezeigt.
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Wie dies in Fig. 2 gezeigt ist, weist der logarithmische
Vollwellenverstärker 21 n quadrierende
Vollwellengleichrichter (21-1), (21-2), ... und (21-n) und ein Paar von
Stromspiegelschaltungen 40A und 408 auf, die ein Addiermittel zum
Addieren von Ausgangsströmen von diesen quadrierenden
Vollwellengleichrichtern bilden. Jeder quadrierende
Vollwellengleichrichter wird durch einen Satz von zwei
differentiellen Paaren gebildet. Zum Beispiel wird im quadrierenden
Vollwellenverstärker (21-1) ein Satz von zwei differentiellen
Paaren durch differentielle Paare 30A&sub1; und 30B&sub1; gebildet. Im
quadrierenden Vollwellengleichrichter (21-2) wird ein Satz
von zwei differentiellen Paaren durch differentielle Paare
30A&sub2; und 30B&sub2; gebildet.
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Da die quadrierenden Vollwellengleichrichter bezüglich ihrer
Schaltungsanordnung alle gleich sind, ist nur einer von ihnen
in Fig. 3 gezeigt, und seine Schaltungsordnung und
Betriebsweise sollen unten beschrieben werden.
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Wie dies in Fig. 3 gezeigt ist, weist jeder quadrierende
Vollwellengleichrichter einen Satz von zwei differentiellen
Paaren 30A und 30B und ein Paar von Stromspiegelschaltungen
40A und 40B auf, die als Addiermittel wirken. Das differenti
elle Paar 30A wird durch erste und zweite Transistoren M1 und
M2 gebildet. Das Gate des ersten Transistors M1 ist mit einem
ersten Eingangsanschluß T&sub1; verbunden, einem eines Paars von
ersten und zweiten Eingangsanschlüssen T&sub1; und T&sub2; zum
Empfangen einer Eingangsspannung V&sub1;. Die Source des Transistors M1
ist mit einer ersten Stromquelle I&sub0;&sub1; verbunden. Das
Verhältnis der Gatebreite zur Gatelänge des Transistors M1 ist so
eingestellt, daß es einen vorbestimmten Wert hat. Das Gate
und die Source des zweiten Transistors M2 sind mit dem
Eingangsanschluß T&sub2; und der ersten Stromquelle I&sub0;&sub1; verbunden.
Das Verhältnis der Gatebreite zur Gatelänge des zweiten
Transistors M2 ist so eingestellt, daß es von demjenigen des
ersten Transistors M1 verschieden ist. Das andere
differentielle Paar 30B wird durch dritte und vierte Transistoren M3
und M4 gebildet. Das Gate und die Source des dritten
Transistors M3 sind mit dem zweiten Eingangsanschluß T&sub2; bzw. einer
zweiten Stromquelle 102 verbunden. Das Verhältnis der
Gatebreite zur Gatelänge des dritten Transistors M3 ist auf einen
vorbestimmten Wert eingestellt. Das Gate und die Source des
vierten Transistors M4 sind mit dem ersten Eingangsanschluß
T&sub1; und der zweiten Stromquelle 102 verbunden. Das Verhältnis
(W/L) der Gatebreite zur Gatelänge des vierten Transistors M4
ist so eingestellt, daß die Verhältnisse (W/L) der
Gatebreite/Gatelänge des dritten und vierten Transistors M3 und
M4 gleich denjenigen der ersten und zweiten Transistoren M1
und M2 sind.
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Die ersten Stromspiegelschaltung 40A weist Transistoren M5
und M6 auf. Die Stromeingangsanschlüsse der
Stromspiegelschaltung 40A sind mit den Drains der ersten und dritten
Transistoren M1 und M3 verbunden, während der
Stromausgangsanschluß mit den Drains der zweiten und vierten Transistoren
M2 und M4 verbunden ist. Die zweite Stromspiegelschaltung 40B
weist Transistoren M7 und M8 auf. Der Stromeingangsanschluß
der Stromspiegelschaltung 40B ist mit den Drains der zweiten
und vierten Transistoren M2 und M4 und mit dem
Stromausgangsanschluß der ersten Stromspiegelschaltung 40A verbunden.
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Der quadrierende Vollwellengleichrichter, der in Fig. 3
gezeigt ist, benötigt das Paar von Stromspiegelschaltungen 40A
und 40B. Im quadrierenden Vollwellengleichrichter, der in
Fig. 2 gezeigt ist, der durch eine Vielzahl von
differentiellen Paaren gebildet ist, wird jedoch das Paar von
Stromspiegelschaltungen 40A und 40B gemeinsam für alle differentiellen
Paare (21-1), (21-2), ... und (21-n) verwendet.
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Die Betriebsweise dieser Ausführungsform und die
Charakteristiken der entsprechenden Komponenten wird unten beschrieben.
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Der quadrierende Vollwellengleichrichter soll zuerst
beschrieben werden.
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Drainströme Id1, Id2, Id3 und Id4 der Transistoren M1, M2, M3
und M4 werden wie folgt erhalten. Wenn die Verhältnisse W/L
der Gatebreiten W zu den Gatelängen L der entsprechenden
Transistoren durch W&sub1;/L&sub1;, W&sub2;/L&sub2;, W&sub3;/L&sub3; und W&sub4;/L&sub4; dargestellt
werden, dann gilt
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(W&sub2;/L&sub2;)/(W&sub1;/L&sub1;) = (W&sub4;/L&sub4;)/(W&sub3;/L&sub3;) = K> 1 (1)
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In diesem Falle gilt, wenn
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wobei µN die Beweglichkeit des Transistors und COX die Gate
kapazität des Gateoxidfilms pro Einheitsfläche ist:
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Id1 = β (Vgs1 - Vt)² (3)
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Id2 = Kβ (Vgs2 - Vt)² (4)
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Id3 = β (Vgs3 - Vt)² (5)
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Id4 = Kβ (Vgs4 - Vt)² (6)
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Id1 + Id2 = Id3 + Id4 = I&sub0; (7)
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V&sub1; = Vgs1 - Vgs2 = Vgs4 - Vgs3 (8)
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wobei Vt die Schwellspannung des Transistors ist.
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Die Transistoren M5, M6, M7 und M8 bilden die ersten und
zweiten Stromspiegelschaltungen 40A und 40B, und ein
Ausgangsstrom IRS dieses quadrierenden Vollwellengleichrichters
wird gegeben durch
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Fig. 4 zeigt diesen Ausgangsstrom IRS, wobei K und W&sub1;/L&sub1; als
Parameter verwendet werden. Fig. 5 zeigt den Ausgangsstrom
IRS als eine Funktion von VI(dB).
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Der Strom IRS0 in Gleichung (9) in Abwesenheit eines Signals
wird gegeben durch
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Der Strom IRS0 wächst monoton mit K an.
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Gemäß Gleichung (9) wird, wenn IRS = 0 ist eine
Betriebs-Maximaleingangsspannung VI0 gegeben durch
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Sogar wenn der Wert von K sich ändert, wird der
Anderungsbereich ausreichend komprimiert. Daher ist die Spannung VI0 im
wesentlichen konstant, sogar wenn K einen großen Wert hat.
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Auf ähnliche Weise wird eine Eingangsspannung
VI0,5 für IRS =
IRS0/2 gegeben durch
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Daher bleibt die Eingangsspannung VI0,5 im wesentlichen
konstant bei einer Änderungen von K.
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Die Steigung des Stroms IRS wird durch Differenzieren der
Gleichung (9) wie folgt erhalten:
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Wenn z. B. IRS den Wert IRS0/2 annimmt, wird die
entsprechende Steigung dargestellt durch
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D. h., der Strom IRS fällt monoton mit K ab.
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Die Charakteristiken des logarithmischen
Vollwellenverstärkers 2J (J = 1 bis m+1) soll unten beschrieben werden.
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Der dynamische Betriebsbereich des X-ten (X = 1 bis n)
quadrierenden Vollwellengleichrichters, der den logarithmischen
Vollwellengleichrichter bildet, wird als die folgenden
Gleichungen dargestellt, indem das Produkt um PX auf IRSX
überlagert wird, falls der Ladungsbereich im Ausgangsstrom IRSX
so eingestellt wird, daß er (1 - 2PX) mal dem Strom IRSX0
(0 < PX < 0,5) ist:
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VI1 (1 - P&sub1;) = VI2 (P&sub2;) (15)
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VI2 (1 - P&sub2;) = VI3 (P&sub3;) (16)
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VI(n-1) {1-P(n-1)} = VIn (Pn) (17)
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In diesem Falle stellen VIX (PX) und VIX (1 - PX) die
Eingangsspannungen dar, bei denen der Strom IRSX gleich PX und
(1 - PX) mal IRSX0 (= FRSX(VIX = 0)) ist.
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In diesem Falle wird ein dynamischer Betriebsbereich d eines
logarithmischen Vollwellengleichrichters 2J gegeben durch
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d = VI1 (P&sub1;)/Vin (1 - Pn) (18)
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wenn dieser Wert logarithmisch ausgedrückt wird:
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D(dB) = VI1 (P&sub1;) (dB) - Vin (1 - Pn) (dB) (19)
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entsprechend den Gleichungen (9) und (10) gilt
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Daher wird der dynamische Bereich d erhalten durch
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ist z. B.
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K&sub1; = K&sub2; = ... = Kn (23)
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I&sub0;&sub1; = I&sub0;&sub2; = ... = I0n (24)
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so gilt
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Gemäß den Gleichungen (15) bis (17) gilt
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Die Größe eines logarithmischen charakteristischen Fehlers
des logarithmischen Vollwellengleichrichters 2J wird durch PX
bestimmt. Um diesen Fehler zu verringern, muß der Wert PX
verkleinert werden.
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Ist z. B.
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Pj = P&sub2; = ... = Pn = 0,1 (30)
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dann
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d = 3n (31)
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Wird dieser Wert in Ausdrücken von dB ausgedrückt, so gilt:
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D(dB) = 9,54 x n(dB) (32)
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Als Ergebnis wird ein dynamischer Betriebsbereich von 9,54 dB
pro quadrierenden Vollwellengleichrichter erhalten.
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Wenn
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P&sub1; = P&sub2; = ... = Pn = 0,2 (33)
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so gilt zusätzlich
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d = 2n (34)
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Wird dieser Wert in dB ausgedrückt, so gilt
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d(dB) = 6,02 x n(dB) (35)
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Als Ergebnis wird ein dynamischer Betriebsbereich von 6,02 dB
pro quadrierendem Vollwellengleichrichter erhalten. Wenn der
Wert PX vergrößert wird, so wird der dynamische
Betriebsbereich verringert. Da der dynamische Betriebsbereich n-mal am
Ausgangsanschluß des logarithmischen Vollwellengleichrichters
2J vergrößert wird, so kann jedoch ein dynamischer
Betriebsbereich erhalten werden, der viel größer ist als derjenige
der konventionellen Schaltung.
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Da die Ausgangsströme IRSJ von den logarithmischen
Vollwellengleichrichtern 2J, die solche Charakteristiken haben,
durch den Addierer 3 addiert werden und der Summenstrom in
eine Ausgangsspannung V&sub0; umgewandelt wird, hat die
Ausgangsspannung V&sub0; einen dynamischen Bereich von d(m+1). Mit diesem
Betrieb können ausgezeichnete logarithmische Charakteristiken
mit einem großen dynamischen Bereich und einem kleinen Fehler
erhalten werden.
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Wie dies oben beschrieben worden ist, werden erfindungsgemäß
logarithmische Vollwellengleichrichter mit den Eingangs- und
Ausgangsanschlüssen einer Vielzahl von Stufen Vollwellen von
kaskadenförmig angeordneten Differenzverstärkern verbunden.
Jeder logarithmische Vollwellengleichrichter hat eine
Vielzahl
von quadrierenden Vollwellengleichrichtern, die
quadrierende Vollwellengleichrichtung von entsprechenden Signalen an
diesen Eingangs- und Ausgangsanschlüssen durchführen. Der
logarithmische Vollwellenverstärker addiert die Ausgänge von
den quadrierenden Vollwellengleichrichtern und gibt die Summe
aus. Die Ausgänge von den entsprechenden logarithmischen
Vollwellengleichrichtern werden zusammenaddiert. Mit dieser
Betriebsweise können ausgezeichnete logarithmische
Charakteristiken mit einem großen dynamischen Bereich und einem
kleinen Fehler erhalten werden.