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Die Erfindung betrifft eine Halbleiterspeichervorrichtung.
Die frühere europäische Patentanmeldung Nr. 90 113 339.7 der
vorliegenden Anmelderin, veröffentlicht nach dem
Prioritätstag der vorliegenden Anmeldung (Artikel 54(3) EPÜ)
als EP-A2-0 408 032 beschreibt eine
Halbleiterspeichervorrichtung, welche einen Speicher
aufweist, eine Ausgleichschaltung, die zwischen erste und
zweite Datenleitungen geschaltet ist, an welche Daten von dem
Speicher ausgegeben werden, um die Datenleitungen auf
gleiches Potential zu setzen, wenn ein Ausgleichsimpulssignal
an die Ausgleichschaltung angelegt wird, und weist weiterhin
Zwischenspeicherschaltungen zum Zwischenspeichern der
Potentiale an den Datenleitungen auf, und an der
Eingangsseite der Zwischenspeicherschaltungen vorgesehene
Pufferschaltungen zum Abschneiden der Signale für die
Zwischenspeicherschaltungen entsprechend den
Ausgleichsimpulssignalen während des Ausgleichsvorgangs an
der Ausgleichsschaltung.
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Die Druckschrift zum Stand der Technik EP-A1-0 235 889
beschreibt eine Halbleiterspeichervorrichtung, welche
aufweist: eine erste Eingangsklemme und eine zweite
Eingangsklemme zum Empfangen komplementärer Signale, einen
ersten und einen zweiten Stromspiegel-Meßverstärker, wobei
jeder der Stromspiegel Meßverstärker aufweist: einen
Bezugsknoten, eine Ausgangsklemme, einen an den Bezugsknoten
angeschlossenen ersten Transistor, und einen an die
Ausgangsklemme angeschlossenen zweiten Transistor. Die Gates
des ersten Transistors des ersten Meßverstärkers und des
zweiten Transistors des zweiten Meßverstärkers sind an die
erste Eingangsklemme angeschlossen, und die Gates des zweiten
Transistors des ersten Neßverstärkers und des ersten
Transistors des zweiten Meßverstärkers sind an die zweite
Eingangsklemme angeschlossen. Ein erster Kurzschlußtransistor
ist zwischen die Bezugsknoten geschaltet und kann zeitweilig
nach Empfang eines Taktsignals an seinem Gate leiten, um die
Geschwindigkeit des Lesevorgangs eines statischen Speichers
mit wahlfreiem Zugriff zu erhöhen.
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Zum besseren Verständnis der vorliegenden Erfindung wird
deren technischer Hintergrund nachstehend kurz erläutert.
Technischer Hintergrund
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Figur 6 zeigt einen wesentlichen Teil einer konventionellen
Halbleiterspeichervorrichtung, beispielsweise eines EPROM.
Diese Halbleiterspeichervorrichtung weist auf: beispielsweise
einen Adresspuffer 31, der zeitweilig das
Datenleseadressensignal speichert, einen X-Dekodierer 32 und
einen Y-Dekodierer 33, die das Adressensignal von dem
Adresspuffer 31 dekodieren, einen Y-Selektor 34, der das
Ausgangssignal des Y-Dekodierers 33 empfängt, eine
Speicherzelleneinheit 35, aus welcher eine bestimmte Zelle in
Abhängigkeit von den Ausgangssignalen des Y-Selektors 34 und
des X-Dekodierers 32 ausgesucht wird, einen Meßverstärker 36,
der das Signal verstärkt, welches aus der
Speicherzelleneinheit 35 ausgelesen und von dem Y-Selektor 34
geliefert wird, und ein Datensignal mit einem bestimmten
Pegel erzeugt, eineImpulsgeneratorschaltung (ATD) 37, welche
die Anderung des Adressensignals in dem Adresspuffer 31
erfaßt, ein bestimmtes Impulssignal erzeugt (nachstehend als
Ausgleichsimpulssignal bezeichnet), und dieses an den
Meßverstärker 36 liefert, eine Eingangs/Ausgangs-
Pufferschaltung 38, die das Datensignal von dem Meßverstärker
36 aufgibt, einen Dateneingangsabsohnitt 39, der (nicht
gezeigte) Transistoren in dem Y-Selektor 34 treibt, in
Abhängigkeit von den Daten von der Eingangs/Ausgangs-
Pufferschaltung 38, sowie eine Steuerung 40, die den
Meßverstärker 36, die Impulsgeneratorschaltung 37, die
Eingangs/Ausgangspufferschaltung 38, und den
Dateneingangsabschnitt 39 steuert auf der Grundlage des
Chipfreischaltsignals /CE, des Ausgangsfreischaltsignals /OE,
des Programm- oder Schreibsignals /PGM, und der
Versorgungsspannung Vpp.
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Die Speicherzelleneinheit 35 besteht beispielsweise aus einem
Bezugs-EPROM und ist so ausgelegt, daß das gleichzeitige
Auslesen von Signalen auf unterschiedlichen Pegeln ermöglicht
wird.
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Der Meßverstärker 36 ist so ausgelegt, daß er Signale auf
einem bestimmten Pegel erzeugt, beispielsweise durch
dreistufige Verstärkung von Signalen auf unterschiedlichem
Pegel von der Speicherzelleneinheit 35 über den Y-Selektor
34. Jeder der Verstärkerabschnitte der ersten bis dritten
Stufe besteht aus zwei Differenzverstärkern und einer
Übertragungsgateschaltung, welche die Ausgangssignale des
Differenzverstärkerpaars auf den selben Pegel ausgleicht, auf
der Grundlage des Ausgleichimpulssignals von der
Impulsgeneratorschaltung 37.
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Figur 7 erläutert den Aufbau des dreistufigen
Verstärkungsabschnitts und der Ausgangsschaltung.
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Die Differenzverstärker 36a und 36b vergleichen die Signale
von dem Verstärkungsabsohnitt (nicht gezeigt) der zweiten
Stufe in bezug auf eine Potentialdifferenz und beurteilen, ob
das Signal auf dem Pegel "1" oder "0" liegt. Diese
Differenzverstärker 36a und 36b werden mit solchen
Eingangssignalen versorgt, daß jeder Signale auf
unterschiedlichem Pegel erzeugt, so daß der Ausgangspegel des
Differenzverstärkers 36b gleich "0" ist, wenn der
Ausgangspegel des Differenzverstärkers 36a gleich "1" ist. Im
einzelnen wird das Eingangssignal Vin1 sowohl der nicht
invertierenden Eingangsklemme des Differenzverstärkers 36a
als auch der invertierenden Klemme des Differenzverstärkers
36b zugeführt, wogegen das Eingangssignal Vin2 sowohl der
nicht invertierenden Eingangsklemme des Differenzverstärkers
36b als auch der invertierenden Klemme des
Differenzverstärkers 36a zugeführt wird.
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Die Ausgangsklemme des Differenzverstärkers 36a bzw. 36b ist
an eine Inverterschaltung 36c bzw. 36d angeschlossen. Über
die Ausgangsklemmen der Verstärker 36a und 36b ist ein
Übertragungsgate 36e geschaltet, welches aus einem p-Kanal-
Transistor P1 und einem n-Kanal-Transistor N1 besteht, die
parallel geschaltet sind. Die Gates des n-Kanal-Transistors
N1 und des p-Kanal-Transistros P1 werden mit den
Ausgleichimpulssignalen EQ und /EQ von der
Impulserzeugungsschaltung 37 versorgt.
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Unter Bezugnahme auf Figur 8 wird der Betriebsablauf bei
dieser Anordnung erläutert.
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Vor der Änderung der Adresse ADD befindet sich das Potential
Va des Knotens a zwischen dem Differenzverstärker 36a und der
Inverterschaltung 36c auf dem Pegel "1", das Potential Vb des
Knotens b zwischen dem Differenzverstärker 36b und der
Inverterschaltung 36d liegt auf dem Pegel "0", das
Ausgangspotential Q der Inverterschaltung 36c liegt auf dem
Pegel "0", und das Ausgangspotential /Q der Inverterschaltung
36d liegt auf dem Pegel "1". Wenn in diesem Zustand die
Adresse ADD geändert wird, erzeugt die
Impulsgeneratorschaltung 37 die Ausgleichimpulssignale EQ und
/EQ. Dann werden die Transistoren P1 und N1 leitend, welche
die Ausgleichimpulse EQ und /EQ empfangen, wodurch die
Potentiale Va und Vb beider Knoten a und b ausgeglichen
werden.
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Wenn dann die Ausgleichimpulssignale EQ /EQ abnehmen, werden
die Transistoren P1 und N1 nicht leitend, wodurch die
Potentiale Va und Vb der Ausgangsknoten a und b der
Differenzverstärker 36a und 36b zu den ursprünglichen
Potentialen zurückkehren können, die von den Verstärkern 36a
und 36b als Potentiale der Knoten festgestellt wurden.
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Wenn die Ausgleichimpulssignale EQ und /EQ die Transistoren
P1 und N1 leitend machen, liegen die Potentiale Va und Vb der
Ausgangsklemmen der Differenzverstärker 36a und 36b auf einem
mittleren Potential. Daher können die Inverterschaltungen 36c
und 36d nicht feststellen, ob die Eingangspotential auf dem
Pegel "0" oder "1" liegen, so daß die Ausgangspotentiale Q
und /Q unbestimmt werden, was zu der Möglichkeit führt, daß
fehlerhafte Ausgangssignale erzeugt werden.
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Bei der konventionellen Schaltungsanordnung ist eine gewisse
Zeit dafür erforderlich, daß die Ausgangspotentiale der
Inverterschaltungen 36c und 36d in den Normalzustand
zurückkehren, nachdem die Ausgleichimpulssignale EQ und /EQ
abgenommen haben, was es erschwert, einen
Hochgeschwindigkeitsbetrieb zu erzielen.
Beschreibung der Erfindung
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Das Ziel der vorliegenden Erfindung besteht in der
Bereitstellung einer Halbleiterspeichervorrichtung, welche
das Ausgangssignal stabil auf einem festgelegten Pegel halten
kann, selbst in Gegenwart von Ausgleichimpulssignalen, und
dadurch einen Hochgeschwindigkeitsbetrieb erzielen kann, daß
die Zeit zwischen der Abnahme des Ausgleichimpulssignals bis
zum Auftauchen eines normalen Signals verkürzt wird.
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Das voranstehende Ziel wird durch eine
Halbleiterspeichervorrichtung erreicht, welche gemäß
Patentanspruch 1 Verstärker zur Erzeugung von
Ausgleichimpulssignalen entsprechend der Änderung der
Andresse aufweist, und auf der Grundlage der
Ausgleichimpulssignale getrennt zwei aus dem Speicher
ausgelesene Signale verstärkt, sowie eine Ausgleichsschaltung
zum Ausgleichen des Ausgangssignals des Verstärkers, und
weiterhin Zwischenspeicherschaltungen zum Zwischenspeichern
der Ausgangssignale von den Verstärkern aufweist, sowie
Absohneideschaltungen, die an der Eingangsseite der
Zwischenspeicherschaltungen vorgesehen sind, und während des
Ausgleichvorgangs an der Ausgleichsschaltung die Signale zu
den Zwischenspeicherschaltungen entsprechend den
Ausgleichimpulssignalen abschneiden.
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Infolge dieser Anordnung schneidet während des
Ausgleichszeitraums, wenn der Ausgleichimpuls erzeugt wird,
die Abschneideschaltung das Signal ab, welches aus dem
Speicher ausgelesen wird, und inzwischen liefert die
Zwischenspeicherschaltung das zwischengespeicherte Signal.
Daher ist es möglich, zu verhindern, daß das Ausgangssignal
auf einem unbestimmten Pegel liegt, wodurch ein verläßliches
Ausgangssignal sichergestellt wird. Sobald der
Ausgleichimpuls abgenommen hat, verschwindet der
Abschneidezustand, so daß das Signal geliefert werden kann,
was einen Hochgeschwindigkeitsbetrieb ermöglicht. Bevorzugte
Ausführungsformen der Erfindung sind in den abhängigen
Patentansprüchen abgegeben.
Kurzbeschreibung der Zeichnungen
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Figur 1 ist ein Schaltbild eines wesentlichen Teils einer
ersten Ausführungsform der vorliegenden Erfindung;
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Figur 2 ist ein Schaltbild eines Teils von Figur 1;
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Figur 3 zeigt Signalformen zur Erläuterung des
Betriebsablaufs der Schaltung von Figur 1;
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Figur 4 ist ein Schaltbild eines wesentlichen Teils einer
zweiten Ausführungsform der vorliegenden Erfindung;
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Figur 5 zeigt Signalformen zur Erläuterung des Betriebs der
Schaltung von Figur 4;
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Figur 6 ist ein Blockschaltbild einer
Halbleiterspeichervorrichtung gemäß der
vorliegenden Erfindung;
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Figur 7 ist ein Schaltbild eines wesentlichen Teils eines
konventionellen Meßverstärkers; und
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Figur 8 zeigt Signalformen zum Zweck der Beschreibung des
Betriebs der Schaltung von Figur 7.
Die beste Art und Weise der Ausführung der Erfindung
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Unter Bezugnahme auf die beigefügten Zeichnungen wird eine
erste Ausführungsform der vorliegenden Erifndung erläutert.
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Figur 1 zeigt den Verstärkungsabschnitt der dritten Stufe des
Meßverstärkers 36. Die gleichen Teile wie in Figur 7 sind
durch die gleichen Bezugszeichen bezeichnet, und die
Beschreibung konzentriert sich hauptsächlich auf Teile, die
sich von denen in Figur 7 unterscheiden.
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Die Ausgangsklemmen der Differenzverstärker 36a und 36b sind
an Zwischenspeicherschaltungen 13 und 14 über getaktete
(CMOS) Inverterschaltungen 11 bzw. 12 angeschlossen. Die
Zwischenspeicherschaltungen 13 und 14 speichern die Signale
zwischen, die an den Differenzverstärkern 36a und 36b
festgestellt wurden.
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Die getakteten Inverterschaltungen 11 und 12 weisen den
selben Aufbau auf, so daß nur die Konstruktion der
Inverterschaltung 11 erläutert wird, und bei der
Inverterschaltung 12 sind die gleichen Teile wie bei der
Inverterschaltung 11 durch die selben Bezugszeichen
bezeichnet, und auf eine Beschreibung dieser Teile wird
verzichtet.
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Die getaktete Inverterschaltung 11 besteht, aus einer
Reihenschaltung der Stromleitungspfade von p-Kanal-
Transistoren P2 und P3 und von n-Kanal-Transistoren N2 und N3
zwischen der Spannungsversorgung V und Masse. Die Gates des
p-Kanal-Transistors P und des n-Kanal-Transistors N2 sind mit
der Ausgangsklemme des Differenzverstärkers 36a verbudnen.
Die Drains des Transistors P2 und des Transistors N2 sind an
die Eingangsklemme der Zwischenspeicherschaltung 13
angeschlossen. Die Source des Transistors P2 ist mit dem
Drain des p-Kanal-Transistors P3 verbunden, dessen Gate das
Ausgleichimpulssignal EQ empfängt, und dessen Source mit der
Spannungsversorgung V verbunden ist. Die Source des
Transistors N2 ist an den Drain des n-Kanal-Transistors N3
angeschlossen, dessen Gate das Ausgleichimpulssignal /EQ
empfängt, und dessen Source an Masse gelegt ist.
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Figur 2 erläutert den Aufbau der Zwischenspiecherschaltungen
13 und 14.
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Die Zwischenspeicherschaltungen 13 und 14 bestehen jeweils
aus zwei CMOS-Inverterschaltungen IN1 und IN2. Die
Inverterschaltungen IN1 und 1N2 bestehen aus p-Kanal- und n-
Kanal-Transistoren P4 bzw. N4, und PS bzw. NS.
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Unter Bezugnahme auf Figur 3 wird der Betriebsablauf dieser
Anordnung beschrieben.
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Wenn die Adresse unverändert bleibt und das Ausgleichssignal
EQ nicht vorhanden ist, befinden sich die Transistoren P3 und
N3 der getakteten Inverterschaltungen 11 und 12 in dem
leitenden Zustand. In diesem Zustand liegen, abhängig von den
Potentialen Va und Vb der Ausgangsklemmen der
Differenzverstärker 36a und 36b, die Ausgangspotential Vc und
Vd der getakteten Inverterschaltungen 11 und 12 auf dem Pegel
"0" bzw. auf dem Pegel "1", die in den
Zwischenspeicherschaltungen 13 und 14 zwischengespeichert
werden. Dies führt dazu, daß die Ausgangspotentiale Q bzw. /Q
der Zwischenspeicherschaltung 13 bzw. 14 auf dem Pegel "0"
bzw. dem Pegel "1" liegen.
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Wenn sich die Adresse ändert, und die
Impulsgeneratorschaltung 37 die Ausgleichsimpulssignale EQ
und /EQ erzeugt, sorgen diese Signale EQ und /EQ dafür, daß
die Transistoren P1 und N1 leitend werden, wodurch die
Ausgangsklemmenpotentiale Va und Vb der Differenzverstärker
36a und 36b ausgeglichen werden. Gleichzeitig werden die
Transistoren P3 und N3, welche die getakteten
Inverterschaltungen 11 und 12 bilden, unter Steuerung durch
die Ausgleichsimpulssignale EQ und /EQ in den nichtleitenden
Zustand versetzt. Dies führt dazu, daß die
Inverterschaltungen 11 und 12 einen Zustand hoher Impedanz
annehmen, wodurch eine Übertragung der Signale verhindert
wird. Während des Ausgleichsvorgangs liefern daher die
Zwischenspeicherschaltungen 13 und 14 die Signale, die vor
der Erzeugung der Ausgleichsimpulssignale zwischengespeichert
wurden, als Q und /Q, was verhindert, daß die Ausgangssignale
instabil werden, im Gegensatz zur konventionellen
Vorgehensweise.
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Nach Beendigung der Ausgleichsimpulssigale EQ und /EQ werden
die Transistoren P1 und N1 nichtleitend, wogegen die
Transistoren P3 und N3 leitend werden, so daß sie folgende
Signale liefern können.
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Bei dieser Ausführungsform übertragen während des
Ausgleichszeitraums die getakteten Inverterschaltungen 11 und
12 keine Signale, und statt dessen liefern die
Zwischenspeicherschaltungen 13 und 14 die Signale, die vor
der Erzeugung der Ausgleichsimpulssignale zwischengespeichert
wurden, als Q und /Q. Dies schaltet einen instabilen Zustand
aus, der bei einer konventionellen, entsprechenden Schaltung
auftrat, wodurch die verläßliche Ausgabe eines Signals auf
einem bestimmten Pegel sichergestellt wird.
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Nachdem die Ausgleichsimpulssignale abnehmen, erfahren bei
dieser Ausführungsform die Ausgangspotentiale Va und Vb der
Differenzverstäker 36a und 36b (die als die Potentiale der
Knoten a und b bezeichnet werden) kurzzeitig eine leichte
Instabilität. Der Grund hierfür besteht darin, daß die Knoten
a und b an die Gates der Transistoren P2 und N2 angeschlossen
sind, welche die getakteten Inverterschaltungen 11 und 12
bilden.
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Während des Ausgleichszeitraums liegen daher die Potentiale
Va und Vb der Knoten a und b auf einem mittleren Potential,
wodurch die Transistoren P2 und N2 teilweise leitend werden.
Zu diesem Zeitpunkt halten die Zwischenspeicherschaltungen 13
und 14, die jeweils aus zwei Inverterschaltungen IN1 und 1N2
bestehen, wie in Figur 2 gezeigt, die vorherigen Daten.
Konzentriert man sich auf die getaktete Inverterschaltung 11,
so wird infolge der Tatsache, daß das Ausgangspotential Vc
der getakteten Inverterschaltung auf dem Pegel "0" liegt, der
Transistor P4, welcher die Inverterschaltung IN1 bildet,
leitend, so daß ein Signal auf dem Pegel "1" ausgegeben wird,
und der Transistor N5, der die Inverterschaltung 1N2 bildet,
ist durchgeschaltet, so daß die Zwischenspeicherschaltung 13
auf dem Pegel "1" bleiben kann.
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Da wie voranstehend geschildert in diesem Zustand der
Transistor P2 in der getakteten Inverterschaltung 11
teilweise leitend ist, wird ein Leitungspfad von dem Knoten
K1, der die Transistoren P2 und P3 verbindet, durch den
Transistor P2 zum Transistor N5 erzeugt, wodurch das
Potential des Knotens K1 verringert wird.
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Wenn die Ausgleichsimpulssignale aufhören, neigt das
Fotential Va des Knotens a dazu, auf dem Pegel "1"
zurückzukehren, jedoch beginnt das Potential des Knotens a
temporär abzusinken, infolge der parasitären Kapazität C1
(der Gatekapazität und der Übergangskapazität) zwischen dem
Knoten K1, und infolge der Tatsache, daß das Gate des
Transistors P2 auf niedrigem Pegel liegt.
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Im Gegensatz hierzu beginnt das Potential Vb des Knotens b
zeitweilig anzusteigen, unter dem Einfluß der parasitären
Kapazität C2 zwischen dem Knoten K2, der die Transistoren N2
und N3 verbindet, und des Gates des Transistors N2.
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Aus diesem Grund ist eine gewisse Zeit dafür erforderlich,
daß die Potentiale der Knoten ein Potential erreichen,
welches von der Inverterschaltung IN1 als hoher oder
niedriger Pegel beurteilt werden kann. Insbesondere ändert
sich das Potential des Ausgangsknotens des
Differenzverstärkers langsam nach der Beendigung des
Ausgleichsimpulssignals, so daß gewisse Zeitverluste im
Hochgeschwindigkeitsbetrieb auftreten, obwohl diese Verluste
immer noch geringer sind als bei einer entsprechenden
konventionellen Schaltung.
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Figur 4 zeigt eine zweite Ausführungsform der vorliegenden
Erfindung, welche das Zeitverlustproblem bei der ersten
Ausführungsform löst. Bei dieser Ausführungsform sind
dieselben Teile wie in Figur 1 durch die gleichen
Bezugszeichen bezeichnet, und die Erläuterung wird sich auf
die Teile konzentrieren, die sich von jenen bei der ersten
Ausführungsform unterscheiden.
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In Figur 4 sind die Ausgangsklemmen der Differenzverstärker
36a und 36b an die Gates der Transistoren P3 und N3
angeschlossen, welche die getakteten Inverterschaltungen 11
und 12 bilden. Die Gates der Transistoren P2 und N2 werden
mit den Ausgleichsimpulssignalen EQ bzw. /EQ versorgt.
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Infolge dieses Aufbaus können während des Vorhandenseins der
Ausgleichsimpulssignale EQ und /EQ die Transistoren P2 und N2
der getakteten Inverterschaltungen 11 und 12 in einen
vollständig nichtleitenden Zustand versetzt werden.
Konzentriert sich die Erläuterung auf die getaktete
Inverterschaltung 11, so kann der Leitungspfad von dem Knoten
K1 durch den Transistor P2 zum Transistor P5, der die
Zwischenspeicherschaltung 13 bildet, abgeschnitten werden,
was ein Absinken des Potentials des Knotens K1 selbst dann
verhindert, wenn das Potential des Knotens a ein mittleres
Potential ist. Wenn die Ausgleichsimpulssignale EQ und /EQ
abnehmen, und das Potential des Knotens a zu dessen
Ursprungspotential zurückkehrt, wird daher verhindert, daß
zeitweilig unterschiedliche Daten auftauchen, wodurch es
ermöglicht wird, Daten verläßlich mit hoher Geschwindigkeit
zu übertragen.
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Zwar wird bei den Ausführungsformen die vorliegenden
Erfindung bei EPROMs eingesetzt, jedoch ist sie hierauf nicht
beschränkt. Sie kann beispielsweise bei SRAMs eingesetzt
werden.
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Die vorliegende Erfindung läßt sich auch noch auf andere
Arten und Weisen einsetzen oder verwirklichen, ohne von ihrem
Wesen und ihren wesentlichen Eigenschaften abzuweichen.
Industrielle Anwendbarkeit
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Wie im einzelnen beschrieben kann die vorliegende Erfindung
das Ausgangssignal stabil auf einem festgelegten Pegel selbst
in Gegenwart des Ausgleichimpulssignals halten, und eine
Hochgeschwindigkeitsbetrieb durch Verkürzung des Zeitraums
zwischen der Abnahme des Ausgleichssignals bis zum Auftauchen
eines normalen Signals erzielen. Dieses Merkmal ist bei
Meßverstärkern nützlich, und läßt sich sehr gut industriell
einsetzen.