JP4901211B2 - センスアンプ及び半導体記憶装置 - Google Patents
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Description
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2の入力ノードに接続されゲートがそれぞれ前記第2及び第1の出力ノードに接続され、ソースが共通に電流源スイッチ素子を介して電源端子に接続された第3及び第4のPMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタとを有することを特徴とする。
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ソースがそれぞれ前記第1及び第2の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続されてセンス初期の電流を絞る働きをする第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第5及び第6のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタとを有することを特徴とする。
Claims (4)
- 電気的書き換え可能な不揮発性メモリセルが配列され、複数個のメモリセルが直列接続されたNANDストリングの選択メモリセルのセルデータを、第1及び第2の入力ノードの一方にセル電流が他方に参照電流が供給されて、それらの電流差によりセンスするセンスアンプであって、
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2の入力ノードに接続されゲートがそれぞれ前記第2及び第1の出力ノードに接続され、ソースが共通に電流源スイッチ素子を介して電源端子に接続された第3及び第4のPMOSトランジスタと、
前記第1及び第3のPMOSトランジスタ間並びに前記第2及び第4のPMOSトランジスタ間にそれぞれ介在し、ゲートにセンス初期よりもラッチ期間の方がより高いレベルになる制御信号が入力され、センス初期において電流を絞り、ラッチ期間においてセンス初期よりも大きな電流を供給する第1並びに第2の電流制限用NMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタと、
それぞれ前記第1及び第2の入力ノードに設けられ、センス前に一定時間オン駆動されてそれぞれ前記第1及び第2の入力ノードを介してビット線をプリチャージする第1及び第2のビット線プリチャージ用トランジスタと、
それぞれ前記第1及び第2の入力ノードとセンスアンプ本体との間に設けられ、前記ビット線がプリチャージされている間オフ駆動される第1及び第2の切断用NMOSトランジスタと
を有し、
前記電流源スイッチ素子は、活性化信号によりオン駆動される第5のPMOSトランジスタであり、
前記第3及び第4のNMOSトランジスタは、前記活性化信号に遅れて発生させるセンス信号によりオフ駆動されるものであり、
前記イコライズ用トランジスタは、前記センス信号により前記第3及び第4のNMOSトランジスタと同時にオフ駆動される第5のNMOSトランジスタである
ことを特徴とするセンスアンプ。 - 前記第1及び第2のPMOSトランジスタのゲートは、それぞれ前記第1及び第2のNMOSトランジスタのゲートと共通接続されるか、或いは共通に前記基準電位端子に接続される
ことを特徴とする請求項1記載のセンスアンプ。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個のメモリセルが直列接続されたNANDストリングの選択メモリセルのセルデータを、第1及び第2の入力ノードの一方にセル電流が他方に参照電流が供給されて、それらの電流差によりセンスするセンスアンプであって、
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ソースがそれぞれ前記第1及び第2の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続され、ゲートにセンス初期よりもラッチ期間の方がより高いレベルになる制御信号が入力され、センス初期において電流を絞り、ラッチ期間においてセンス初期よりも大きな電流を供給する働きをする第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第5及び第6のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタと、
それぞれ前記第1及び第2の入力ノードに設けられ、センス前に一定時間オン駆動されてそれぞれ前記第1及び第2の入力ノードを介してビット線をプリチャージする第1及び第2のビット線プリチャージ用トランジスタと、
それぞれ前記第1及び第2の入力ノードとセンスアンプ本体との間に設けられ、前記ビット線がプリチャージされている間オフ駆動される第1及び第2の切断用NMOSトランジスタと
を有し、
前記電流源スイッチ素子は、活性化信号によりオン駆動される第3のPMOSトランジスタであり、
前記第3及び第4のNMOSトランジスタは、前記活性化信号に遅れて発生させるセンス信号によりオフ駆動されるものであり、
前記イコライズ用トランジスタは、前記センス信号により前記第3及び第4のNMOSトランジスタと同時にオフ駆動される第5のNMOSトランジスタである
ことを特徴とするセンスアンプ。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのメモリセルが直列接続されたNANDストリングを構成するセルアレイと、
前記セルアレイの選択メモリセルのデータをセンスする電流検出型のセンスアンプと
を備え、
前記センスアンプは、
一方にセル電流が他方に参照電流が供給される第1及び第2の入力ノードと、
セル電流と参照電流との電流差を増幅したセルデータが出力される第1及び第2の出力ノードと、
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ソースがそれぞれ前記第1及び第2の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続され、ゲートにセンス初期よりもラッチ期間の方がより高いレベルになる制御信号が入力され、センス初期において電流を絞り、ラッチ期間においてセンス初期よりも大きな電流を供給する働きをする第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第5及び第6のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタと、
それぞれ前記第1及び第2の入力ノードに設けられ、センス前に一定時間オン駆動されてそれぞれ前記第1及び第2の入力ノードを介してビット線をプリチャージする第1及び第2のビット線プリチャージ用トランジスタと、
それぞれ前記第1及び第2の入力ノードとセンスアンプ本体との間に設けられ、前記ビット線がプリチャージされている間オフ駆動される第1及び第2の切断用NMOSトランジスタと
を有し、
前記電流源スイッチ素子は、活性化信号によりオン駆動される第3のPMOSトランジスタであり、
前記第3及び第4のNMOSトランジスタは、前記活性化信号に遅れて発生させるセンス信号によりオフ駆動されるものであり、
前記イコライズ用トランジスタは、前記センス信号により前記第3及び第4のNMOSトランジスタと同時にオフ駆動される第5のNMOSトランジスタである
ことを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005371322A JP4901211B2 (ja) | 2005-12-26 | 2005-12-26 | センスアンプ及び半導体記憶装置 |
US11/563,408 US7522462B2 (en) | 2005-12-26 | 2006-11-27 | Sense amplifier and semiconductor memory device with the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005371322A JP4901211B2 (ja) | 2005-12-26 | 2005-12-26 | センスアンプ及び半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007172775A JP2007172775A (ja) | 2007-07-05 |
JP4901211B2 true JP4901211B2 (ja) | 2012-03-21 |
Family
ID=38229137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005371322A Expired - Fee Related JP4901211B2 (ja) | 2005-12-26 | 2005-12-26 | センスアンプ及び半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7522462B2 (ja) |
JP (1) | JP4901211B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11476848B2 (en) | 2020-03-24 | 2022-10-18 | Kioxia Corporation | Semiconductor integrated circuit device and reception device |
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JP4901211B2 (ja) | 2005-12-26 | 2012-03-21 | 株式会社東芝 | センスアンプ及び半導体記憶装置 |
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JP4901211B2 (ja) | 2005-12-26 | 2012-03-21 | 株式会社東芝 | センスアンプ及び半導体記憶装置 |
-
2005
- 2005-12-26 JP JP2005371322A patent/JP4901211B2/ja not_active Expired - Fee Related
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2006
- 2006-11-27 US US11/563,408 patent/US7522462B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
JP2007172775A (ja) | 2007-07-05 |
US20070147112A1 (en) | 2007-06-28 |
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Legal Events
Date | Code | Title | Description |
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