DE69118214T2

DE69118214T2 - Digitaler Halbleiterschaltkreis

Info

Publication number: DE69118214T2
Application number: DE69118214T
Authority: DE
Inventors: Toshio Komuro
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1990-01-23
Filing date: 1991-01-23
Publication date: 1996-10-31
Anticipated expiration: 2011-01-24
Also published as: KR910015114A; US5151616A; KR950004745B1; EP0439149A1; EP0439149B1; DE69118214D1

Description

Hintergrund der Erfindung

Erfindungsgebiet

Die vorliegende Erfindung betrifft digitale Halbleiterschaltkreise und insbesondere Pegelumwandlungsschaltkreise, die in Halbleiterschaltkreise eingebaut sind. Die vorliegende Erfindung betrifft insbesondere digitale Halbleiterschaltkreise, die durch Verbinden von zwei Invertern gebildet sind, von denen jeder aus Transistoren besteht, welche komplementär zwischen Versorgungsanschluß und einem Masseanschluß geschaltet sind, die mit unterschiedlichen Versorgungsspannungen betrieben werden.

Beschreibung des Standes der Technik

In den vergangenen Jahren wurde bei integrierten Halbleiterschaltkreisen, beispielsweise einem dynamischen Direktzugriffsspeicher (DRAM) eine kurze Kanalbildung vorangetrieben, und jetzt hat die Entwicklung sogar den Bereich erreicht, der den Submikronbereich umfaßt. In Begleitung dieses Trends sind solche Probleme, wie die Verschlechterung der Eigenschaften der Elemente infolge der Implantierung von heißen Trägerteilchen in den Transistor in Betracht zu ziehen, und die Reduktion der Versorgungsspannung für die integrierten Halbleiterschaltkreise wurde als eine Lösung dieses Problems verwirklicht.
Um jedoch einen solchen integrierten Halbleiterschaltkreis an einen bestehenden peripheren Schaltkreis anzuschließen, wird es notwendig, einen Schnittstellenmechanismus vorzusehen, der eine niedere Spannung in eine hohe Spannung umwandelt.
Ein herkömmlicher Pegelumwandlungsschaltkreis der vorstehend erwähnten Art des Schnittstellenmechanismus hat einen ersten und zweiten Inverter, die jeweils aus Transistoren bestehen, die komplementär zwischen einen Versorgungsanschluß und einen Masseanschluß geschaltet sind, und die mit unterschiedlichen Spannungen betrieben werden. Das Ausgangssignal eines digitalen Halbleiterschaltkreises mit einem niedrigen logischen Schwingungspegel ist an den Eingang des ersten Inverters für niedrige Versorgungsspannung, und das Ausgangssignal des ersten Inverters ist an den Eingang des zweiten Inverters für hohe Versorgungsspannung angelegt. Ein Ausgangssignal mit hohem logischem Schwingungspegel wird vom Ausgangssignal des zweiten Inverters genommen.
Für den zweiten Inverter ist es üblich, eine externe Versorgungsspannung direkt über einen Anschluß der externen Spannungsversorgung anzulegen, und für den ersten Inverter ist es üblich, die extern zugeführte Versorgungsspannung nach Absenken derselben mittels eines internen Spannungsreduktionsschaltkreises anzulegen.
In einem solchen digitalen Halbleiterschaltkreis gemäß dem Stand der Technik ist es notwendig, an den Eingang des zweiten Inverters ein Signal mit einer Versorgungsspannung anzulegen, die höher als der Spannungswert ist, der durch Subtrahieren des absoluten Wertes der Schwellwertspannung des Transistors, welcher an die Versorgungsspannung angeschlossen ist, von der externen Versorgungsspannung erhalten wird, damit der Ausgang des zweiten Inverters einen korrekten Übergang von der externen Versorgungsspannung auf Null Volt machen kann.
Der Grund hierfür liegt darin, daß, wenn die vorstehend erwähnte Bedingung nicht erfüllt ist, die komplementär geschalteten zwei Transistoren, die den zweiten Inverter bilden, beide eingeschaltet sind, wobei der niedrige Pegel des Ausgangssignals nicht auf Null Volt geht, im zweiten Inverter kontinuierlich ein Durchgangsstrom gleichmäßig fließt, so daß der Stromverbrauch erhöht wird.
Zusätzlich bestand ein Problem, daß der Einstellbereich der Versorgungsspannung für den ersten Inverter begrenzt war.
In der JP-A-6339294 und der US-A-4926070, veröffentlicht am 15. Mai 1990, ist ein Spannungspegelumwandlungsschaltkreis mit einem ersten und einem zweiten Umkehr- d.h. Inventorabschnitt offenbart, wobei ein erster Schalter zwischen einem Ausgangsende des ersten Umkehrabschnittes und einem Eingangsende des zweiten Umkehrabschnittes und ein zweiter Schalter zwischen dem Eingang des zweiten Umkehrabschnittes und einem Versorgungsanschluß angeschlossen sind. Der zweite Schalter wird durch ein Ausgangssignal des zweiten Umkehrabschnittes gesteuert. In dem Spannungspegel-Umwandlungsschaltkreis dieser Schriften, kännen Durchgangsströme fließen, erstens vom Versorgungsanschluß durch den zweiten Schalter und den ersten Umkehrabschnitt zur Masseleitung, wenn der Eingang des zweiten Umkehrabschnittes entladen wird, und zweitens vom Versorgungsanschluß durch den zweiten Umkehrabschnitt zur Masseleitung, wenn das Ausgangssignal steigt.
In der DE-OS-3340567 ist ein Pegelumwandlungsschaltkreis gemäß dem Oberbegriff des Patentanspruches 1 offenbart. Auch in dieser Schrift kann ein Durchgangsstrom von dem Transistor, der an den Eingangsknoten angeschlossen ist, zum zweiten Abschnitt zu einer Masseleitung des ersten Schaltkreisabschnittes fließen. Dieser Pegelumwandlungsschaltkreis verursacht daher einen großen Durchgangsstrom, was den Stromverbrauch groß macht. Zusätzlich braucht dieser Schaltkreis eine lange Zeit zum Entladen des Eingangsknotens für den zweiten Schaltkreisabschnitt, wodurch die Betriebsgeschwindigkeit der Umkehr seines Ausgangssignals gesenkt wird, und somit keine hohe Betriebsgeschwindigkeit bei niedrigem Stromverbrauch erzielt wird.
In der US-A-4656373 ist ein weiterer Pegelumwandlungsschaltkreis offenbart, der nahezu die gleiche Konstruktion wie bei der vorstehend genannten DE-OS-3340567 hat. Daher können bei diesem Schaltkreis die gleichen Probleme auftreten.
In der JP-A-62246925 ist eine verzögerungsschaltung zum Verzögern eines Ausgangssignals und Zuführen des verzögerten Signals zum Laden und Entladen von Transistoren offenbart, wobei jeweils selektiv der Ausgangsanschluß geladen und entladen wird, um die Betriebsgeschwindigkeit des Schaltkreises zu erhöhen. Der Ladetransistor lädt den Ausgangsknoten zusätzlich zu einem Inverter, wenn das Ausgangssignals ansteigen soll. Der Entladetransistor entlädt den Knoten, wenn das Ausgangssignal zu klein ist. Somit ist die Betriebsgeschwindigkeit des Schaltkreises verbessert.

Kurze Zusammenfassung der Erfindung

Aufgabe der Erfindung

Es ist die Aufgabe der vorliegenden Erfindung, die Übertragungseigenschaften weiter zu verbessern und unnötig hohe Durchgangsströme zu verhindern.
Diese Aufgabe wird durch einen digitalen Halbleiterschaltkreis gemäß Patentanspruch 1 gelöst. Die abhängigen Ansprüche beziehen sich auf unterschiedliche, vorteilhafte Aspekte der vorliegenden Erfindung.
Es ist ein Vorteil der vorliegenden Erfindung, digitale Halbleiterschaltkreise zu schaffen, die die Erzeugung eines gleichmäßigen Durchgangsstroms verhindern können und einen niedrigen Stromverbrauch haben.
Der digitale Halbleiterschaltkreis gemäß der vorliegenden Erfindung hat vorzugsweise einen ersten Schaltkreisabschnitt mit einem Inverter, der durch komplementäre Transistoren gebildet ist, die zwischen einen ersten Versorgungsanschluß und einen Masseanschluß geschaltet sind, einen zweiten Schaltkreisabschnitt mit einem Inverter, der durch komplementäre Transistoren gebildet ist, die zwischen einen zweiten Versorgungsanschluß und einen Masseanschluß geschaltet sind und der mit einer Versorgungsspannung betrieben wird, die höher als die Versorgungsspannung des Inverters des ersten Schaltkreisabschnittes ist, und drei Schalter.
Der erste Schalter ist zwischen den ersten Schaltkreisabschnitt und den zweiten Schaltkreisabschnitt eingefügt, und bildet einen Lade/Entladeweg für die elektrische Ladung während des Übergangszustandes. Der zweite Schalter ist zwischen das Eingangsende und den zweiten Versorgungsanschluß des zweiten Schaltkreisabschnittes eingesetzt, und seine Leitfähigkeit wird durch das Ausgangssignal des zweiten Schaltkreisabschnittes gesteuert.
Der dritte Schalter ist zwischen das Ausgangsende und den Masseanschluß des zweiten Schaltkreisabschnittes eingesetzt, und seine Leitfähigkeit wird durch das Ausgangssignal des ersten Schaltkreisabschnittes gesteuert, um dieses durch Umkehren auszugeben.
Ein vierter Schalter kann parallel zu dem dritten Schalter zwischen dem Ausgangsende und dem Masseanschluß des zweiten Schaltkreisabschnittes eingefügt sein, und der vierte Schalter kann durch das verzögerte Signal vom Ausgangsende des zweiten Schaltkreisabschnittes gesteuert werden.
Weiterhin hat der digitale Halbleiterschaltkreis gemäß der vorliegenden Erfindung vorzugsweise einen Schalter, der mit dem zweiten Schalter in Reihe geschaltet ist, so daß dessen Ausgangsende an das Eingangsende des zweiten Schaltkreisabschnittes angeschlossen ist, und sein Abschalten durch das Eingangssignal an den ersten Schaltkreisabschnitt gesteuert wird.
Darüberhinaus sind in dem digitalen Halbleiterschaltkreis gemäß der vorliegenden Erfindung die komplementär geschalteten Transistoren vorzugsweise ein P-Kanal-MOS-Transistor und ein N-Kanal-MOS-Transistor.

Kurze Beschreibung der Figuren

Die vorstehenden und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung anhand der begleitenden Figuren hervor, in welchen zeigt:
Fig. 1 ein Beispiel des digitalen Halbleiterschaltkreises gemäß dem Stand der Technik;
Fig. 2 ein Beispiel des digitalen Halbleiterschaltkreises gemäß einem weiteren Stand der Technik;
Fig. 3 ein Beispiel des digitalen Halbleiterschaltkreises gemäß einem weiteren Stand der Technik;
Fig. 4 eine erste Ausführungsform des digitalen Halbleiterschaltkreises gemäß der vorliegenden Erfindung;
Fig. 5 eine zweite Ausführungsform des digitalen Halbleiterschaltkreises gemäß der vorliegenden Erfindung;
Fig. 6 eine graphische Darstellung der Auswirkung des digitalen Halbleiterschaltkreises gemäß der vorliegenden Erfindung;
Fig. 7 eine nicht beanspruchte Verbesserung des in der Fig. 2 gezeigten Schaltkreises; und
Fig. 8 eine weitere nicht beanspruchte Verbesserung des Schaltkreises gemäß Fig. 2.

Detaillierte Beschreibung der Erfindung

Bevor mit der Beschreibung der Ausführungsformen der vorliegenden Erfindung fortgefahren wird, werden zuerst die digitalen Halbleiterschaltkreise gemäß dem Stand der Technik beschrieben.
Fig. 1 zeigt ein Beispiel des digitalen Halbleiterschaltkreises gemäß dem Stand der Technik.
Dieser Schaltkreis hat einen CMOS-Inverter 11, der ein erster Schaltkreisabschnitt ist, und einen CMOS-Inverter 12, der ein zweiter Schaltkreisabschnitt ist, wobei diese Inverter in Kaskadenform geschaltet sind.
Der CMOS-Inverter 11 ist aus einem P-Kanal-MOS-Transistor QP&sub1;&sub1; und einem N-Kanal-MOS-Transistor QN&sub1;&sub1; gebildet, die komplementär paarweise zwischen einem ersten Versorgungsanschluß BS&sub1; und einem Masseanschluß geschaltet sind, und er kehrt ein Eingangssignal IN um und gibt seinen logischen Ausgang an einen Knoten N&sub1;&sub1;, der sein Ausgangsende ist.
Weiterhin ist der CMOS-Inverter 12 aus einem P-Kanal-MOS- Transistor OP&sub1;&sub2; und einem N-Kanal-MOS-Transistor QN&sub1;&sub2; gebildet, die komplementär paarweise zwischen einen zweiten Versorgungsanschluß BS&sub2; und einen Masseanschluß geschaltet sind, und er gibt ein Ausgangssignal OUT aus, indem das logische Ausgangssignal, welches am Knoten N&sub1;&sub1; ausgegeben worden ist, umgekehrt wird.
Wenn hierbei VC1 eine erste Versorgungsspannung ist, die an den ersten Versorgungsanschluß BS&sub1; angelegt wird, und VC&sub2; eine zweite Versorgungsspannung ist, die an den zweiten Versorgungsanschluß angelegt wird, dann ist die zweite Versorgungsspannung VC2 eine Versorgungsspannung, die extern an den digitalen Halbleiterschaltkreis angelegt ist und die erste Versorgungsspannung VC1 ist eine Spannung, die durch Absenken der zweiten Versorgungsspannung VC&sub2; innerhalb des digitalen Halbleiterschaltkreises erhalten wird.
Bei diesem Pegelumwandlungsschaltkreis wird, wenn das Eingangssignal IN von einem hohen Pegel (VC1) auf einen niederen Pegel (0V) geändert wird, die Spannung an dem Knoten N&sub1;&sub1; von 0V auf VC1 geändert. In Abhängigkeit hiervon wird das Ausgangssignal des CMOS-Inverters 12 von einem hohen Pegel (VC2) in einen niederen Pegel (0V) geändert.
Bei dem Pegelumwandlungsschaltkreis gemäß dem Stand der Technik, wie vorstehend beschrieben, ist es notwendig, daß die folgende Gleichung (1) erfüllt ist, damit das Ausgangssignal des CMOS-Inverters 12 sich korrekt von dem VC2-Pegel in 0V ändert.
(1) ...VC1 > VC2 - VTP
wobei VTP die Schwellwertspannung des Transistors QP&sub1;&sub2; ist.
Wenn die vorstehende Bedingung nicht erfüllt wird, werden beide Transistoren QP&sub1;&sub2; und QN&sub1;&sub2; gespeist, der niedere Pegel des Ausgangssignals OUT geht nicht auf 0V und ein Durchgangsstrom fährt fort, gleichmäßig zu fließen, wodurch der Stromverbrauch des Schaltkreises erhöht wird.
Deshalb bestand auch ein Problem, daß der Einstellbereich der ersten Versorgungsspannung VC1 begrenzt sein muß.
Fig. 2 zeigt einen Pegelumwandlungsschaltkreis gemäß dem weiteren Stand der Technik. Dieser Schaltkreis hat einen CMOS-Inverter 21 als einen ersten logischen Teil, der durch die erste Versorgungsspannung VC1 betrieben wird, die an den ersten Versorgungsanschluß BS&sub1; angelegt wird, und einen CMOS-Inverter 22 als einen zweiten Logikteil, der durch die zweite Versorgungsspannung VC2 betrieben wird, die an den zweiten Versorgungsanschluß BS&sub2; angelegt wird, und diese Inverter sind kaskadenformig geschaltet.
Der CMOS-Inverter 21 besteht aus einem P-Kanal-MOS-Transistor QP&sub2;&sub1; und einem N-Kanal-MOS-Transistor QN&sub2;&sub1;&sub1; dessen Gates gemeinsam an das Eingangsende angeschlossen sind, und deren Drains sind gemeinsam an das Ausgangsende angeschlossen, wobei die Source des Transistors QP&sub2;&sub1; an den ersten Versorgungsanschluß BS&sub1; und die Source des Transistors QN&sub2;&sub1; an Masse angeschlossen ist.
Weiterhin besteht der OMOS-Inverter 22 aus einem P-Kanal- MOS-Transistor QP&sub2;&sub2; und einem N-Kanal-MOS-Transistor QN&sub2;&sub2;, wobei die Source des Transistors QP&sub2;&sub2; mit dem zweiten Versorgungsanschluß BS&sub2; und die Source des Transistors QN&sub2;&sub2; mit Masse verbunden ist.
Ein N-Kanal-MOS-Transistor QN&sub2;&sub3; ist zwischen einen Knoten N&sub2;&sub1;, der das Ausgangsende des CMOS-Inverters 21 ist, und einen Knoten N&sub2;&sub2;, der das Eingangsende des CMOS-Inverters 22 ist, eingesetzt. Das Gate des Transistors QN&sub2;&sub3; ist mit dem ersten Versorgungsanschluß BS&sub1; verbunden. Weiterhin ist ein P-Kanal-MOS-Transistor QP&sub2;&sub3; als ein zweiter Schalter zwischen den zweiten Versorgungsanschluß BS&sub2; und den Knoten N&sub2;&sub2; eingesetzt. Das Gate des Transistors QP&sub2;&sub3; ist mit dem Ausgangsende des CMOS-Inverters 22 verbunden.
Bei dem vorstehend beschriebenen Schaltkreis ändert sich das Signal am Knoten N&sub2;&sub1; von einem niederen Pegel (0V) auf einen hohen Pegel (VCL), wenn ein Eingangssignal IN sich von einem hohen Pegel (VCL) auf einen niederen Pegel (0V) ändert. Zu diesem Zeitpunkt ändert sich die Sourceseite des Transistors QN&sub2;&sub3;, nämlich der Knoten N&sub2;&sub2; von einem niederen Pegel (0V) auf einen hohen Pegel (VC1-VTN), wobei VTN die Schwellwertspannung des Transistors QN&sub2;&sub3; repräsentiert.
Um in diesem Fall zu bewirken, daß der Ausgangszustand des CMOS-Inverters 22 sich von dem hohen Pegel auf den niederen Pegel ändert, ist es notwendig, daß das Potential VCL-VTN des Knotens N&sub2;&sub2; die logische Schwellwertspannung VTL des CMOS-Inverters 22 übersteigt. Das heißt, es ist notwendig, in der Entwicklungsstufe die Verstärkungsfaktoren der Transistoren QP&sub2;&sub2; und QN&sub2;&sub2; so einzustellen, daß sie die in der Gleichung (2) unten gegebene Beziehung erfüllen.
(2) ...VTL < VC1 - VTN
Genauer gesagt muß die logische Schwellwertspannung VTL auf einen niedrigen Wert eingestellt werden, indem der Verstärkungsfaktor des Transistors QN&sub2;&sub2; so eingestellt wird, daß er größer als der Verstärkungsfaktor des Transistors QP&sub2;&sub2; ist. Indem dies getan wird, ist es möglich, eine Ausdehnung des Betriebsbereiches zu realisieren.
Wenn das Potential des Knotens N&sub2;&sub2; VTL übersteigt, ändert sich das Ausgangssignal OUT von dem VC2-Pegel auf den niederen Pegel. Bei diesem Vorgang fängt der Transistor QP&sub2;&sub3; an, gespeist zu werden, so daß das Potential des Knotens N&sub2;&sub2; weiter angehoben wird, bis es schließlich auf den Pegel VCO angehoben ist, wenn der Pegel des Ausgangssignals OUT von V&sub0;&sub2; um ein Maß entsprechend der Schwellwertspannung des Transistors QP&sub2;&sub3; verringert wird. Als Ergebnis geht der Transistor QP&sub2;&sub2;, der den CMOS-Inverter 22 bildet, in einen vollständig ungespeisten Zustand über, wodurch ein gleichmäßiger Fluß eines Durchgangsstromes verhindert wird.
Anzumerken ist, daß, wenn das Potential des Knotens N&sub2;&sub2; auf den Pegel VCL angehoben wird, der Transistor QN&sub2;&sub3; auf einen ungespeisten Zustand übergeht, so daß das am Knoten N&sub2;&sub2; schließlich erreichte Potential VC2 niemals direkt an den CMOS-Inverter 21 angelegt wird.
Wenn andererseits das Eingangssignal IN bei niederem Pegel (0V) auf einen hohen Pegel (VC1) wechselt, wechselt das Potential des Knotens N&sub2;&sub1; von einem hohen Pegel (VC1) auf einen niederen Pegel (0V). Da der Transistor QN&sub2;&sub3; hieraus resultierend gespeist wird, wechselt das Potential der Source-Seite, nämlich am Knoten N&sub2;&sub2;&sub1; von einem hohen Pegel (VC2) auf einen niederen Pegel (0V), und der Pegel des Ausgangssignals OUT des CMOS-Inverters 22 wechselt von einem niederen Pegel (0V) auf einen hohen Pegel (VC2). In Abhängigkeit hiervon wird der Transistor QP&sub2;&sub3; nicht gespeist.
Fig. 3 zeigt ein Schaltbild eines Pegelumwandlungsschaltkreises gemäß einem weiteren Stand der Technik.
Der Unterschied dieses Schaltkreises gegenüber dem Schaltkreis wie in der Fig. 2 gezeigt, liegt darin, daß ein N-Kanal-MOS-Transistor QN&sub3;&sub4; erneut an das Ausgangsende des Schaltkreises angeschlossen ist. Der Drain des Transistors QN&sub3;&sub4; ist mit dem Ausgangsende eines CMOS-Inverters 32 verbunden, seine Source ist an Masse angelegt und sein Gate ist mit dem Ausgangsende eines CMOS-Inverters 31 verbunden.
Der übrige Aufbau des Schaltkreises ist der gleiche wie bei dem in der Fig. 2 gezeigten, mit den CMOS-Invertern 31 und 32, den Transistoren QP&sub3;&sub1;, QP&sub3;&sub2;, QP&sub3;&sub3;, QN&sub3;&sub1;, QN&sub3;&sub2; und QN&sub3;&sub3; und den Knoten N&sub3;&sub1; und N&sub3;&sub2; jeweils entsprechend den CMOS- Invertern 21 und 22, den Transistoren QP&sub2;&sub1;, QP&sub2;&sub2;, QP&sub2;&sub3;, QN&sub2;&sub1;, QN&sub2;&sub2; und QN&sub2;&sub3; und den Knoten N&sub2;&sub1; und N&sub2;&sub2;. Demgemäß wird die Beschreibung dieser Teile der vorliegenden Ausführungsform weggelassen.
Gemäß dem Schaltkreis aus der Fig. 3 ist die Abweichung zwischen der Anstiegscharakteristik und der Abstiegscharakteristik des Eingangssignals IN klein verglichen mit der der ersten Ausführungsform, so daß es möglich ist, die Übertragungscharakteristik des Schaltkreises zu verbessern.
In dem Schaltkreis gemäß Fig. 2 ist nämlich die Charakteristik zum Zeitpunkt des Abfallens des Ausgangssignals OUT so angeordnet, daß sie durch Senken der Schwellwertspannung VTL des CMOS-Inverters 22 verbessert werden kann. Gemäß dem Schaltkreis der Fig. 3 ist die abfallende Charakteristik des Ausgangssignals OUT jedoch durch direktes Treiben des Transistors QN&sub3;&sub4; mit dem Ausgangssignal des CMOS-Inverters 31 verbessert, so daß es möglich ist, eine Verbesserung der Übertragungscharakteristik durch Anheben des logischen Schwellwertes CMOS-Inverters 32 auf den herkömmlichen Wert zu realisieren.
Als nächstes werden bezugnehmend auf die Figuren 4 bis 8 die Ausführungsformen der vorliegenden Erfindung beschrieben.
Fig. 4 ist ein Schaltbild des Pegelumwandlungsschaltkreises gemäß der ersten Ausführungsform der vorliegenden Erfindung.
Der Unterschied des Schaltkreises gemäß der vorliegenden Ausführungsform gegenüber dem Schaltkreis gemäß Fig. 3 liegt darin, daß von neuem ein P-Kanal-MOS-Transistor QP&sub4;&sub4; zusätzlich zu einem P-Kanal-MOS-Transistor QP43 zwischen das Eingangsende und den zweiten Versorgungsanschluß BS&sub2; eines CMOS-Inverters 42 einer nachgeordneten Stufe geschaltet ist.
Der Drain des Transistors QP&sub4;&sub4; ist an das Eingangsende des CMOS-Inverters 42 angeschlossen, seine Source ist an den Drain des Transistors QP&sub4;&sub3; angeschlossen und seine Gates sind an das Eingangsende eines CMOS-Inverters 41 angeschlossen.
Der übrige Aufbau ist der gleiche wie bei der Fig. 3, und die CMOS-Inverter 41 und 42, die Transistoren QP&sub4;&sub1;, QP&sub4;&sub2;, QP&sub4;&sub3;, QN&sub4;&sub1;, QN&sub4;&sub2;, QN&sub4;&sub3; und QN&sub4;&sub4; und die Knoten N&sub4;&sub1; und N&sub4;&sub2; entsprechen jeweils den CMOS-Invertern 31 und 32, den Transistoren QP&sub3;&sub1;, QP&sub3;&sub2;, QP&sub3;&sub3;, QN&sub3;&sub1;, QN&sub3;&sub2;, QN&sub3;&sub3; und QN&sub3;&sub4; und den Knoten N&sub3;&sub1; und N&sub3;&sub2;. Demgemäß wird auf eine Beschreibung dieser Teile der vorliegenden Ausführungsform verzichtet.
Gemäß der vorliegenden Ausführungsform ist es möglich, die Übertragungscharakteristik zum Zeitpunkt des Anstiegs des Ausgangssignals OUT gegenüber der der zweiten Ausführungsform weiter zu verbessern. Bei dem Schaltkreis gemäß Fig. 3 ist nämlich, wenn das Eingangssignal IN auf einen hohen Pegel steigt, das Ausgangssignal OUT auf einem niederem Pegel, so daß ein Strom vorhanden ist, der am zweiten Versorgungsanschluß BS&sub2; ausfließt und in den Transistor QN&sub3;&sub1; über die Transistoren QP&sub3;&sub3; und QN&sub3;&sub3; fließt, und es wird eine gewisse Zeit für das Entladen an den Knoten N&sub3;&sub1; und N&sub3;&sub2; benötigt.
Im Gegensatz hierzu ist gemäß dem Schaltkreis der vorliegenden Ausführungsform ein Transistor QP&sub4;&sub4; in den vorstehend genannten Strompfad eingesetzt, der zum Zeitpunkt des Anstiegs des Eingangssignals IN in einen unterbrochenen Zustand übergeht, so daß es möglich ist, die Übertragungscharakteristik zu verbessern.
Fig. 5 ist ein Schaltbild des Pegelumwandlungsschaltkreises gemäß der zweiten Ausführungsform der vorliegenden Erfindung.
Der Unterschied des Schaltkreises dieser Ausführungsform gegenüber dem Schaltkreis gemäß der ersten Ausführungsform liegt darin, daß ein N-Kanal-MOS-Transistor QN&sub5;&sub5; neu zwischen einen Transistor QN&sub5;&sub4; und einen Masseanschluß der Ausgangsstufe eingesetzt ist, und das Ausgangssignal OUT wird über einen Verzögerungsschaltkreis 53 am Gate des Transistors QN&sub5;&sub5; eingegeben.
Der übrige Aufbau ist der gleiche wie bei der Fig. 4, und die CMOS-Inverter 51 und 52, die Transistoren QP&sub5;&sub1;, QP&sub5;&sub2;&sub1; QP&sub5;&sub3;, QP&sub5;&sub3;&sub1; QP&sub5;&sub4;, QN&sub5;&sub1;, QN&sub5;&sub2;, QN&sub5;&sub3; und QN&sub5;&sub4; und die Knoten N&sub5;&sub1; und N&sub5;&sub2; entsprechen jeweils den CMOS-Invertern 41 und 42, den Transistoren QP&sub4;&sub1;, QP&sub4;&sub2;, QP&sub4;&sub3;, QP&sub4;&sub4;, QN&sub4;&sub1;, QN&sub4;&sub2;, QN&sub4;&sub3; und QN&sub4;&sub4; und den Knoten N&sub4;&sub1; und N&sub4;&sub2;. Demgemäß wird die Beschreibung dieser Teile der vorliegenden Ausführungsform weggelassen.
Bei der vorliegenden Ausführungsform wird der Transistor QN&sub5;&sub5; auf einen Ablauf einer vorbestimmten Zeitlänge nach einem Abfallen des Ausgangssignals OUT ausgeschaltet, so daß die Reihenschaltung der Transistoren QN&sub5;&sub4; und QN&sub5;&sub5; nur zum Zeitpunkt des Abfallens des Ausgangssignals OUT gespeist ist, was so wirkt, daß der logische Schwellwert gesenkt wird. Infolgedessen ist es möglich, den Widerstand gegenüber Rauschen durch Verhindern der Fehlfunktion des CMOS-Inverters 52 infolge des Spannungsabfalis innerhalb des integrierten Schaltkreises nach der Änderung des Ausgangssignals OUT zu verbessern.
Wie vorstehend beschrieben und in Übereinstimmung mit der vorliegenden Erfindung wird der zweite Schalter in Abhängigkeit von der Änderung des Ausgangssignals des zweiten Schaltkreisabschnittes gespeist, wobei es möglich wird, das Signal am Eingangsende des zweiten Schaltkreisabschnittes als den zweiten Versorgungsspannungspegel zu verwenden, so daß in dem zweiten Schaltkreisabschnitt kein ständiger Durchgangsstrom fließt und eine Reduktion des Stromverbrauchs verwirklicht werden kann.
Darüberhinaus ist es möglich, den Einstellbereich der ersten Vers orgungs spannung auszudehnen.
Fig. 6 ist eine graphische Darstellung zur Erläuterung der Abhängigkeit des Gleichstroms im Treiber von der Gatebreite, bezogen auf den Stand der Technik, und zum Zweck dargestellt, die Auswirkung der vorliegenden Erfindung zu zeigen.
Das herkömmliche Modell, das bei dem Vorstehenden verwendet worden ist, hat den gleichen Schaltkreis, wie in der Fig. 1 gezeigt, und die verschiedenen Konstanten sind wie folgt eingestellt:
WP&sub1; : WN&sub1; = WP&sub2; : WN&sub2; = 2 : 1,
WP&sub2; = 3WP&sub1;,
L = 1,0 µm, LN = 0.8 µm,
VC1 = 3,3 V, VC2 = 5 V.
Bei den vorstehenden Gleichungen sind WP&sub1;, WP&sub2;, WN&sub1; und WN&sub2; die Gatebreiten des P-Kanal-MOS-Transistors QP&sub1;&sub1;, des P-Kanal-MOS-Transistors QP&sub1;&sub2;, des N-Kanal-MOS-Transistors QN&sub1;&sub1; beziehungsweise des N-Kanal-MOS-Transistors QN&sub1;&sub2;, und und LN sind die Gatelängen der P-Kanal-MOS-Transistoren QP&sub1;&sub1; und QP&sub1;&sub2; bzw. der N-Kanal-MOS-Transistoren QN&sub1;&sub1; und QN&sub1;&sub2;.
Wie aus der Fig. zu ersehen ist, ist bei dem herkömmlichen Pegelumwandlungsschaltkreis abhängig von den Abmessungen der verwendeten Transistoren ein Fluß eines Durchgangsstroms im Bereich von 10 µA bis 100 µA. Im Gegensatz hierzu kann dieser Strom unter identischen Bedingungen in Übereinstimmung mit den Schaltkreisen gemäß Fig. 2 und 3 und gemäß der vorliegenden Erfindung gleich Null gemacht werden.
Anzumerken ist, daß die Beschreibung in Verbindung mit dem Fall durchgeführt wurde, daß die CMOS-Inverter für die ersten und zweiten Schaltkreisabschnitte bei jeder der vorstehenden Ausführungsformen verwendet wurden, aber es ist unnötig darauf hinzuweisen, daß die vorliegende Erfindung auch bei anderen logischen Gates verwendet werden kann.
Beispielsweise zeigt Fig. 7 den Fall, daß der MOS-Inverter 21 in Fig. 2 der ersten Stufe durch ein NAND-Gate 71 ersetzt ist. Die zweite Stufe der Fig. 7 bleibt die gleiche wie bei der Fig. 2. Das NAND-Gate 71 ist aus 2P-Kanal-MOS- Transistoren QP&sub7;&sub1; und QP&sub7;&sub2; und zwei N-Kanal-MOS-Transistoren QN&sub7;&sub1; und QN&sub7;&sub2; gebildet. Dieses Beispiel entspricht dem Fall, bei welchem die Ausgangsstufe eines internen digitalen Schaltkreises mit kleinem logischem Schwingungspegel nicht aus einem Inverter, sondern aus einem NAND-Gate gebildet ist, und der Pegel ihres Ausgangs über einen Inverter einer zweiten Stufe geschaltet ist.
Darüberhinaus ist bei dem in der Fig. 8 gezeigten Schaltkreis der MOS-Inverter 21 der ersten Stufe aus der Fig. 2 durch zwei MOS-Inverter 81 und 82 ersetzt, und der MOS-Inverter 22 der zweiten Stufe ist durch ein NAND-Gate 83 ersetzt. Das NAND-Gate 83 besteht aus zwei P-Kanal-MOS-Transistoren QP83 und QP84 und zwei N-Kanal-MOS-Transistoren QN&sub8;&sub3; und QN&sub8;&sub4;. Dies repräsentiert ein Beispiel, bei dem der Inverter der zweiten Stufe sowohl als Pegelumwandler als auch als NAND-Gate für die Ausgangsstufe eines internen, digitalen Schaltkreises dient.

Claims

1. Digitaler Halbleiterschaltkreis mit:

a) einem ersten Schaltkreisabschnitt (41) mit komplementären Transistoren, die zwischen einem ersten Versorgungsanschluß, der eine erste Spannung empfängt, und einem Masseanschluß verbunden sind;

b) einem zweiten Schaltkreisabschnitt (42) mit komplementären Transistoren, die zwischen einem zweiten Versorgungsanschluß&sub1; der eine zweite Spannung unterschiedlich von der ersten Spannung empfängt, und dem Masseanschluß verbunden sind;

c) einem ersten Schalter (QN43), der zwischen dem Ausgangsende des ersten Schaltkreisabschnittes und dem Eingangsende des zweiten Schaltkreisabschnittes verbunden ist und im Betrieb als Strompfad dient für die elektrische Ladung dazwischen während des Übergangszustandes des Schaltkreises; und

d) einem zweiten Schalter (QP44), der zwischen dem Eingangsende des zweiten Schaltkreisabschnittes und dem zweiten Versorgungsanschluß verbunden ist und durch das Ausgangssignal des zweiten Schaltkreisabschnitts gesteuert wird,

dadurch gekennzeichnet, daß weiter aufweist

e) einen dritten Schalter (QP43), der in Reihe mit dem zweiten Schalter zwischen dem Eingangsende des zweiten Schaltkreisabschnittes und dem zweiten Versorgungsanschluß verbunden ist und durch ein Eingangssignal gesteuert wird, das dem ersten Schaltkreisabschnitt zugeführt wird.

2. Schaltkreis nach Anspruch 1, ferner mit einem vierten Schalter (QN44), der zwischen dem Ausgangsende des zweiten Schaltkreisabschnittes und dem Masseanschluß verbunden ist und gesteuert wird durch das Ausgangssignal des ersten Schaltkreisabschnittes.

3. Schaltkreis nach Anspruch 2, ferner mit einem fünften Schalter (QN55), der in Reihe mit dem vierten Schalter zwischen dem Ausgangsende und dem Masseanschluß des zweiten Schaltkreisabschnittes verbunden ist, und einer Verzögerungsschaltung (53) zum Verzögern des Ausgangssignals des zweiten Schaltkreisabschnittes, um ein verzögertes Signal zu erzeugen, wobei der fünfte Schalter durch das verzögerte Signal gesteuert wird.

4. Schaltkreis nach Anspruch 3, bei welchem eine Reihenverbindung des vierten und fünften Schalters in einen leitfähigen Zustand schaltet, um einen Strompfad zu bilden zwischen dem Ausgangsende des zweiten Schaltkreisabschnittes und dem Masseanschluß, wenn das Ausgangssignal des zweiten Schaltkreisabschnittes auf die Massespannung des Masseanschlusses fällt.

5. Schaltkreis nach Anspruch 1, bei welchem die erste Spannung kleiner ist als die zweite Spannung.