JPH02268512A - 誘導負荷を有する電力用mosトランジスタを制御する回路 - Google Patents
誘導負荷を有する電力用mosトランジスタを制御する回路Info
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- JPH02268512A JPH02268512A JP2062831A JP6283190A JPH02268512A JP H02268512 A JPH02268512 A JP H02268512A JP 2062831 A JP2062831 A JP 2062831A JP 6283190 A JP6283190 A JP 6283190A JP H02268512 A JPH02268512 A JP H02268512A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の背景)
この発明は、電力用MOSトランジスタに関し、特にド
レインが電源に接続され、ソースが負荷に接続されたと
きに、電源電圧より高いゲート電圧を必要とするいわゆ
るNチャネルDMO3(拡散型MO3)により形成され
た電力用MOSトランジスタに関する。
レインが電源に接続され、ソースが負荷に接続されたと
きに、電源電圧より高いゲート電圧を必要とするいわゆ
るNチャネルDMO3(拡散型MO3)により形成され
た電力用MOSトランジスタに関する。
第1図は第1の回路形式を示すものであり、誘導負荷り
を電力用MOSトランジスタMPのソースSPに接続し
、ドレインを電源の第1の端子1に接続し、残りの端子
を電源の第2の端子2に接続している。この電源の第1
の端子1には電源電圧■CCが印加され、その第2の端
子2は接地されている。
を電力用MOSトランジスタMPのソースSPに接続し
、ドレインを電源の第1の端子1に接続し、残りの端子
を電源の第2の端子2に接続している。この電源の第1
の端子1には電源電圧■CCが印加され、その第2の端
子2は接地されている。
昇圧回路3は、電源電圧vCCより高い電圧VHを当該
向路の内部に供給する回路であり、電流源4を介して電
力用MOSトランジスタMPのゲートGPに接続されて
いる。このゲートGPはDMOSトランジスタMP−1
のドレインDP−1にも接続されており、そのソース5
P−1は電源に接続され、そのゲートGP−1は制御回
路5に接続されている。
向路の内部に供給する回路であり、電流源4を介して電
力用MOSトランジスタMPのゲートGPに接続されて
いる。このゲートGPはDMOSトランジスタMP−1
のドレインDP−1にも接続されており、そのソース5
P−1は電源に接続され、そのゲートGP−1は制御回
路5に接続されている。
制御回路5は、簡単にいうとゲートGP−1にロー・レ
ベルの電圧信号及びハイ・レベルの電圧信号を供給する
。電圧信号がロー・レベルのときは、DMO3トランジ
スタMP−1が遮断され、電力用MOSトランジスタM
Pが導通状態となる。
ベルの電圧信号及びハイ・レベルの電圧信号を供給する
。電圧信号がロー・レベルのときは、DMO3トランジ
スタMP−1が遮断され、電力用MOSトランジスタM
Pが導通状態となる。
ゲートGP−1に印加される電圧信号がロー・レベルか
らハイ中レベルに切換わると、DMOSトランジスタM
P−1は導通状態となる。このDMOSトランジスタM
P−1は電流源4からの電流を吸収し、MOSトランジ
スタMPを遮断させる。
らハイ中レベルに切換わると、DMOSトランジスタM
P−1は導通状態となる。このDMOSトランジスタM
P−1は電流源4からの電流を吸収し、MOSトランジ
スタMPを遮断させる。
誘導負荷りの電流が遮断されると、V=−Ldi/dt
式による過電圧が誘導負荷りの両端に発生し、電力用M
OSトランジスタMPのソースSPの電圧は接地電圧以
下に低下しようとする。
式による過電圧が誘導負荷りの両端に発生し、電力用M
OSトランジスタMPのソースSPの電圧は接地電圧以
下に低下しようとする。
従って、MOS)ランジスタMPが遮断されたときは、
誘導負荷りはできる限り急速放電させること、即ちdi
/dtの値をできるたけ高くすることが望ましい。この
ためには、電力用MOSトランジスタMPのソース電圧
を十分に低下させることが望ましい他方、ゲートとソー
スとの間の電圧差は電力用MOSトランジスタMPのし
きい値電圧vtpに等しくソース電圧が低下すれば、ゲ
ート電圧も低下する。しかし、ゲート電圧が低過ぎると
、電力用MOSトランジスタMPのブレークダウン原因
となる。従って、n個のツェーナ・ダイオードz1゜z
2.・・・、Znを直列接続し、ツェーナ・ダイオード
z1のカソード7を電源の第1の端子1に接続し、かつ
ツエーナ・ダイオードZnのアノードを電力用MOSト
ランジスタMPのゲートに接続してなるクランピング・
デバイス6を設ける。電力用MOSトランジスタMPの
ソースにおける電圧降下は、vCG−(nV、、+V、
r、)に制限される。ただし、v2は各ツエーナφダイ
オードZl、 Z2.・・・、Znのツェーナ電圧であ
る。電源電圧vCCは、例えば35ボルトである。n個
のツェーナ・り゛イオードZl、 22.−・・、Zn
のツェーナ電圧の総和に対応する正味の電圧降下は例え
ば50Vである。電力用MOSトランジスタMPのゲー
トとソースとの間のしきい値電圧vTpは約3vである
。従って、電力用MOSトランジスタMPのソース電圧
は約−20Vのクランプ電圧まで降下することになる。
誘導負荷りはできる限り急速放電させること、即ちdi
/dtの値をできるたけ高くすることが望ましい。この
ためには、電力用MOSトランジスタMPのソース電圧
を十分に低下させることが望ましい他方、ゲートとソー
スとの間の電圧差は電力用MOSトランジスタMPのし
きい値電圧vtpに等しくソース電圧が低下すれば、ゲ
ート電圧も低下する。しかし、ゲート電圧が低過ぎると
、電力用MOSトランジスタMPのブレークダウン原因
となる。従って、n個のツェーナ・ダイオードz1゜z
2.・・・、Znを直列接続し、ツェーナ・ダイオード
z1のカソード7を電源の第1の端子1に接続し、かつ
ツエーナ・ダイオードZnのアノードを電力用MOSト
ランジスタMPのゲートに接続してなるクランピング・
デバイス6を設ける。電力用MOSトランジスタMPの
ソースにおける電圧降下は、vCG−(nV、、+V、
r、)に制限される。ただし、v2は各ツエーナφダイ
オードZl、 Z2.・・・、Znのツェーナ電圧であ
る。電源電圧vCCは、例えば35ボルトである。n個
のツェーナ・り゛イオードZl、 22.−・・、Zn
のツェーナ電圧の総和に対応する正味の電圧降下は例え
ば50Vである。電力用MOSトランジスタMPのゲー
トとソースとの間のしきい値電圧vTpは約3vである
。従って、電力用MOSトランジスタMPのソース電圧
は約−20Vのクランプ電圧まで降下することになる。
通常、第1図の回路は簡単に実施することが可能である
。しかし、第2A図及び第2B図に示す型式の技術の場
合におけるDMO3トランジスタMP−1は電圧がクラ
ンプ電圧まで降下するのを防止している。
。しかし、第2A図及び第2B図に示す型式の技術の場
合におけるDMO3トランジスタMP−1は電圧がクラ
ンプ電圧まで降下するのを防止している。
第2A図は、論理MOSトランジスタ(部分工)、NP
Nバイポーラ・トランジスタ(部分■)及び電力用MO
Sトランジスタ(部分■)の断面図であり、このような
トランジスタを同一の集積回路チップに関連させること
ができる技術によったものである。
Nバイポーラ・トランジスタ(部分■)及び電力用MO
Sトランジスタ(部分■)の断面図であり、このような
トランジスタを同一の集積回路チップに関連させること
ができる技術によったものである。
論理トランジスタエでは、P型頭域24にN型拡散層2
2.23を形成してドレイン及びソースを構成している
。トランジスタ・ゲート25がゲート酸化物層26上に
配置される。更に、P型頭域24が他のN型領域27に
配置され、N型領域27は電源電圧vCCを印加する電
源の端子に接続されている。基板は接地される。
2.23を形成してドレイン及びソースを構成している
。トランジスタ・ゲート25がゲート酸化物層26上に
配置される。更に、P型頭域24が他のN型領域27に
配置され、N型領域27は電源電圧vCCを印加する電
源の端子に接続されている。基板は接地される。
NPNバイポーラ・トランジスタ■はP壁領域32にN
型の拡散により形成されたエミッタを有し、P壁領域3
2はこのトランジスタのベースを形成している。ベース
・コンタクトが過剰ドープP“領域33に設けられる。
型の拡散により形成されたエミッタを有し、P壁領域3
2はこのトランジスタのベースを形成している。ベース
・コンタクトが過剰ドープP“領域33に設けられる。
P壁領域32はN型領域34に配置され、N型領域34
はコレクタを形成する。N型領域34はN+型埋込層3
5に接触し、N+型埋込層35はコレクタ・コンタクト
36に接続されている。
はコレクタを形成する。N型領域34はN+型埋込層3
5に接触し、N+型埋込層35はコレクタ・コンタクト
36に接続されている。
DMO3トランジスタは一組のセルを有し、そのうちの
一つが第2A図の部分■に示されている。一つのセルは
P型の拡散からなる2つの領域39−1゜39−2を有
する。各領域39−1.39−2には2つのN型拡散層
40が形成され、N型拡散層40は電力用トランジスタ
のソースを構成している。2つのN型拡散N40は導電
j141を介して相互接続されている。
一つが第2A図の部分■に示されている。一つのセルは
P型の拡散からなる2つの領域39−1゜39−2を有
する。各領域39−1.39−2には2つのN型拡散層
40が形成され、N型拡散層40は電力用トランジスタ
のソースを構成している。2つのN型拡散N40は導電
j141を介して相互接続されている。
領域39−1.39−2の横縁は、チャネル領域42を
形成している。領域39−1.39−2はN型領域43
内に配置されてトランジスタのドレインを形成している
。
形成している。領域39−1.39−2はN型領域43
内に配置されてトランジスタのドレインを形成している
。
N型領域43はN0型埋込層44に接しており、N4型
埋込N44はドレイン・コンタクト45に接続されてい
る。各セルは、ゲート酸化物層47上に配置されたゲー
ト46を有する。
埋込N44はドレイン・コンタクト45に接続されてい
る。各セルは、ゲート酸化物層47上に配置されたゲー
ト46を有する。
第2B図は、第2A図の部分I、II及び■に示したト
ランジスタのシンボルを表わす。各トランジスタのシン
ボルの近傍には、この構造に存在するダイオードが示さ
れている。これらのダイオードのシンボルは第2A図の
構造にも示されている。部分工におけるダイオード50
はP型基板21とN型領域27との間に形成されている
。ダイオード50のアノードは接地され、またそのカソ
ードは電源電圧vCCを印加する電源端子に接続されて
いる。部分■はP型基板21とN0型埋込層35との間
のダイオード51の構造を示す。ダイオード51のアノ
ードは接地され、そのカソードはバイポーラ・トランジ
スタのコレクタに接続されている。部分■におけるダイ
オード52は、P型基板21とN+型埋込層44との間
に形成されている。ダイオード52のアノードは接地さ
れ、そのカソードは電力用トランジスタのドレインに接
続されている。
ランジスタのシンボルを表わす。各トランジスタのシン
ボルの近傍には、この構造に存在するダイオードが示さ
れている。これらのダイオードのシンボルは第2A図の
構造にも示されている。部分工におけるダイオード50
はP型基板21とN型領域27との間に形成されている
。ダイオード50のアノードは接地され、またそのカソ
ードは電源電圧vCCを印加する電源端子に接続されて
いる。部分■はP型基板21とN0型埋込層35との間
のダイオード51の構造を示す。ダイオード51のアノ
ードは接地され、そのカソードはバイポーラ・トランジ
スタのコレクタに接続されている。部分■におけるダイ
オード52は、P型基板21とN+型埋込層44との間
に形成されている。ダイオード52のアノードは接地さ
れ、そのカソードは電力用トランジスタのドレインに接
続されている。
第1図における点線内は、DMOSトランジスタMP−
1のダイオード52を示す。ダイオード52は、順方向
にバイアスされているときは、その端子間に電圧降下V
nが発生する。従って、電力用MOSトランジスタMP
のスイッチ・オフでは、この電力用MOSトランジスタ
MPのソースSPの電圧か値−(VD+VTP)以下に
降下できない。この電圧は約−3,7Vである。前述の
約−20Vのクランプ電圧には達しない。
1のダイオード52を示す。ダイオード52は、順方向
にバイアスされているときは、その端子間に電圧降下V
nが発生する。従って、電力用MOSトランジスタMP
のスイッチ・オフでは、この電力用MOSトランジスタ
MPのソースSPの電圧か値−(VD+VTP)以下に
降下できない。この電圧は約−3,7Vである。前述の
約−20Vのクランプ電圧には達しない。
バイポーラ・トランジスタなりMOS )ランジスタM
P−1に置き換えても、ダイオード51が存在するため
に同じような問題が発生する。
P−1に置き換えても、ダイオード51が存在するため
に同じような問題が発生する。
0MOSトランジスタMP−1の置き換えが可能な唯一
のトランジスタは論理MO3)−ランジスタである。こ
のトランジスタにおけるダイオード50は回路の動作を
損なうことはない。
のトランジスタは論理MO3)−ランジスタである。こ
のトランジスタにおけるダイオード50は回路の動作を
損なうことはない。
第3図に他の回路形式を示す。第3図では、誘導負荷り
が電力用MOSトランジスタMPを介して給電されてい
る。この回路では、電力用MOSトランジスタMPのゲ
ートGPが論理トランジスタMLのドレインDLに接続
されている。昇圧回路3及びクランピング・デバイス6
は第1図に示すものと同一形式で構成されている。
が電力用MOSトランジスタMPを介して給電されてい
る。この回路では、電力用MOSトランジスタMPのゲ
ートGPが論理トランジスタMLのドレインDLに接続
されている。昇圧回路3及びクランピング・デバイス6
は第1図に示すものと同一形式で構成されている。
従来の制御回路56を詳細に説明する。制御回路56は
回路の電源から給電される。これは、昇圧回路3が電力
用MOSトランジスタMPのゲートにのみ給電すること
ができる。制御回路56はクランプ・デバイス60から
なる差動部59と、基準電圧v8を発生する基準電圧源
61と、一つのセルからなる拡散型の2つのDMOSト
ランジスタMP−2及びMP−3とを有する。DMOS
トランジスタMP−2のゲートは制御回路56の入力6
2を構成している。0MO3トランジスタMP−2及び
MP−3はそれぞれ電流ミラーM2. MBに接続され
ており、電流ミラーM2、MBはそれぞれ第3図に示す
ように配列された一対のNチャネル型のMOSトランジ
スタからなる。電流ミラーM2は論理MOSトランジス
タMAのドレインDAに接続され、電流ミラーM3は論
理MOSトランジスタMBのドレインDBに接続されて
いる。論理MOSトランジスタMA及びMBも電流ミラ
ーとして第3図に示す形式で構成されている。論理MO
SトランジスタMBのドレインDBは制御回路56の出
力63を構成しており、その出力は論理トランジスタM
LのゲートGLに接続されている。論理MOSトランジ
スタMA及びMBのソースSA及びSBは、補助接続6
4を介して論理トランジスタMLのソースSLに接続さ
れている。更に、論理トランジスタMLのソースは電力
用MOSトランジスタMPのソースSPに接続されてい
る。
回路の電源から給電される。これは、昇圧回路3が電力
用MOSトランジスタMPのゲートにのみ給電すること
ができる。制御回路56はクランプ・デバイス60から
なる差動部59と、基準電圧v8を発生する基準電圧源
61と、一つのセルからなる拡散型の2つのDMOSト
ランジスタMP−2及びMP−3とを有する。DMOS
トランジスタMP−2のゲートは制御回路56の入力6
2を構成している。0MO3トランジスタMP−2及び
MP−3はそれぞれ電流ミラーM2. MBに接続され
ており、電流ミラーM2、MBはそれぞれ第3図に示す
ように配列された一対のNチャネル型のMOSトランジ
スタからなる。電流ミラーM2は論理MOSトランジス
タMAのドレインDAに接続され、電流ミラーM3は論
理MOSトランジスタMBのドレインDBに接続されて
いる。論理MOSトランジスタMA及びMBも電流ミラ
ーとして第3図に示す形式で構成されている。論理MO
SトランジスタMBのドレインDBは制御回路56の出
力63を構成しており、その出力は論理トランジスタM
LのゲートGLに接続されている。論理MOSトランジ
スタMA及びMBのソースSA及びSBは、補助接続6
4を介して論理トランジスタMLのソースSLに接続さ
れている。更に、論理トランジスタMLのソースは電力
用MOSトランジスタMPのソースSPに接続されてい
る。
制御回路56のような制御回路は次のように動作する。
制御回路の入力62の電圧が基準電圧VRより高いとき
は、差動部の電流ミラーM2は導通状態となり、0MO
SトランジスタMP−3は遮断状態となる。
は、差動部の電流ミラーM2は導通状態となり、0MO
SトランジスタMP−3は遮断状態となる。
0MO3トランジスタMP−2が遮断されているので、
電流ミラーM2のトランジスタ、及び電流ミラーMのト
ランジスタは導通状態となる。逆に、0MO3トランジ
スタMP−3が遮断されているので、電流ミラーM3の
トランジスタは遮断される。制御回路の出力63の電圧
はロー・レベルにセットされ、論理トランジスタMLを
遮断させ、電力用MOSトランジスタMPを導通状態に
する。
電流ミラーM2のトランジスタ、及び電流ミラーMのト
ランジスタは導通状態となる。逆に、0MO3トランジ
スタMP−3が遮断されているので、電流ミラーM3の
トランジスタは遮断される。制御回路の出力63の電圧
はロー・レベルにセットされ、論理トランジスタMLを
遮断させ、電力用MOSトランジスタMPを導通状態に
する。
制御回路の入力62の電圧が基準電圧vRより低いとき
は、0MOSトランジスタMP−2及び電流ミラーM2
のトランジスタは遮断される。0MOSトランジスタM
P−3及び電流ミラーM3のトランジスタは導通状態と
なる。制御回路の出力63の電圧はハイ・レベルにセッ
トされ、論理トランジスタMLを導通状態にし、電力用
MOSトランジスタMPを遮断させる。
は、0MOSトランジスタMP−2及び電流ミラーM2
のトランジスタは遮断される。0MOSトランジスタM
P−3及び電流ミラーM3のトランジスタは導通状態と
なる。制御回路の出力63の電圧はハイ・レベルにセッ
トされ、論理トランジスタMLを導通状態にし、電力用
MOSトランジスタMPを遮断させる。
説明した型式の技術では、論理MOSトランジスタMA
及びMAが論理MOSトランジスタでなげればならない
。DMOSトランジスタ又はバイポーラ・トランジスタ
を用いるときは、ダイオード52又は51を形成するこ
とになる。基板が接地から絶縁されているときは、余分
なパルスがダイオードを介してこれらのトランジスタの
ドレイン及びコレクタに流れる恐れがある。これは、特
に論理トランジスタMLのゲート電圧を損なうものとな
る。
及びMAが論理MOSトランジスタでなげればならない
。DMOSトランジスタ又はバイポーラ・トランジスタ
を用いるときは、ダイオード52又は51を形成するこ
とになる。基板が接地から絶縁されているときは、余分
なパルスがダイオードを介してこれらのトランジスタの
ドレイン及びコレクタに流れる恐れがある。これは、特
に論理トランジスタMLのゲート電圧を損なうものとな
る。
論理MOSトランジスタMA、 MB及び論理トランジ
スタMLはN型領域(第2A図のN型領域27)に形成
されており、更にこのN型領域は電源に接続されている
。従って、これらトランジスタのソース、ゲート及びド
レインにおける電圧は、接地されている基板の電圧より
かなり低くなる。このため、電力用MOSトランジスタ
MPのソースSPの電圧はクランプ電圧まで低下するこ
とができる。
スタMLはN型領域(第2A図のN型領域27)に形成
されており、更にこのN型領域は電源に接続されている
。従って、これらトランジスタのソース、ゲート及びド
レインにおける電圧は、接地されている基板の電圧より
かなり低くなる。このため、電力用MOSトランジスタ
MPのソースSPの電圧はクランプ電圧まで低下するこ
とができる。
しかし、制御回路の入力62がハイ・レベルになり、電
力用MOSトランジスタMPを導通状態にさせたときは
、問題が発生する。電力用MO3)−ランジスタが導通
状態になった場合は、ドレインとソースとの間の電圧降
下が小さく、例えば約0.3vとなる。従って、論理M
OSトランジスタMAのソースSA及び論理MOSトラ
ンジスタMBのソースSBMBの電圧は電源電圧VCC
−0,3Vに等しくなる。他方、論理MOSトランジス
タMA及びMBが導通状態となり、電力用MOSトラン
ジスタMPも導通状態にすることは説明した。しかし、
ある論理MOSトランジスタな導通状態にする場合は、
そのドレイン電圧がそのソース電圧より少なくとも1.
5vのしきい値電圧vL以上高くなければならない。従
って、論理MOSトランジスタMA及びMAのドレイン
における電圧は、電源電圧vCCよりかなり高くなけれ
ばならない。従って、第2A図及び第2B図に示す従来
技術の論理MOSトランジスタMA及びMBには、論理
MOSトランジスタを用いなければならないので、当該
電源により制御回路を駆動することは不可能である。入
力62がハイ・レベルとなり、電力用MOSトランジス
タMPを導通状態にすると、電源に接続されている制御
回路により論理トランジスタMLを制御することは不可
能であるという問題が発生する。
力用MOSトランジスタMPを導通状態にさせたときは
、問題が発生する。電力用MO3)−ランジスタが導通
状態になった場合は、ドレインとソースとの間の電圧降
下が小さく、例えば約0.3vとなる。従って、論理M
OSトランジスタMAのソースSA及び論理MOSトラ
ンジスタMBのソースSBMBの電圧は電源電圧VCC
−0,3Vに等しくなる。他方、論理MOSトランジス
タMA及びMBが導通状態となり、電力用MOSトラン
ジスタMPも導通状態にすることは説明した。しかし、
ある論理MOSトランジスタな導通状態にする場合は、
そのドレイン電圧がそのソース電圧より少なくとも1.
5vのしきい値電圧vL以上高くなければならない。従
って、論理MOSトランジスタMA及びMAのドレイン
における電圧は、電源電圧vCCよりかなり高くなけれ
ばならない。従って、第2A図及び第2B図に示す従来
技術の論理MOSトランジスタMA及びMBには、論理
MOSトランジスタを用いなければならないので、当該
電源により制御回路を駆動することは不可能である。入
力62がハイ・レベルとなり、電力用MOSトランジス
タMPを導通状態にすると、電源に接続されている制御
回路により論理トランジスタMLを制御することは不可
能であるという問題が発生する。
制御回路を給電するのに昇圧回路からなる方法は、昇圧
回路が既に電力用MOSトランジスタMPのゲートに給
電しており、制御回路の付加的な負荷には対応すること
ができないので、適当でない。
回路が既に電力用MOSトランジスタMPのゲートに給
電しており、制御回路の付加的な負荷には対応すること
ができないので、適当でない。
(発明の概要)
この発明は、トランジスタMPのソースをクランプ電圧
まで降下させることができ、かつ電源から給電している
間に、制御回路の入力がハイ・レベルとなったきに、論
理トランジスタMLを制御することができる電力用MO
Sトランジスタを備えた回路を提供するものである。
まで降下させることができ、かつ電源から給電している
間に、制御回路の入力がハイ・レベルとなったきに、論
理トランジスタMLを制御することができる電力用MO
Sトランジスタを備えた回路を提供するものである。
この発明は、特にドレインを電源の第1の端子に接続し
、ソースを誘導負荷に接続し、残りの端子を前記電源の
第2の端子に接続した電力用MOSトランジスタを有す
る回路を提供するものである。この回路は、同一の集積
回路チップの電力用MOSトランジスタ、論理MOSト
ランジスタ、及びバイポーラ・トランジスタに関連させ
ることができる技術によって形成される。接地された基
板は、第1に、前記電力用MOSトランジスタのときは
、カソードがドレインにより形成されたダイオードのア
ノードを構成し、第2に、バイポーラ・トランジスタの
ときは、カソードがコレクタにより形成されたダイオー
ドのアノードを構成する。前記電力用MOSトランジス
タのゲートは、第1に、昇圧回路に接続され、第2に、
論理MOSトランジスタのドレインに接続される。前記
電源から給電される制御回路は、出力を前記論理MOS
トランジスタのゲートに接続し、かつ補助接続を介して
前記論理MOSトランジスタのソースに接続している。
、ソースを誘導負荷に接続し、残りの端子を前記電源の
第2の端子に接続した電力用MOSトランジスタを有す
る回路を提供するものである。この回路は、同一の集積
回路チップの電力用MOSトランジスタ、論理MOSト
ランジスタ、及びバイポーラ・トランジスタに関連させ
ることができる技術によって形成される。接地された基
板は、第1に、前記電力用MOSトランジスタのときは
、カソードがドレインにより形成されたダイオードのア
ノードを構成し、第2に、バイポーラ・トランジスタの
ときは、カソードがコレクタにより形成されたダイオー
ドのアノードを構成する。前記電力用MOSトランジス
タのゲートは、第1に、昇圧回路に接続され、第2に、
論理MOSトランジスタのドレインに接続される。前記
電源から給電される制御回路は、出力を前記論理MOS
トランジスタのゲートに接続し、かつ補助接続を介して
前記論理MOSトランジスタのソースに接続している。
前記補助接続は、かなりの電圧降下に対応することがで
きる。前記電力用MOSトランジスタが導通状態になっ
たときに、前記論理MOSトランジスタの電源電圧を電
源電圧−所定しきい値電圧より低い電圧に制限する手段
を備え、これによって前記制御回路は前記論理MOSト
ランジスタのスイッチングを前記電源で得られる電源電
圧により制御することができる。
きる。前記電力用MOSトランジスタが導通状態になっ
たときに、前記論理MOSトランジスタの電源電圧を電
源電圧−所定しきい値電圧より低い電圧に制限する手段
を備え、これによって前記制御回路は前記論理MOSト
ランジスタのスイッチングを前記電源で得られる電源電
圧により制御することができる。
この発明の以上及び他の目的、特徴及び効果は、添付す
る図面に示す好ましい実施例についての以下の詳細な説
明から明らかとなる。
る図面に示す好ましい実施例についての以下の詳細な説
明から明らかとなる。
一般に、集積回路を表示する分野における規約として、
種々の図面は、一つの図面内で、又は第1の図面から第
2の図面へ同一縮尺で作図されることはなく、特に種々
の層の厚さが図面の読み易さのために任意に作図される
ことに注意すべきである。
種々の図面は、一つの図面内で、又は第1の図面から第
2の図面へ同一縮尺で作図されることはなく、特に種々
の層の厚さが図面の読み易さのために任意に作図される
ことに注意すべきである。
(好ましい実施例の説明)
第4図は、第3図のように、電力用MOSトランジスタ
MPと、誘導負荷りと、昇圧回路3と、クランピング・
デバイス6とを有する回路を示す。
MPと、誘導負荷りと、昇圧回路3と、クランピング・
デバイス6とを有する回路を示す。
制御回路56は、当該回路の電源から給電されている回
路であり、入力62と、論理トランジスタMLのゲート
GLに接続された出力63とを有する。論理トランジス
タMLのドレインDLは電力用MOsトランジスタMP
のゲートGPに接続されている。この制御回路は補助接
続64を介して論理トランジスタMLのソースSLに接
続されている。
路であり、入力62と、論理トランジスタMLのゲート
GLに接続された出力63とを有する。論理トランジス
タMLのドレインDLは電力用MOsトランジスタMP
のゲートGPに接続されている。この制御回路は補助接
続64を介して論理トランジスタMLのソースSLに接
続されている。
第3図と比較すると、電圧クランプ回路70が付加され
ている。電圧クランプ回路70はバイポーラ・トランジ
スタTBを有する。バイポーラ・トランジスタTBのコ
レクタ71は電源の第1の端子1に接続され、そのエミ
ッタ72は電力用MOSトランジスタMPのソースSP
に接続されている。バイポーラ・トランジスタTBのベ
ース73は、第1に論理トランジスタMLのソースSL
に接続され、第2にPNPバイポーラ・トランジスタQ
1のエミッタ75に接続されている。PNPバイポーラ
・トランジスタQ1のコレクタ76は接地され、そのベ
ース77はPNPバイポーラ・トランジスタQ2のベー
ス77−1に接続され、かつ当該PNPバイポーラ・ト
ランジスタQ2のコレクタ78に接続されている。PN
Pバイポーラ・トランジスタQ2のコレクタ78は電流
源79を介して接地されている。PNPバイポーラ・ト
ランジスタQ2のエミッタ80はツェーナ・ダイオード
81のアノードに接続され、そのカソードは電源の第1
の端子1に接続されている。別のツェーナ・ダイオード
82はそのアノードがバイポーラ・トランジスタTBの
ベース73に接続され、そのカソードが論理トランジス
タMLのゲートGLに接続されている。
ている。電圧クランプ回路70はバイポーラ・トランジ
スタTBを有する。バイポーラ・トランジスタTBのコ
レクタ71は電源の第1の端子1に接続され、そのエミ
ッタ72は電力用MOSトランジスタMPのソースSP
に接続されている。バイポーラ・トランジスタTBのベ
ース73は、第1に論理トランジスタMLのソースSL
に接続され、第2にPNPバイポーラ・トランジスタQ
1のエミッタ75に接続されている。PNPバイポーラ
・トランジスタQ1のコレクタ76は接地され、そのベ
ース77はPNPバイポーラ・トランジスタQ2のベー
ス77−1に接続され、かつ当該PNPバイポーラ・ト
ランジスタQ2のコレクタ78に接続されている。PN
Pバイポーラ・トランジスタQ2のコレクタ78は電流
源79を介して接地されている。PNPバイポーラ・ト
ランジスタQ2のエミッタ80はツェーナ・ダイオード
81のアノードに接続され、そのカソードは電源の第1
の端子1に接続されている。別のツェーナ・ダイオード
82はそのアノードがバイポーラ・トランジスタTBの
ベース73に接続され、そのカソードが論理トランジス
タMLのゲートGLに接続されている。
制御回路の入力62がハイ・レベルにあって電力用MO
SトランジスタMPを導通状態にしている期間では、論
理トランジスタMLが遮断されている。
SトランジスタMPを導通状態にしている期間では、論
理トランジスタMLが遮断されている。
この論理トランジスタMLのソースSLにおける電圧V
Stは、 Vst、=VCG−Vz−VaE2+Vaetにより与
えられる。ただし、v2はツェーナ・ダイオード81の
ツェーナ電圧であり、VBE□はPNPバイポーラ・ト
ランジスタQ1のベースとエミッタとの間の電圧であり
、VB!:2はPNPバイポーラ・トランジスタQ2の
ベースとエミッタとの間の電圧である。 PNPバイポ
ーラ・トランジスタQ1及びQ2は同じトランジスタな
ので、電圧vac 1及びVBE2は計算上では打ち消
し合う。論理トランジスタMLのソースの電圧と、論理
MOSトランジスタMA及びMBのソースの電圧とは、 (電源電圧VC(:) −(ツェーナ・ダイオード81のツェーナ電圧v、)に
等しい。このツェーナ電圧v8が約1.5vの論理MO
S)ランジスタのしきい値電圧vt、より高いときは、
制御回路を電源により給電すると共に、論理MOSトラ
ンジスタMA及びMBを導通状態に設定することができ
る。例えば、0.5vに等しいツェーナ電圧を有するツ
ェーナ・ダイオード81を選択することができる。
Stは、 Vst、=VCG−Vz−VaE2+Vaetにより与
えられる。ただし、v2はツェーナ・ダイオード81の
ツェーナ電圧であり、VBE□はPNPバイポーラ・ト
ランジスタQ1のベースとエミッタとの間の電圧であり
、VB!:2はPNPバイポーラ・トランジスタQ2の
ベースとエミッタとの間の電圧である。 PNPバイポ
ーラ・トランジスタQ1及びQ2は同じトランジスタな
ので、電圧vac 1及びVBE2は計算上では打ち消
し合う。論理トランジスタMLのソースの電圧と、論理
MOSトランジスタMA及びMBのソースの電圧とは、 (電源電圧VC(:) −(ツェーナ・ダイオード81のツェーナ電圧v、)に
等しい。このツェーナ電圧v8が約1.5vの論理MO
S)ランジスタのしきい値電圧vt、より高いときは、
制御回路を電源により給電すると共に、論理MOSトラ
ンジスタMA及びMBを導通状態に設定することができ
る。例えば、0.5vに等しいツェーナ電圧を有するツ
ェーナ・ダイオード81を選択することができる。
電力用MOSトランジスタMPが遮断状態になると、ソ
ースSPの電圧が低下し始める。バイポーラ・トランジ
スタTBのベース・エミッタ間にはダイオードが存在す
るので、論理トランジスタMLのソースSLの電圧はダ
イオードのしきい値範囲でこの低下に追従する。PNP
バイポーラ・トランジスタQ1は、エミッタ・ベース接
合が逆バイアスされるために遮断される。前述のように
、論理MOSトランジスタMA、 MB及びMLは基板
電圧以下に降下することができる。従って、論理MOS
トランジスタMBのソースSPにおける電圧はクランプ
電圧まで降下することができる。
ースSPの電圧が低下し始める。バイポーラ・トランジ
スタTBのベース・エミッタ間にはダイオードが存在す
るので、論理トランジスタMLのソースSLの電圧はダ
イオードのしきい値範囲でこの低下に追従する。PNP
バイポーラ・トランジスタQ1は、エミッタ・ベース接
合が逆バイアスされるために遮断される。前述のように
、論理MOSトランジスタMA、 MB及びMLは基板
電圧以下に降下することができる。従って、論理MOS
トランジスタMBのソースSPにおける電圧はクランプ
電圧まで降下することができる。
バイポーラ・トランジスタTBはダイオードとして用い
られる。しかし、この発明の第1の特徴はトランジスタ
を用いることであり、ダイオードを用いることではない
。実際に使用した技術では、PNダイオードのP型アノ
ードはN型領域に形成され、このN型領域がカソードを
形成している。このN型領域はP型基板にも接している
。従って、接地された基板とPNダイオードとの間には
寄生ダイオードが存在する。
られる。しかし、この発明の第1の特徴はトランジスタ
を用いることであり、ダイオードを用いることではない
。実際に使用した技術では、PNダイオードのP型アノ
ードはN型領域に形成され、このN型領域がカソードを
形成している。このN型領域はP型基板にも接している
。従って、接地された基板とPNダイオードとの間には
寄生ダイオードが存在する。
第4図の回路において、バイポーラ・トランジスタTB
のコレクタは電源の第1の端子1に接続されている。従
って、基板とコレクタとの間の寄生ダイオードは回路を
損なうことはない。
のコレクタは電源の第1の端子1に接続されている。従
って、基板とコレクタとの間の寄生ダイオードは回路を
損なうことはない。
ツェーナ・ダイオード82は論理トランジスタMLのゲ
ートの電圧を制用する機能がある。ツェーナ・ダイオー
ド82なければ、制御回路の入力62がロー・レベルと
なる期間では、論理トランジスタMLのゲート電圧が電
源電圧vCCに近いものとなる。
ートの電圧を制用する機能がある。ツェーナ・ダイオー
ド82なければ、制御回路の入力62がロー・レベルと
なる期間では、論理トランジスタMLのゲート電圧が電
源電圧vCCに近いものとなる。
この電源電圧vCCとは例えば35Vである。論理MO
Sトランジスタのゲートはこのような高い電圧が印加さ
れれば破壊される。ツェーナ・ダイオード82のツェー
ナ電圧値は例えば5vである。制御回路の入力62がロ
ー・レベルのときは、バイポーラ・トランジスタTBの
ベースに流れ込む電流は、昇圧回路3から流れ込む電流
と、ツエーナ・ダイオード82を介する電流ミラーM3
の電流との和である。この昇圧回路3の電流は例えば1
00μAである。ツェーナ・ダイオードの電流の第1近
似を無視し、かつバイポーラ・トランジスタTHのゲイ
ンを100とすると、10mAの電流がバイポーラ・ト
ランジスタTBのコレクタに流れる。他方、バイポーラ
・トランジスタTBのコレクタとエミッタとの間の電圧
は、電源電圧及びクランプ電圧を加えれば、約50Vに
達する。従って、トランジスタに流れ込む電流は約50
0mAにもなり、トランジスタの寸法はかなり大きなも
のでなければならない。しかし、このトランジスタのベ
ースを形成している領域(第2A図の領域32)を過剰
ドーピングさせることにより、そのゲインを制限するこ
とは可能である。10より低いゲインは達成可能である
。その場合にはトランジスタの所要電力は、約50mW
あればよい。従って、発明を変形すると、低ゲインのバ
イポーラ・トランジスタTBが得られ、その寸法をかな
り低減させることができる。
Sトランジスタのゲートはこのような高い電圧が印加さ
れれば破壊される。ツェーナ・ダイオード82のツェー
ナ電圧値は例えば5vである。制御回路の入力62がロ
ー・レベルのときは、バイポーラ・トランジスタTBの
ベースに流れ込む電流は、昇圧回路3から流れ込む電流
と、ツエーナ・ダイオード82を介する電流ミラーM3
の電流との和である。この昇圧回路3の電流は例えば1
00μAである。ツェーナ・ダイオードの電流の第1近
似を無視し、かつバイポーラ・トランジスタTHのゲイ
ンを100とすると、10mAの電流がバイポーラ・ト
ランジスタTBのコレクタに流れる。他方、バイポーラ
・トランジスタTBのコレクタとエミッタとの間の電圧
は、電源電圧及びクランプ電圧を加えれば、約50Vに
達する。従って、トランジスタに流れ込む電流は約50
0mAにもなり、トランジスタの寸法はかなり大きなも
のでなければならない。しかし、このトランジスタのベ
ースを形成している領域(第2A図の領域32)を過剰
ドーピングさせることにより、そのゲインを制限するこ
とは可能である。10より低いゲインは達成可能である
。その場合にはトランジスタの所要電力は、約50mW
あればよい。従って、発明を変形すると、低ゲインのバ
イポーラ・トランジスタTBが得られ、その寸法をかな
り低減させることができる。
こので説明した実施例では、昇圧回路を用いて電力用M
OSトランジスタのゲートにのみ給電し、かつ論理型式
の制御回路(回路内の全てのトランジスタは、導通状態
か又は遮断状態かの状態にある。)を用いると共に、こ
の回路を電源電圧vCCと接地より低い電圧レベルとの
間で動作させている。この論理制御回路を、電源電圧v
CCと接地より低い電圧レベルとの間で動作するアナロ
グ制御回路の他の実施例として、例えば電力用MOSト
ランジスタの電源電圧の調節が可能なことも明らかであ
る。
OSトランジスタのゲートにのみ給電し、かつ論理型式
の制御回路(回路内の全てのトランジスタは、導通状態
か又は遮断状態かの状態にある。)を用いると共に、こ
の回路を電源電圧vCCと接地より低い電圧レベルとの
間で動作させている。この論理制御回路を、電源電圧v
CCと接地より低い電圧レベルとの間で動作するアナロ
グ制御回路の他の実施例として、例えば電力用MOSト
ランジスタの電源電圧の調節が可能なことも明らかであ
る。
第1図は電力用MOSトランジスタを介して誘導負荷に
給電する従来の第1形式の回路を示す回路図、 第2A図は論理MOSトランジスタ、NPNバイポーラ
・トランジスタ及び電力用MOSトランジスタの一部分
の断面図、 第2B図は第2A図に示すトランジスタの他の形式にお
けるシンボルを示す図、 第3図は電力用MOSトランジスタを介して誘導負荷に
給電する従来の第2形式の回路を示す回路図、 第4図はこの発明により電力用MOSトランジスタを介
して誘導負荷に給電するように設計された回路の回路図
である。 1.2・・・端子、 3・・・昇圧回路、 56・・・制御回路、 62・・・入力、 63・・・出力、 64・・・補助接続、 70・・φ電圧クランプ回路、 ?1.76、78・・・コレクタ、 72、75.80・・・エミッタ、 73、77・ψ・ベース、 79・・・電流源、 ai、 az・・・ツェーナ・ダイオード、DL・・・
ドレイン、 GP・・・ゲート、 MP・・・電力用MOSトランジスタ、ML・・・論理
MOSトランジスタ、 Ql、 Q2・・・PNPバイポーラ・トランジスタ、
SL・・・電流源、 SP・・・ソース、 TB・・・バイポーラ・トランジスタ。
給電する従来の第1形式の回路を示す回路図、 第2A図は論理MOSトランジスタ、NPNバイポーラ
・トランジスタ及び電力用MOSトランジスタの一部分
の断面図、 第2B図は第2A図に示すトランジスタの他の形式にお
けるシンボルを示す図、 第3図は電力用MOSトランジスタを介して誘導負荷に
給電する従来の第2形式の回路を示す回路図、 第4図はこの発明により電力用MOSトランジスタを介
して誘導負荷に給電するように設計された回路の回路図
である。 1.2・・・端子、 3・・・昇圧回路、 56・・・制御回路、 62・・・入力、 63・・・出力、 64・・・補助接続、 70・・φ電圧クランプ回路、 ?1.76、78・・・コレクタ、 72、75.80・・・エミッタ、 73、77・ψ・ベース、 79・・・電流源、 ai、 az・・・ツェーナ・ダイオード、DL・・・
ドレイン、 GP・・・ゲート、 MP・・・電力用MOSトランジスタ、ML・・・論理
MOSトランジスタ、 Ql、 Q2・・・PNPバイポーラ・トランジスタ、
SL・・・電流源、 SP・・・ソース、 TB・・・バイポーラ・トランジスタ。
Claims (4)
- (1)同一の集積回路のチップに電力用MOSトランジ
スタ、論理MOSトランジスタ及びバイポーラ・トラン
ジスタに関連可能な技術により形成されると共に、 接地された基板が、第1に前記電力用MOSトランジス
タのときはカソードがドレインにより形成されたダイオ
ードのアノードを形成し、第2にバイポーラ・トランジ
スタのときは、カソードがコレクタにより形成されたダ
イオードのアノードを形成し、 電力用MOSトランジスタのゲート(GP)が第1に昇
圧回路(3)に接続され、第2に論理MOSトランジス
タ(ML)のドレイン(DL)に接続された回路におい
て、 ドレイン(DP)を電源の第1の端子(1)に接続する
と共に、ソース(SP)に接続し、残りの端子を前記電
源の第2の端子(2)に接続した電力用MOSトランジ
スタ(MP)と、 前記電源により給電され、前記論理MOSトランジスタ
のゲート(GL)に接続され、かつ実質的な電圧降下に
耐えることが可能な補助接続(64)を介して論理MO
Sトランジスタのソースに接続された制御回路(56)
と、 前記電力用MOSトランジスタが導通状態のときに電源
電圧(VCC)より低い電圧から所定のしきい値電圧を
引算した電圧に、前記論理MOSトランジスタのソース
電圧を制限する手段とを備え、前記制御回路が前記電源
から得られる電圧により前記論理MOSトランジスタの
スイッチングを制御できるようにしたことを特徴とする
誘導負荷を有する電力用MOSトランジスタを制御する
回路。 - (2)請求項1記載の回路において、 論理MOSトランジスタのソース電圧を制限する前記手
段は電圧クランプ回路(70)からなり、前記電圧クラ
ンプ回路(70)は、 コレクタ(71)を前記電源の第1の端子(1)に接続
し、エミッタ(72)を前記電力用MOSトランジスタ
(MP)のソース(SP)に接続し、ベース(73)を
前記論理MOSトランジスタ(ML)のソース用に接続
したバイポーラ・トランジスタ(TB)と、エミッタ(
75)を前記論理MOSトランジスタのソースに接続し
、コレクタ(76)を前記電源の第2の端子(2)に接
続した第1のPNPバイポーラ・トランジスタ(Q1)
と、 ベース(77−1)を前記第1のPNPバイポーラ・ト
ランジスタのベース(77)に接続し、コレクタ(78
)を、第1に前記第1のPNPバイポーラ・トランジス
タのベースに直接接続し、第2に電流源(79)を介し
て前記電源の第2の端子に接続し、前記PNPバイポー
ラ・トランジスタのエミッタ(80)を第1のツェーナ
・ダイオード(81)を介して前記電源の第1の端子に
接続した第2のPNPバイポーラ・トランジスタ(Q2
)とを備え、 前記バイポーラ・トランジスタ(TB)と前記論理MO
Sトランジスタ(ML)のゲートとの間に第2のツェー
ナ・ダイオード(82)を接続した ことを特徴とする回路。 - (3)請求項1記載の回路において、 前記しきい値電圧は前記論理MOSトランジスタを遮断
させる前記論理MOSトランジスタのドレインとソース
との間のしきい値電圧(V_L)であることを特徴とす
る回路。 - (4)請求項1記載の回路において、 前記バイポーラ・トランジスタ(TB)は10より小さ
なゲインを有することを特徴とする回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8903636A FR2644651B1 (fr) | 1989-03-15 | 1989-03-15 | Circuit de commande de transistor mos de puissance sur charge inductive |
FR8903636 | 1989-03-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02268512A true JPH02268512A (ja) | 1990-11-02 |
JP2959030B2 JP2959030B2 (ja) | 1999-10-06 |
Family
ID=9379881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2062831A Expired - Lifetime JP2959030B2 (ja) | 1989-03-15 | 1990-03-15 | 誘導負荷を有する電力用mosトランジスタを制御する回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5028811A (ja) |
EP (1) | EP0388329B1 (ja) |
JP (1) | JP2959030B2 (ja) |
KR (1) | KR900015454A (ja) |
DE (1) | DE69027240T2 (ja) |
FR (1) | FR2644651B1 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5265003A (en) * | 1990-07-25 | 1993-11-23 | Power Trends | Miniaturized switching power supply with programmed level gate drive |
JPH04170815A (ja) * | 1990-11-05 | 1992-06-18 | Nissan Motor Co Ltd | ハイサイド・スイッチ回路及び半導体装置 |
IT1248607B (it) * | 1991-05-21 | 1995-01-19 | Cons Ric Microelettronica | Circuito di pilotaggio di un transistore di potenza con una corrente di base funzione predeterminata di quella di collettore |
US5347169A (en) * | 1992-09-08 | 1994-09-13 | Preslar Donald R | Inductive load dump circuit |
EP0627807B1 (en) * | 1993-05-27 | 1998-08-12 | Fujitsu Limited | Power line connection circuit and power line switch IC for the same |
US5420532A (en) * | 1993-08-20 | 1995-05-30 | Texas Instruments Incorporated | Synchronous rectifying circuit |
SE502429C2 (sv) * | 1994-02-21 | 1995-10-16 | Ellemtel Utvecklings Ab | Signalmottagande och signalbehandlande krets |
SE503568C2 (sv) * | 1994-03-23 | 1996-07-08 | Ericsson Telefon Ab L M | Signalmottagande och signalbehandlande enhet |
DE4410560A1 (de) * | 1994-03-26 | 1995-09-28 | Philips Patentverwaltung | Schaltungsanordnung zum Liefern eines Signalwechselstromes |
JP3123337B2 (ja) * | 1994-03-31 | 2001-01-09 | 富士電機株式会社 | 電圧駆動型半導体素子用のゲート駆動用回路装置 |
GB9424666D0 (en) * | 1994-12-07 | 1995-02-01 | Philips Electronics Uk Ltd | A protected switch |
US5672992A (en) * | 1995-04-11 | 1997-09-30 | International Rectifier Corporation | Charge pump circuit for high side switch |
US5592117A (en) * | 1995-04-11 | 1997-01-07 | International Rectifier Corporation | Integrated MOSgated power semiconductor device with high negative clamp voltage and fail safe operation |
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