DE69023565T2

DE69023565T2 - Integrierte Halbleiterschaltung.

Info

Publication number: DE69023565T2
Application number: DE69023565T
Authority: DE
Inventors: Hiroshi Iwahashi; Hideo Kato; Shinichi Kikuchi; Hiroto Nakai
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-07-28
Filing date: 1990-07-27
Publication date: 1996-05-02
Anticipated expiration: 2010-07-28
Also published as: US5073726A; KR910003940A; JPH07114359B2; EP0410473A3; EP0410473A2; JPH0360218A; KR930003926B1; DE69023565D1; EP0410473B1

Description

HINTERGRUND DER ERFINDUNG

Diese Erfindung bezieht sich auf einen integrierten Halbleiterschaltkreis und spezieller auf einen Eingangspuffer, der in der Lage ist, einen fehlerhaften Betrieb zu verhindern, der in einem integrierten Schaltkreis aufgrund von Änderungen in einem Spannungsversorgungspotential eines Massepotentials, die zur Zeit der Datenausgabe erzeugt werden, auftreten kann.
In integrierten Halbleiterschaltkreisen, beispielsweise Halbleiterspeichern usw., existierten Momente, in welchen ein großer Kondensator, der extern vorhanden ist, beispielsweise ein Lastkondensator von ungefähr 100 pF, von einem Ausgangspuffer zum Ausgeben von internen Daten nach außen angesteuert wird. Die Transistoren der Ausgangsstufe in dem Ausgangspufferschaltkreis haben eine extrem große Stromtreiberfähigkeit, um in kurzer Zeit den Lastkondensator aufzuladen oder zu entladen.
Fig. 5 ist ein Schaltkreisdiagramm, welches ein Beispiel eines Ausgangspufferschaltkreises 50, wie oben erwähnt, zeigt, wie er beispielsweise aus EP-A-0 350 879 bekannt ist.
Interne Daten Di des integrierten Schaltkreises werden an den Eingangsanschluß 51 des Ausgangspufferschaltkreises 50 angelegt. Dieser Ausgangspufferschaltkreis ist in einem Freigabezustand, wenn das Ausgangsfreigabesignal OEL und sein invertiertes Signal logisch "1" bzw. logisch "0" sind. Ein P-Kanal-MOS-Transistor 52 und ein N-Kanal-NOS-Transistor 53, die von dem invertierten Signal gesteuert werden, werden ein- bzw. ausgeschaltet. Die internen Daten Di werden durch einen substantiellen CMOS-Inverter, der einen P-Kanal- MOS-Transistor 54 und einen N-Kanal-MOS-Transistor 55 umfaßt, und einen CMOS-Inverter, der einen P-Kanal-MOS-Transistor 56 und einen N-Kanal-MOS-Transistor 57 umfaßt, in der genannten Reihenfolge an das Gate des P-Kanal-MOSFET-Transistors 58 der Ausgangsstufe geliefert.
Ein N-Kanal-MOS-Transistor 59 und ein P-Kanal-MOS-Transistor 60, welche von dem Signal OE1 gesteuert werden, werden einbzw. ausgeschaltet. Die internen Daten D1 werden an das Gate des N-Kanal-MOS-Transistors 65 der Ausgangsstufe durch einen substantiellen CMOS-Inverter geliefert, der einen P-Kanal- MOS-Transistor 61 und einen N-Kanal-MOS-Transistor 62 umfaßt, und einen CMOS-Inverter, der einen P-Kanal-MOS-Transistor 63 und einen N-Kanal-MOS-Transistor 64 umfaßt, in der genannten Reihenfolge. Die Source des Transistors 58 der Ausgangsstufe und die Source des Transistors 65 der Ausgangsstufe werden mit einem positiven Spannungsversorgungspotential Vcc bzw. einem Massepotential Vss verbunden, und die Drains der beiden Transistoren werden gemeinsam mit dem Ausgangsanschluß 66 verbunden. Ein Lastkondensator 67 ist mit dem Ausgangsanschluß 66 verbunden.
In solch einem Ausgangspufferschaltkreis ist einer der Transistoren 58 und 65 der jeweiligen Ausgangsstufen abhängig vom Logikpegel der internen Daten Di eingeschaltet. Wenn der Transistor 58 eingeschaltet wird, wird der Ausgangsanschluß 66 durch den Transistor 58 in einem EIN-Zustand auf das Spannungsversorgungspotential Vcc geladen, während wenn der Transistor 65 eingeschaltet ist, der Ausgangsanschluß 66 auf das Massepotential Vss entladen wird. Um den mit einem externen, großen Lastkondensator 67 verbundenen Ausgangsanschluß 66 schnell zu laden und zu entladen, ist die Stromtreiberfähigkeit jeder der Transistoren 58 und 65 groß.
Das Spannungsversorgungspotential Vcc und das Massepotential Vss werden jeweils an diesen integrierten Schaltkreis durch die Verdrahtung L1 und L2 von der Stromversorgungseinheit 70 geliefert. Die Verdrahtungen L1 und L2 enthalten jeweils parasitäre Induktivitäten 71 und 72. Wegen der Gegenwart dieser Induktivitäten variiert das Spannungsversorgungspotential Vcc und das Massepotential Vss in diesem integrierten Schaltkreis, wenn der Strom Is oder It (gezeigt in Fig. 5) durch den Transistor 58 bzw. 65 fließt, um den Ausgangsanschluß 66 zu laden oder zu entladen. Wenn nämlich der Wert einer jeden, in der Verdrahtung existierenden Induktivität 71 und 72 und ein Verhältnis von Änderungen pro Zeit eines in dieser Verdrahtung fließenden Stromes durch L bzw. di/dt bezeichnet sind, tritt eine Potentialveränderung Δv, ausgedrückt durch die folgende Gleichung, auf:
Δv = L di/dt ... (1)
Fig. 6 ist ein Wellenformendiagramm, welches die Spannungsund Stromwellenformen jeweiliger Komponenten in dem Ausgangspuffer 50 zeigt. In diesem Wellenformendiagramm stellt Va ein Gatepotential des P-Kanal-MOS-Transistors 58 der Ausgangsstufe dar, Vb ein Gatepotential des N-Kanal-MOS- Transistors 65 der Ausgangsstufe, Is einen Drainstrom (Ladestrom) des P-Kanal-MOS-Transistors 58, und lt einen Drainstrom (Entladestrom) des N-Kanal-MOS-Transistors 65.
Wie in Fig. 6 gezeigt, verändern sich das Gatepotential Va des P-Kanal-MOS-Transistors 58 und das Gatepotential Vb des N-Kanal-MOS-Transistors 65 der Ausgangsstufe, nachdem der Logikpegel der internen Daten Di sich verändert hat. Somit führen diese Transistoren 58 und 65 Schaltoperationen durch. Als Ergebnis fließt ein Drainstrom Is des Transistors 58 oder ein Drainstrom It des Transistors 65. Somit würde eine Veränderung des Vcc-Potentials oder des Vss-Potentials dadurch, daß dieser große Strom Is oder It fließt, auftreten.
Wie oben erwähnt, tritt innerhalb des integrierten Schaltkreises als Ergebnis der Tatsache, daß ein großer Strom fließt, wenn Daten von dem Ausgangspufferschaltkreis ausgegeben werden, eine Potentialänderung (im folgenden Spannungsversorgungsrauschen genannt) in der Versorgungsspannung Vcc und dem Massepotential Vss auf. Diese Potentialveränderung kann einen fehlerhaften Betrieb in dem integrierten Schaltkreis bewirken. Wenn es erforderlich ist, den externen Lastkondensator in kürzerer Zeit für eine Verbesserung der Hochgeschwindigkeitseigenschaften zu laden oder zu entladen, wird solch ein fehlerhafter Betrieb, der durch den Lade-/Entladestrom für den Lastkondensator bewirkt wird, zunehmend wahrscheinlicher, weil ein größerer Strom fließen muß.
Aus US-A-4 584 491 ist ein Pufferschaltkreis bekannt, welcher einen Stromquellentransistor umfaßt, einen Schalttransistor und einen Stromsenkentransistor, die in Reihe geschaltet sind. Der Schaltkreis verbraucht keinen Strom für Eingangsspannungen mit niedrigen und hohen CMOS-Pegeln.

ZUSAMMENFASSUNG DER ERFINDUNG

Demgemäß ist es eine Aufgabe dieser Erfindung, einen integrierten Halbleiterschaltkreis vorzusehen, der mit einem Eingangspuffer versehen ist, welcher einen großen Betriebsspielraum bezüglich Spannungversorgungsrauschen hat, und welcher einen verbesserten Betriebsspielraum als der des Standes der Technik bezüglich Änderungen in einem Spannungsversorgungspotential oder einem Massepotential zur Zeit des Ausgebens von Daten aufweist.
Diese Aufgabe wird gelöst, wie in Anspruch 1 definiert.
Gemäß der vorliegenden Erfindung ist ein integrierter Halbleiterschaltkreis vorgesehen, mit, als Abschnitt eines ersten Schaltkreises, einem ersten Treiber-MOS-Transistor vom N-Kanal-Typ, dessen Gateelektrode mit einem externen Signaleingangsanschluß verbunden ist, wobei eine Schwellenspannung des ersten Treiber-MOS-Transistors auf einen niedrigeren Wert als eine Schwellenspannung eines zweiten Treiber-MOS-Transistors vom N-Kanal-Typ eingestellt ist, welcher jeden von anderen internen Schaltkreisen des integrierten Schaltkreises bildet.
In Übereinstimmung mit dieser Erfindung wird die Schwellenspannung eines N-Kanal-MOS-Transistors, welcher den Eingangsschaltkreis des integrierten Schaltkreises bildet, auf einen niedrigeren Wert als die Schwellenspannung eines jeden Treiber-N-Kanal-MOS-Transistors eingestellt, welche andere interne Schaltkreise des integrierten Schaltkreises bilden. Wenn sich das Massepotential Vss ändert, ändert sich der durch den ersten Treiber-MOS-Transistor fließende Strom. Ein Stromwert ist proportional zum Quadrat einer Spannungsdifferenz zwischen der Gatespannung und der Schwellenspannung des MOS-Transistors im Pentodengebiet des MOS-Transistors.
Weil die Schwellenspannung des ersten Treiber-MOS-Transistors niedriger ist als die eines herkömmlichen Schaltkreises, ist die Anderungsrate des in dem ersten Treiber-MOS-Transistor fließenden Stroms kleiner als die des herkömmlichen Schaltkreises bei der Anderung des Massepotentials Vss. Als Folge tritt ein fehlerhafter Betrieb in dem Eingangspufferschaltkreis nicht auf.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den begleitenden Zeichnungen zeigt
Fig. 1 ein Schaltkreisdiagramm, welches ein Ausführungsbeispiel eines integrierten Halbleiterschaltkreises gemäß dieser Erfindung zeigt;
Fig. 2 ein Schaltkreisdiagramm, welches ein anderes Ausführungsbeispiel dieser Erfindung zeigt;
Fig. 3 ein Schaltkreisdiagramm, welches ein weiteres Ausführungsbeispiel dieser Erfindung zeigt;
Fig. 4 ist ein Graph, welcher eine Spannung- Stromcharakteristik eines N-Kanal-MOS-Transistors zeigt;
Fig. 5 ist ein Schaltkreisdiagramm, welches einen herkömmlichen Ausgangspufferschaltkreis zum Erläutern des Auftretens von Spannungsversorgungsrauschen zeigt; und
Fig. 6 ist ein Wellenformendiagramm, welches Wellenformen der jeweiligen Komponenten der Fig. 5 zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Einige Ausführungsbeispiele dieser Erfindung werden nun detailliert unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Fig. 1 ist ein Schaltkreisdiagramm, welches einen Eingangspufferschaltkreis gemäß einem Ausführungsbeispiel der Erfindung dieser Anmeldung zeigt.
In diesem Schaltkreis ist das Eingangsgate der ersten Stufe als ein CMOS-NOR-Gate NOR mit zwei Eingängen konstruiert. Dieses NOR-Gate umfaßt einen P-Kanal-MOS-Transistor P1, einen P-Kanal-MOS-Transistor P2, einen N-Kanal-MOS-Transistor N1 und einen N-Kanal-MOS-Transistor N2. Der Transistor P1, P2 und N2 sind in Reihe zwischen den Stromversorgungsanschluß Vcc und den Massepotentialanschluß Vss geschaltet, worin ein internes Chipfreigabesignal zum Steuern des Betriebszustandes dieses integrierten Schaltkreises an das Gate des P-MOS-Transistors P1 angelegt wird, und ein externes Eingangssignal Din an die jeweiligen Gates des P-Kanal-MOS- Transistors P2 und des N-Kanal-MOS-Transistors N2 angelegt wird.
Der N-Kanal-MOS-Transistor N1 ist mit dem N-Kanal-MOS- Transistor N2 parallel geschaltet, worin das interne Chipfreigabesignal an das Gate des N-Kanal-MOS- Transistors N1 gelegt wird. Das externe Eingangssignal Din ist ausgegebene Daten von anderen integrierten Schaltkreisen. Ein CMOS-Inverter INV ist mit der folgenden Stufe des NOR- Gatters NOR verbunden. Dieser CMOS-Inverter INV weist eine Struktur auf, die einen P-Kanal-MOS-Transistor P3 und einen N-Kanal-MOS-Transistor N3 umfaßt, die in Reihe zwischen den Spannungsversorgungsanschluß Vcc und den Masseanschluß Vss geschaltet sind. Ferner ist ein Pufferschaltkreis BUF1 mit der folgenden Stufe des CMOS-Inverters INV verbunden. Auch dieser Pufferschaltkreis BUF1 umfaßt einen CMOS-Inverter mit einem P-Kanal-MOS-Transistor P4 und einem N-Kanal-MOS- Transistor N4, die in Reihe zwischen den Spannungsversorgungsanschluß Vcc und den Massepotentialanschluß Vss geschaltet sind. Die Abmessungen der Transistoren P4 und N4 sind so bestimmt, daß eine in dem Ausang des Puffers BUF existierende Lastkapazität schnell geund entladen werden kann. Es ist zu vermerken, daß, während in dem oben erwähnten Ausführungsbeispiel ein einzelner Pufferschaltkreis vorgesehen ist, eine Vielzahl von Pufferschaltkreisen je nach Bedarf vorgesehen sein kann.
Ferner ist die Schwellenspannung des N-Kanal-MOS-Transistors N2 in dem Eingangsgate der ersten Stufe zum Empfangen eines Signals Din von außen niedriger als jene anderer N-Kanal-MOS- Transistoren N1 und N3, beispielsweise im wesentlichen 0 V.
Der Betrieb des Ausführungsbeispiels gemäß dieser Erfindung mit solch einer Schaltkreiskonfiguration wird nun beschrieben.
Versorgungsspannungsrauschen, wie zuvor beschrieben, tritt auf, wenn die internen Daten des integrierten Schaltkreises nach außen ausgegeben werden. Das Spannungsversorgungsrauschen findet im Inneren des integrierten Schaltkreises statt, und so ändert sich ein Potential von Vcc oder Vss dieses integrierten Schaltkreises. Jedoch verändert sich der Potentialpegel der an den Eingangsschaltkreis des integrierten Schaltkreises angelegten Eingangsdaten nicht.
Im allgemeinen ist es in dem integrierten Halbleiterschaltkreis vorgeschrieben, daß eine Spannung niedriger als 2 V davon logisch "0" bzw. logisch "1" sind. Aus diesem Grund ist ein Potential der ausgegebenen Daten kleiner als 0,8 V für Daten '0" und ist mehr als 2,0 V für Daten "1". Im Hinblick auf solch eine Beziehung wird die Grenze zwischen logisch "0" und logisch "1" beispielsweise in der Umgebung von 1,5 V in dem Schaltkreisabschnitt zum Empfangen solcher Daten vorgesehen. Somit ist der Eingangsschaltkreis so kontruiert, daß Eingangsdaten mit einem Potential kleiner als 1,5 V und Eingangsdaten mit einem Potential größer als 1,5 V beurteilt werden, logisch "0" bzw. logisch "1" zu sein. Auch in diesem Ausführungsbeispiel wird angenommen, daß der Spannungswert an der Grenze zwischen logisch "0" und logisch "1" auf 1,5 V eingestellt ist, in der gleichen Weise wie im Stand der Technik.
Es wird nun angenommen, daß Daten mit einem Potential von 1,5 V, welches die Grenze zwischen logisch "0" und logisch "1" ist, an den Eingangsanschluß angelegt werden. Wenn das Spannungsversorgungspotential Vcc 5 V ist und ein Potential am Ausgangsknoten ND1 der ersten Eingangsstufe, welche die Verbindung ist, wo die jeweiligen Drains der Transistoren P2, N2 und N1 gemeinsam verbunden sind, 2,5 V ist, arbeitet der Transistor N2 der ersten Eingangsstufe in einem Pentodengebiet (Sättigungsgebiet) B, das in Fig. 4 gezeigt ist. Dieses Pentodengebiet ist ein Gebiet, in welchem die folgende Gleichung gilt, wenn die Gatespannung, die Schwellenspannung und die Drainspannung jeweils durch VG, Vth und VD dargestellt werden:
VG - Vth < VD ... (2)
Es ist bekannt, daß ein Stromwert Id des Pentodenbetriebs des MOS-Transistors durch die folgende Gleichung gegeben ist:
ID = ß/2 (VG - Vth)² ... (3),
worin ß eine durch die Größe und die Trägermobilität usw. des Transistors bestimmte Konstante ist.
Nun wird der Fall betrachtet, daß die Schwellenspannung des Transistors N2 0 V ist.
Wenn ein Strom, der in dem Transistor N2 fließt, wenn eine Spannung von 1,5 V an den Eingangsanschluß angelegt wird, durch ID1 dargestellt ist, ergibt die Substitution numerischer Werte in die Gleichung (3) die folgende Beziehung:
ID1 = 1/2 ß&sub1; (1,5 - 0)² = 9/8 ß&sub1;
Wenn ein gewöhnlicher Transistor vom Anreicherungstyp mit einer Schwellenspannung von 1 V als der Transistor N2 verwendet wird, wird die obige Beziehung wie folgt ausgedrückt:
IDE = 1/2 ßE (1,5 - 1)² = 1/8 ßE
Im Fall, daß der Spannungswert an der Grenze zwischen logisch "0" und logisch "1" gleich 1,5 V ist, wenn die Abmessungen der P-Kanal-Transistoren P1 und P2 dieselbe Größe haben wie im Stand der Technik, ist der Drainstrom IBE bei den 1,5 V des externen Eingangssignals gleich dem Drainstrom IDI bei den 1,5 V eines externen Elngangsanschlusses. Es gilt die folgende Beziehung:
1/8 ßE = 9/8 ß&sub1;
Es ist nämlich
ß&sub1; = 1/9 ßE
Dieses zeigt die folgende Tatsache. Weil die Schwellenspannung des Transistors N2 auf einen niedrigen Wert eingestellt ist, um eine Konstruktion so zu schaffen, daß eine Spannung an der Grenze zwischen logisch "0" und logisch "1" gleich 1,5 V ist, in der gleichen Weise wie im Stand der Technik, kann die Kanalbreite des Transistors N2 gemäß der Erfindung dieser Anmeldung auf einen Wert reduziert werden, welcher ein Neuntel von dem des Transistors vom Anreicherungstyp mit einer Schwellenspannung von 1 V ist.
Nun wird der Betrieb betrachtet, wenn sich das Massepotential Vss geändert hat.
Es wird nun angenommen, daß, wenn Eingangsdaten logisch "0" von 0,8 V angelegt werden, das Massepotential Vss sich auf -2,2 V verändert hat. Weil das Massepotential Vss als Referenz genommen wird, ist in diesem Fall dieser Zustand äquivalent dem Zustand, daß das Gatepotential des Transistors N2 auf 3,0 V gestiegen ist. Demzufolge können Ströme IDE und ID1, die in dem Fall fließen, daß die Schwellenspannung des Transistors N2 1 V bzw. 0 V sind, wie folgt ausgedrückt werden:
IDE = 1/2 ßE (3,0 - 1)² = 2 ßE
ID1 = 1/2 ß&sub1; (3,0 - 0)² = 9/2 ß&sub1; =1/2 ßE = 1/4 IDE
Aus diesen Beziehungen wird gemäß dieser Erfindung ein Strom, der in dem Transistor N2 fließt, dann, wenn sich das Massepotential Vss verändert hat, ein Viertel des Stroms IDE, wenn die Schwellenspannung 1 V ist. Wenn sich demgemäß das Massepotential Vss in einer negativen Richtung ändert, wird die Entladungsrate eines Potentials am Knoten N1 langsamer als die des Standes der Technik. Aus diesem Grund ist es deutlich, daß eine Datenveränderung des Knotens ND1 schwerlich auftritt, was in einer verbesserten Toleranz gegen fehlerhaften Betrieb resultiert.
Nun wird der Fall betrachtet, daß ein Eingangssignal DIN normal von logisch "0" auflogisch "1" gewechselt hat. Hier wird als der schlechteste Fall die Aufmerksamkeit auf den Fall gerichtet, daß das Eingangssignal DIN auf ein Potential von 2 V des Minimalwerts gewechselt hat, welcher als logisch "1" angesehen werden kann. Zu dieser Zeit können Ströme IDE und ID1, die in dem Fall fließen, daß die Schwellenspannung des Transistors N2 1 V bzw. 0 V sind, wie folgt ausgedrückt werden:
IDE = 1/2 ßE (2 - 1)² = 1/2 ßE
ID1 = 1/2 ß&sub1; (1 - 0)² = 1/18 ßE 4 = 2/ß ßE
Demgemäß ist das Verhältnis dazwischen wie folgt:
Somit wird der in dem Transistor N2 mit einer Schwellenspannung von 0 V fließende Strom 1/2.25 des in dem Transistor mit einer Schwellenspannung von 1 V fließenden Stromes. Demgemäß wird die Entladungsrate eines Potentials an dem Knoten ND1 im Vergleich mit der des Standes der Technik langsam. Jedoch ist der Grad dieser Anderung im Vergleich mit dem 1/4 des zuvor beschriebenen Anderungsgrades des Massepotentials Vss klein.
In diesem Zusammenhang wird im Stand der Technik ein Lastkondensator an den Knoten ND1 angeschlossen, um zu ermöglichen, daß eine Entladungsrate eines Potentials am Knoten NDI langsam ist, wenn sich das Massepotential Vss verändert hat, um somit die Immunität gegen Rauschen zu verbessern. Jedoch ist es im Stand der Technik nötig, um denselben Rauschspielraum wie im Fall dieser Erfindung, gezeigt in Fig. 1, sicherzustellen, daß der Knoten ND1 eine viermal so große Lastkapazität wie im Fall der Fig. 1 hat. Weil jedoch ein in dem Transistor N2 mit einem Schwellenwert von einem Volt fließender Strom 2,25 mal größer ist als ein in dem Transistor N2 mit einem Schwellwert von 0 V fließender Strom zur Zeit normalen Betriebs, wird in dem oben beschriebenen, herkömmlichen Fall, daß ein vierfacher Lastkondensator angeschlossen ist, die Antwortzeit beim Normalbetrieb langsamer als die in dem Fall der Erfindung dieser Anmeldung.
Nun wird der Fall betrachtet, daß das Massepotential Vss sich in einer positiven Richtung geändert hat, wenn die Eingangsdaten DIN 2 V einer logischen "1" sind. Wenn in diesem Fall sich das Massepotential Vss um mehr als +2 V geändert hat, ist der Transistor N2 auszuschalten, selbst wenn sein Schwellwert 1 V oder 0 V ist. Deshalb werden die Einflüsse durch die Vss-Änderung angesehen, einander gleich zu sein. Demgemäß wird nun angenommen, daß sich das Massepotential Vss um +1,5 V geändert hat.
Zu dieser Zeit, wenn der Transistor N2 eine Schwellenspannung von 1 V hat, wird er ausgeschaltet. Weil jedoch die Schwellenspannung des Transistors N2 im Fall der Fig. 1 0 V ist, verbleibt der Transistor N2 in einem EIN-Zustand.
Wenn sich somit das Massepotential Vss in positiver Richtung geändert hat, wird in dem in Fig. 1 gezeigten Fall dieser Erfindung der Knoten ND1 von dem Transistor N2 entladen, während er durch die Transistoren P2 und P1 geladen wird. Im Gegenteil wird in dem Fall, daß die Schwellenspannung des Transistors N2 gleich 1 V ist, der Knoten ND1 nur von den Transistoren P2 und P1 geladen. Als Ergebnis wird die Anstiegsrate des Potentials an dem Knoten ND1 im Fall dieser Erfindung im Vergleich mit dem Fall der Schwellenspannung von einem Volt beträchtlich langsam. Aus diesem Grund tritt ein fehlerhafter Betrieb im Vergleich mit dem Stand der Technik schwerlicher auf.
Wie oben erwähnt, ist es in dem Fall, daß verschiedene Versorgungsspannungsänderungen auftreten, durch Absenken der Schwellenspannung des Transistors der ersten Eingangsstufe schwieriger, daß Datenveränderungen des Knotens ND1 mit solchen Störungen reagieren, und so wird der Einfluß auf die folgende Stufe reduziert. Somit wird es für einen fehlerhaften Betrieb schwierig aufzutreten, was in einem vergrößerten Spielraum bezüglich Spannungsversorgungsrauschen resultiert.
Wenn umgekehrt die Auftrittsrate eines fehlerhaften Betriebs durch Ausnutzung solch eines vergrößerten Spielraums derselbe Grad wie im Stand der Technik ist, ist es ebenfalls möglich zu erlauben, daß die Lade- und Entladegeschwindigkeit am Ausgangsanschluß schneller ist als im Stand der Technik, um einen Hochgeschwindigkeitsbetrieb zu erhalten.
Dieser Rauschspielraum wird effektiv bereitgestellt, wenn die Bedingung, daß die Schwellenspannung des Transistors N2 niedriger ist als jeweilige Schwellenspannung von N-Kanal- MOS-Transistoren, welche andere interne Schaltkreise bilden, erfüllt ist. Allgemein wächst dieser Spielraum an, wenn die Schwellenspannung des Transistors N2 einen niedrigeren Wert annimmt. Aus diesem Grund ist es wünschenswert, im wesentlichen 0 V oder weniger als die Schwellenspannung des Transistors N2 zu verwenden. Es ist anzumerken, daß, weil der optimal verringerte Wert der Schwellenspannung abhängig von der Größe und/oder Struktur des Transistors variiert, er im Hinblick auf diese Tatsachen geeignet gewählt wird.
Der Grund, warum selbst dann, wenn die Schwellenspannung verringert wird, der Transistor mit solch einer verringerten Schwellenspannung einen vollständigen Betrieb als der Treibertransistor der ersten Eingangsstufe durchführt, wird aus dem folgenden verständlich. In den letzten Jahren wurde nämlich der Gateoxidfilm mit dem Fortschritt des Verfeinerns der Prozeßtechnologie so dünn, daß seine Dicke ungefähr 200 Å ist. Somit ist ein elektrisches Feld, wenn beispielsweise eine Gatespannung von einem Volt an dem Gateoxidfilm mit solch einer Dicke angelegt wird, äquivalent einem elektrischen Feld, wenn eine Gatespannung von 5 V an den herkömmlichen Gateoxidfilm angelegt wird, beispielsweise mit einer Dicke von 1000 Å.
In Übereinstimmung mit dem Experiment durch die Erfinder wurde die folgende Tatsache bestätigt. Während ein fehlerhafter Betrieb aufgrund von Spannungsversorgungsrauschen mit dem Schaltkreis der herkömmlichen Struktur auftrat, wurde kein fehlerhafter Betrieb bezüglich desselben Spannungsversorgungsrauschens erzeugt, wenn ein Schaltkreis der in Fig. 1 gezeigten Struktur verwendet wird, in welchem Einstellungen vorgenommen werden, so daß die Schwellenspannung des Transistors N2 auf im wesentlichen 0 V abgesenkt wird.
Die Schwellenspannung des Transistors wird durch eine Ionenmenge, die in den Kanalabschnitt implantiert werden, bestimmt. Wenn ein Halbleitersubstrat von beispielsweise ungefähr 5 bis 20 Ohm/cm verwendet wird, kann ein Transistor mit einer Schwellenspannung in der Umgebung von 0 V realisiert werden, ohne daß eine Ionenimplantation für den Kanal durchgeführt wird.
Es ist anzumerken, daß, wenn der interne Schaltkreis eine CMOS-Struktur hat, ein niedriger Leistungsverbrauch erforderlich ist, und weil ein Stromverbrauch von im wesentlichen Null insbesondere in einem Bereitschaftszustand erforderlich ist, ist es wünschenswert, daß die Schwellenspannung allgemein hoch ist. Weil eine Steuerung in einem Bereitschaftszustand durchgeführt wird, das Signal auf "1" zu setzen, um zu ermöglichen, daß der Transistor P1 ausgeschaltet wird, kann der Stromverbrauch gleich Null sein, selbst wenn ein Transistor mit einer Schwellenspannung in der Umgebung von 0 V als die erste Eingangsstufe verwendet wird.
Fig. 2 ist ein Schaltkreisdiagramm, welches ein anderes Ausführungsbeispiel dieser Erfindung zeigt. In diesem Ausführungsbeispiel wird in der ersten Stufe ein Eingangsgate vom NAND-Typ verwendet. Der Betrieb ist in diesem Fall derselbe wie der im Fall des in Fig. 1 gezeigten NOR-Gates.
Fig. 3 ist ein Schaltkreisdiagramm, welches ein weiteres Ausführungsbeispiel dieser Erfindung zeigt. In diesem Ausführungsbeispiel wird der P-Kanal-MOS-Transistor P2 in Fig. 1 in einen N-Kanalverarmungstransistor N5 geändert, dessen Gate und Source miteinander verbunden sind. Weil dieser Transistor N5 als Lasttransistor für den Transistor N2 in derselben Weise wie im Fall der Fig. 1 arbeitet, kann derselbe Rauschreduktionseffekt wie im Fall der Fig. 1 als Ganzes vorgesehen werden.
Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und begrenzen nicht den Umfang.

Claims

1. Integrierter Halbleiterschaltkreis, mit

- einem internen Schaltkreis einschließlich N-Kanal- MOS-Transistoren;

- einem Eingangsanschluß (DIN) zum Empfangen eines externen Signals, welches von anderen integrierten Schaltkreisvorrichtungen abgeleitet wird;

- einem ersten MOS-Transistor (N2) vom N-Kanal-Typ, dessen Gateelektrode mit dem Eingangsanschluß verbunden ist;

- einem zweiten MOS-Transistor (P2; N5), welcher mit dem ersten MOS-Transistor zusammenarbeitet, um als ein logisches Eingangsgatter zum Liefern eines Signals an den internen Schaltkreis zu arbeiten;

- wobei die ersten und zweiten MOS-Transistoren und der interne Schaltkreis in derselben Halbleitervorrichtung gebildet sind; und

- der interne Schaltkreis von derselben Versorgungsspannung wie der erste und zweite MOS- Transistor betrieben wird;

dadurch gekennzeichnet, daß die Schwellenspannung des ersten MOS-Transistors (N1) vom N- Kanal-Typ auf einen niedrigeren Wert als die Schwellenspannung des N-Kanal-MOS-Transistors des internen Schaltkreises gesetzt ist.

2. Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Schwellenspannung des ersten MOS-Transistors auf einen Wert von im wesentlichen null Volt oder weniger gesetzt ist.

3. Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der zweite MOS-Transistor vom P-Kanal-Typ ist, wobei das Gate davon mit einem Gate des ersten Transistors verbunden ist, und die Gates der ersten und zweiten Transistoren mit dem Eingangsanschluß verbunden sind.

4. Integrierter Halbleiterschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die ersten und zweiten MOS- Transistoren einen NAND-Schaltkreis bilden.

5. Integrierter Halbleiterschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die ersten und zweiten MOS- Transistoren einen NOR-Schaltkreis bilden.

6. Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der zweite MOS-Transistor vom N-Kanal-Verarmungstyp ist, dessen Gate und Source miteinander verbunden sind.

7. Integrierter Halbleiterschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß der Schaltkreis ferner umfaßt:

- einen ersten Potentialversorgungsanschluß (Vss) zum Zuführen eines ersten Potentials;

- einen zweiten Potentialversorgungsanschluß (Vcc) zum Zuführen eines zweiten Potentials, wobei das zweite Potential höher ist als das erste Potential;

- wobei eine Source des ersten MOS-Transistors mit dem ersten Potentialversorgungsanschluß verbunden ist;

- wobei eine Source des zweiten MOS-Transistors mit dem zweiten Potentialversorgungsanschluß verbunden ist; und

- Drains der ersten und zweiten MOS-Transistoren miteinander verbunden sind, um ein Signal an nachfolgende interne Schaltkreise auszugeben.

8. Integrierter Halbleiterschaltkreis nach Anspruch 7, gekennzeichnet durch

- einen dritten N-Kanal-MOS-Transistor (N1) mit einem Drain, einer Source und einem Gate, wobei der Drain des dritten MOS-Transistors mit dem Drain des ersten MOS-Transistors verbunden ist, die Source des dritten MOS-Transistors mit dem ersten Potentialversorgungsanschluß verbunden ist, und das Gate des dritten MOS-Transistors von einem Chipfreigabesignal zum Steuern von Betriebszuständen gesteuert wird;

- einen vierten P-Kanal-MOS-Transistor (P1) mit einem Drain, einer Source und einem Gate, wobei der Drain des vierten MOS-Transistors mit der Source des zweiten MOS-Transistors verbunden ist, die Source des vierten MOS-Transistors mit dem zweiten Potentialversorgungsanschluß verbunden ist, und das Gate des vierten MOS-Transistors von dem Chipfreigabesignal gesteuert wird.

9. Integrierter Halbleiterschaltkreis nach Anspruch 7, gekennzeichnet durch

- einen dritten N-Kanal-MOS-Transistor (N1) mit einem Drain, einer Source und einem Gate, wobei der Drain des dritten MOS-Transistors mit der Source des ersten MOS-Transistors verbunden ist, der Drain des dritten MOS-Transistors mit dem ersten Potentialversorgungsanschluß verbunden ist, und das Gate des ersten Potentialversorgungsanschlusses und das Gate des dritten MOS-Transistors von einem

Chipfreigabesignal zum Steuern von Betriebszuständen gesteuert wird;

- einen vierten P-Kanal-MOS-Transistor (P1) mit einem Drain, einer Source und einem Gate, wobei der Drain des vierten MOS-Transistors mit dem Drain des zweiten MOS-Transistors verbunden ist, die Source des vierten MOS-Transistors mit dem zweiten Potentialversorgungsanschluß verbunden ist, und das Gate des vierten MOS-Transistors von dem Chipfreigabesignal gesteuert wird.

10. Integrierter Halbleiterschaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß der Schaltkreis ferner umfaßt:

-einen zweiten Potentialversorgungsanschluß (Vcc) zum Zuführen eines zweiten Potentials, wobei das zweite Potential höher ist als das erste Potential, und eine Source des ersten MOS-Transistors mit dem ersten Potentialversorgungsanschluß verbunden ist;

-wobei Drains der ersten und zweiten MOS- Transistoren miteinander verbunden sind, um ein Ausgangssignal für nachfolgende interne Schaltkreise aus zugeben,

-einen dritten N-Kanal-MOS-Transistor (N1) mit einem Drain, einer Source und einem Gate, wobei der Drain des dritten MOS-Transistors mit dem Drain des ersten MOS-Transistors verbunden ist, die Source des dritten MOS-Transistors mit dem ersten Potentialversorgungsanschluß verbunden ist, und das Gate des dritten MOS-Transistors von einem Chipfreigabesignal zum Steuern von Betriebszuständen gesteuert wird;

einen vierten P-Kanal-MOS-Transistor (P1) mit einem Drain, einer Source und einem Gate, wobei der Drain des vierten MOS-Transistors mit der Source des zweiten MOS-Transistors verbunden ist, die Source des vierten MOS-Transistors mit dem zweiten Potentialversorgungsanschluß verbunden ist, und das Gate des vierten MOS-Transistors von dem Chipfreigabesignal gesteuert wird.