DE3741913C2 - CMOS-Logikschaltung - Google Patents
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Description
Die vorliegende Erfindung betrifft eine CMOS-Logikschaltung gemäß dem
Gattungsbegriff des Anspruchs 1 und eine Eingangsstufe für eine CMOS-
Logikschaltung gemäß dem Oberbegriff des Anspruchs 7.
Eine CMOS-Logikschaltung erhält man dadurch, daß man eine große Anzahl
von grundlegenden und komplexen Logikfunktionen (Logikschaltkreisen) in
einer einzelnen monolithisch integrierten Halbleiter-Vorrichtung "verdichtet",
und zwar gemäß dem LSI (Large Scale Integration) oder VLSI (Very Large
Scale Integration)-Verfahren. Gemäß solchen Verfahren können eine große
Anzahl von logischen Elementen, ebenso komplexe Elemente z. B. Binärdekaden,
Schieberegister, etc. auf einem einzelnen Chip implementiert werden.
Die Erfindung betrifft CMOS-Logikschaltungen, d. h. integrierte Schaltungen,
die durch die sogenannte komplementäre MOS-(Metal Oxide Semiconductor)
Technologie unter Verwendung von P-Kanal und N-Kanal Oberflächen-Feldeffekttransistoren
hergestellt sind.
Solch eine "Familie" von Mikrologiken (CMOS) stellt eine große technologische
Verbesserung im Vergleich zu Schaltungen dar, die mit MOS-Transistoren
einer einzigen Polarität (P- oder N-Kanal) hergestellt sind.
Aus den Druckschriften DE 28 31 522 C2 und DE 28 55 925 A1 sind
beispielsweise Push-Pull oder Pufferstufen bekannt, die in NMOS-Technik
ausgeführt sind. Die Funktion dieser NMOS-Schaltungen besteht darin, ein
invertiertes Eingangssignal unter ständigem Leistungsverbrauch einer Push-
Pull-Stufe zuzuführen, welches den selbstleitenden Zustand eines N-Kanal
MOSFET's vom Verarmungs- oder Anreicherungstyp verschiebt.
CMOS-Schaltungen haben den großen Vorteil, daß sie "Leistung" nur
während der Übergänge von internen und einzugebenden und/oder auszugebenden
elektrischen Signalen verlieren. Wenn mit anderen Worten DC-
Pegel an eine CMOS-Schaltung angelegt werden, zeigt die Schaltung, obwohl
sie korrekt versorgt ist, eine Strom
aufnahme (definiert als Icc = Ruheversorgungs-Strom oder
Ruhestrom), die lediglich dem Leckstrom der inneren Übergänge
der umgekehrt vorgespannten Schaltung gleich ist. Für SSI
(Short Scale Integration) und MSI (Medium Scale Integration)-
CMOS-Schaltungen, d. h. bei einer Gesamtanzahl von Transistoren,
die etwa 500 erreicht, liegt der Icc-Strom unter
Ruhebedingungen, d. h. unter statischen Bedingungen der an die
Eingänge angelegten Signale (bei Logikpegeln von 0 oder 1,
die die Grenzen der Logikpegel VIL und VIH einhalten) in der
Größenordnung von
Icc = 10-6 A = µA
In dichter gepackten integrierten CMOS-Schaltungen
moderner LSI- oder VLSI-Technologien kann ein solcher Wert
sogar um zwei oder drei Größenordnungen bei Raumtemperatur
verringert werden, so daß der Reservestrom oder Ruhestrom nur
wenige Nanoampere (nA) groß ist. Wie man leicht sieht, macht
eine solche Eigenschaft die CMOS-Mikrologiken äußerst vorteilhaft
im Vergleich mit anderen Familien von Mikrologiken
und insbesondere im Vergleich zu einer Familie, welche wegen
ihrer außerordentlich schnellen Eigenschaften das Gebiet der
Standardlogiken beherrscht hat (grundlegende Logikfunktionen,
die das "Verbindungsgewebe" oder den "Binder" darstellen, zum
Verbinden von LSI- oder VLSI-integrierten Mikrologik-Vorrichtungen
auf komplexen Karten, nämlich: die TTL-Familie
(Transistor-Transistor Logic). Solche TTL-Mikrologiken haben
in der Tat den Nachteil eines Ruhestroms, der zwischen
wenigen hundert Mikroampere (µA) bis zu wenigen Milliampere
(mA) variieren kann.
Dagegen sind heutzutage viele Vorrichtungen und/oder
Logikvorrichtungen, die mit der CMOS-Technologie gemacht
sind, häufig so ausgelegt, daß sie eine Schnittstelle mit dem
Ausgang der TTL-Logikgates bilden können. In diesen Fällen
sind CMOS-Schaltkreise ebenso als HCT-Mikrologiken bekannt
(von High Speed CMOS, TTL Compatible, TTL-kompatible Hochgeschwindigkeits-(MOS-Logikschaltung). In diesen Fällen muß
das Gate, d. h. die Eingangsstufe der HCT-Logik in der Lage
sein, die schlechtesten Ausgangspegel, die von einem TTL
Logikausgang-Gate verfügbar sind, aufzunehmen und zu
unterscheiden, d. h.:
1 (TTL-Logik) äquivalent zu VOHTTLmin = 2.4 V
0 (TTL-Logik) äquivalent zu VOLTTLmax = 0.4 V
0 (TTL-Logik) äquivalent zu VOLTTLmax = 0.4 V
bei einer genügenden Rauschfestigkeit, so daß:
VINHmin = 2.0 V und VINLmax = 0.8 V.
Unter diesen Bedingungen ist die Triggerschwellen-
Spannung, für die die Eingangsstufe der CMOS-Logikschaltung
ausgelegt ist, gleich:
Normalerweise wird eine solche Schnittstelleneingangs-
Stufe durch ein Paar von komplementären Transistoren gebildet,
welche zwischen einem Versorgungsknoten und Masse in
Gegentakt verbunden sind, wobei ihre jeweiligen Gateanschlüsse
zusammengeschaltet sind und den Eingangsanschluß
bilden.
In einer solchen Konfiguration dient der P-Kanaltransistor
im wesentlichen als eine Last für den N-Kanaltransistor
(driver).
Dies ermöglicht es, eine im wesentlichen symmetrische
Rauschfestigkeits-Kennlinie sowohl für den 0-Zustand als auch
für den 1-Zustand zu erhalten. Es entsteht jedoch ein Problem,
wenn (und dies geschieht häufig) der ganze Schaltkreis
an einem 2,4 V Eingangspegel (Zustand 1) anhält, d. h. in die
Reserve geht. In diesem Fall leitet die Eingangsstufe der
HCT-Logikschaltung tatsächlich einen Strom, der nur durch die
Größe des komplementären Transistor-Paars begrenzt ist, das
die Eingangsstufe bildet.
Da die HCT-Logikschaltungen besonders schnell sein
müssen, um bezüglich der Geschwindigkeit mit den TTL-
Logikschaltungen kompatibel zu sein, mit denen sie eine
Schnittstelle bilden, können die Größen bzw. Abmessungen der
Eingangsstufe-Transistoren nicht übermäßig verringert werden.
Folglich, um die notwendige Geschwindigkeit aufrechtzuerhalten,
können die CMOS-Mikrologiken vom HCT-Typ einen Ruhestrom
(Icc)-Abfluß in der Größenordnung von 1-2 mA zeigen, womit
die wichtigste Eigenschaft der CMOS-Mikrologiken vollständig
verloren geht.
Daher besteht eines der technischen Probleme von CMOS-
Logiken vom HCT-Typ darin, daß man einen Kompromiß zwischen
einer hohen Geschwindigkeit und einem kleinen Verbrauch unter
Ruhebedingungen finden muß.
Verschiedene Lösungen sind vorgeschlagen worden, um
dieses Problem zu entschärfen. Einer dieser Vorschläge
betrachtet die Bildung einer Diode in Reihe mit dem P-
Kanaltransistor der Eingangsstufe mit dem Ziel, den Ruhestrom
(Icc) in dem P-Kanaltransistor zu vermindern, der als das
Element der Eingangsstufe, welches einem größeren Übersteuerung-
faktor unterliegt (bei 2,4 V am Eingang), offensichtlich
das kritische zu steuernde Element darstellt, um
den Stromabfluß zu vermindern.
Ein zweiter Vorschlag sieht die Verwendung einer zusätzlichen
Maske für Ionen-Implantation im Herstellungsverfahren
vor, um die Schwellenspannung des P-Kanaltransistors der
Eingangsstufe im Vergleich mit der typischen Schwellenspannung
anderer integrierter Transistoren anzuheben. Solch
ein Hilfsmittel erlaubt es, den Ruhestrom zu vermindern,
obwohl in Folge des Anhebens der Schwellenspannung des P-
Kanaltransistors der Eingangsstufe die Geschwindigkeits-
Eigenschaften der Logikschaltung verschlechtert sind.
Obwohl diese beiden bekannten Vorschläge eine Verminderung
des Ruhestroms gestatten, reduzieren sie die
Geschwindigkeit der Schaltung. Darüber hinaus erfordert der
zweite Vorschlag ein zusätzliches Masken-Verfahren und daher
ein komplexeres und kostenaufwendigeres Herstellungsverfahren.
Ein ähnliches Problem stellt sich, wenn eine Schnittstellen-
Stufe eine relativ große Last treiben muß, z. B. im
Falle eines Puffers. In diesem Fall kann die Last einige
Pikofarad (pF) haben, womit eine geeignete Abmessung des
komplementären Transistorpaars der Stufe erforderlich ist, um
eine genügende Übergangsgeschwindigkeit zu gewährleisten.
Probleme, die in vielerlei Hinsicht den bereits erwähnten
verwandt sind oder mit diesen verbunden sind, stellen sich
beim Herstellen von CMOS-Logikschaltungen mit mehrfachen
Eingängen, z. B. für NAND- oder NOR-Schaltungen und gemischten
AND- NOR- und OR-NAND-Schaltungen, etc. In diesen Fällen
stellt sich das Hauptproblem im wesentlichen darin, daß man
eine gute Rauschfestigkeit an allen Eingängen unter verschieden
möglichen Konfigurationen gewährleisten muß. Da dies
kaum zu erreichen ist, wenn man die Steuerung der Triggerschwellen
der integrierten Vorrichtungen während der
Auslegung und Herstellung einfach verfeinert, löst sich das
Problem häufig dadurch, daß man alle Eingänge mit einer
geeigneten Schnittstellenstufe eine Schnittstelle bilden
läßt, gefolgt von einer zweiten Stufe zum Regenerieren der
Phase des Signals (d. h. mittels zweier Inverter-Stufen, die
eine Konfiguration haben, welche mit der Eingangs-
Schnittstellenstufe der HCT-Schaltungen verwandt ist.)
Auch in diesen letzteren Fällen überschattet das
Erfordernis der Erhaltung einer hohen Geschwindigkeit des
Schaltkreises häufig das Erfordernis einer guten Unterscheidung
der Triggerschwelle bei jeder Konfiguration der
Schaltung mit vielfachen Eingängen.
Die Aufgabe der vorliegenden Erfindung besteht darin,
eine verbesserte CMOS-Logikschaltung zu schaffen, die es
gestattet, die Übergangsgeschwindigkeits-Eigenschaften und
die des Stromverbrauchs und/oder der Rauschfestigkeit in
einer Vielzahl von Schaltungsfällen zu optimieren und
eine TTL-
kompatible Eingangsstufe für eine CMOS-Logikschaltung mit verbesserten Eigenschaften
im Vergleich zu Eingangsstufen im Stande der Technik zu
schaffen, sowie
eine
Schnittstellen-Ausgangsstufe zum Treiben relativ großer
Lasten bei hoher Geschwindigkeit zu schaffen, die eine
relativ geringe Eingangskapazität zeigt.
Diese Aufgabe wird durch die CMOS-
Logikschaltung und die Eingangsstufe für eine CMOS-Logikschaltung
gemäß den unabhängigen Ansprüchen 1 und 6 der vorliegenden Erfindung gelöst.
Dazu ist vorgesehen, das Lastelement (den P-Kanaltransistor) einer
Eingangs- oder Schnittstellenstufe, die durch ein Paar
im Gegentakt-geschalteten komplementären MOS-Transistoren gebildet wird,
mit Hilfe zweier geeigneter Hilfsinverter anzutreiben. Der
erste der beiden Hilfsinverter bestimmt den Wert der
Triggerschwellen-Spannung der Schaltung unabhängig von den
Eigenschaften des P-Kanaltransistors der Eingangs- oder
Schnittstellenstufe und "sieht" darüber hinaus eine sehr
kleine Last, weil die Last im wesentlichen
durch die Eingangskapazität des zweiten der beiden Hilfsinverter,
gebildet wird, d. h. der Phasen-Regenerationsstufe. In dieser Weise
kann das Paar von komplementären Transistoren der Eingangs-
oder Schnittstellenschaltung bezüglich der relativen Abmessungen
der beiden Transistoren des Paars und der relativen
Werte der Schwellenspannungen der beiden Transistoren
angepaßt werden, um die besonderen Anforderungen an die Geschwindigkeit,
und zwar ohne einen übermäßigen Stromabfluß
unter statischen (DC) Bedingungen zu erfüllen.
Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der
vorliegenden Erfindung ergeben sich aus der nachfolgenden
Beschreibung von Ausführungsbeispielen in Verbindung mit der
Zeichnung, und zwar zu rein erläuterndem Zweck.
Fig. 1 ist ein Schaltdiagramm einer typischen Eingangs-
oder Schnittstellen-CMOS-Stufe;
Fig. 2 ist ein Schaltdiagramm einer äquivalenten Stufe
der Fig. 1, die gemäß der vorliegenden Erfindung
modifiziert ist;
Fig. 3 ist ein Prinzipdiagramm der Schaltung der Fig. 2;
Fig. 4 zeigt eine NAND-Logikschaltung mit vielfachen Eingängen,
die gemäß der Lehre der vorliegenden
Erfindung hergestellt ist; und
Fig. 5 zeigt eine NOR-Logikschaltung mit vielfachen
Eingängen, die gemäß der Lehre der vorliegenden
Erfindung hergestellt ist.
Fig. 1 zeigt zum Zwecke des Bezuges das Schaltdiagramm
einer typischen CMOS-Inverterstufe, die für eine Eingangsstufe
einer HCT-Schaltung oder für die Treiberstufe eines
Puffers, etc. repräsentativ ist. Wenn eine Stufe dieser Art
eine gewisse vorbestimmte Last-Kapazität C hat, besteht der
einzige Weg zum Erhöhen der Schaltgeschwindigkeit dieser
Stufe darin, die Abmessungen der beiden Transistoren TP und
TN, aus welchen sie zusammengesetzt ist, zu erhöhen. Dieser
Typ von Auslegungseingriff verursacht einen Anstieg des
dynamischen Leistungsverlustes und, wenn die fragliche Stufe
die Eingangsstufe einer HCT-Schaltung ist, ebenso einen
Anstieg des statischen Leistungsverlustes, wie er mit Bezug
auf den Stand der Technik diskutiert wurde.
Darüber hinaus erzwingen die Anforderungen von bestimmten
Triggerspannungen häufig eine Überdimensionierung des N-
Kanaltransistors. Daher setzt gemäß dem Stande der Technik
die Gewinnung einer höheren Geschwindigkeit auch in Gegenwart
relativ hoher kapazitiver Lasten einen Anstieg der Abmessungen
der Transistoren voraus und folglich auch des Verbrauchs.
Diese Begrenzungen und Nachteile werden überwunden,
indem man solch eine grundlegende Logikschaltung gemäß der
vorliegenden Erfindung, wie in Fig. 2 und 3 gezeigt,
modifiziert.
Wie man beobachten kann, wird mit Hilfe der zwei
Hilfsinverter I₁, und I₂ das Eingangssignal auf das Gate des
P-Kanaltransistors des Schaltungspaars "gespiegelt".
Natürlich kann jeder Hilfsinverter durch ein Paar
komplementärer Transistoren TPA1, TNA1 und TPA2, TNA2 jeweils
gebildet werden, wie in der Schaltung der Fig. 2 gezeigt.
Die Triggerschwelle der Schaltung wird ausschließlich
durch die Eigenschaften des ersten Hilfsinverters I₁
bestimmt, wobei der zweite Hilfsinverter I₂ eine Regenerierung
der Phase des Signals ermöglicht. Die Dimension der
beiden Transistoren TP und TN, welche das Funktionspaar der
Schaltung bilden, kann dann frei erhöht werden, und zwar in
Funktion der Lastkapazität C, um eine hohe Schaltgeschwindigkeit
zu ermöglichen, ohne daß der Stromabfluß unter Reservebedingungen
spürbar erhöht wird. In der Tat kann die
Hilfsinverter-Stufe I₁ leicht als Funktion einer Lastkapazität
C₁ abgemessen werden, welche vorteilhaft um eine
Größenordnung kleiner als die Lastkapazität C der Schaltung
sein kann. Daher ist der Stromabfluß im Reservezustand des
Hilfsinverters I₁ äußerst klein.
Mit anderen Worten erlaubt die Gegenwart der beiden
Hilfsinverter I₁ und I₂, die "Last" (d. h. den P-Kanaltransistor
TP) des "Treibers" (d. h. des N-Kanaltransistors TN) zu
"eliminieren". Dies vermindert den Verbrauch unter DC-
Bedingungen praktisch auf 0. In der Tat schaltet der P-
Kanaltransistor TP, welcher als ein Lastelement für den N-
Kanaltransistor TN dient, während eines Übergangs aus dem
oberen in den unteren Zustand des Eingangssignals ein und
bringt den Ausgang von einem tiefen Pegel auf einen hohen
Pegel. Mit anderen Worten ist die Dimensionierung eines
solchen P-Kanaltransistors TP nicht länger durch Überlegungen
der Schwellenspannung begrenzt.
Fig. 4 und 5 stellen Ausführungsformen der CMOS-
Logikschaltungen mit vielfachen Eingängen dar, die gemäß der
vorliegenden Erfindung hergestellt sind.
Im Falle einer NAND-Schaltung (Fig. 4) ebenso wie im
Fall eines NOR-Schaltungstyps (Fig. 5) definieren die
Inverter I₁₁ und I₁₂ die Triggerschwelle der Eingänge A bzw.
B der gezeigten Schaltungen mit vielfachen Eingängen, wobei
die Schwellenspannung in vorteilhafter Weise von der Logikpegel-
Konfiguration der Eingänge unabhängig ist. Die "Last"
der NAND-Schaltung wird dargestellt durch die P-Kanal MOS-
Transistoren TP1 und TP2, die jeweils durch den zweiten der
beiden Inverter, d. h. I₂₁ oder I₂₂ angetrieben werden.
Wenn die Eingänge in der NAND-Schaltung der Fig. 4 von
einem "0"-Pegel auf einen "1"-Pegel umschalten, bringen die
Treiber, d. h. die N-Kanaltransistoren TN₁ und TN₂ den Ausgang
"OUT" auf einen tiefen Pegel. Begrenzungen in der Dimensionierung
dieser Treiber-Transistoren treten nur durch die
Eigenschaften des externen Generators auf, der gewöhnlich
eine geringe Ausgangsimpedanz hat.
Wenn umgekehrt die Eingänge von einem hohen "1"-Pegel
auf einen tiefen "0"-Pegel umschalten, nachdem die Signal-
Ausbreitungszeit bzw. Verzögerungszeit durch das Hilfsinverter-
Paar (I₁₁, I₂₁ und I₁₂, I₂₂) verstrichen ist, werden die
P-Kanaltransistoren TP1 und TP2 eingeschaltet und bringen den
Ausgang "OUT" auf einen hohen Pegel. Natürlich kann die
Ausbreitungszeit durch die Hilfsinverter so ausgelegt werden,
daß sie äußerst klein ist. Die Dimensionierung dieser P-
Kanaltransistoren hängt in vorteilhafter Weise nur von
Überlegungen der Geschwindigkeit als Funktion der externen
Last ab, welche keinen Einfluß mehr auf den Wert der
Triggerschwelle der Schaltung haben.
Ähnliche Überlegungen können ebenso im Falle des NOR-
Schaltungstyps der Fig. 5 angestellt werden.
Die erfindungsgemäß hergestellte Schaltung bietet
bemerkenswerte Vorteile.
Im Vergleich mit einer grundlegenderen Form solcher
Logikschaltungen (z. B. NAND und NOR der Fig. 4 und 5)
erlaubt die Verwendung von P-Kanaltransistoren als Last des
Logikgates, jeweils angetrieben durch ein Paar von Invertern,
eine größere Geschwindigkeit zu erhalten, wenn die Struktur
eine relativ hohe Lastkapazität antreiben muß. Umgekehrt
gestattet die erfindungsgemäße Schaltung für eine
vergleichbare Geschwindigkeits-Güte eine große Verminderung
des abfließenden Stroms unter DC-Bedingungen.
Daher hat eine allgemeine CMOS-Logikschaltung einen oder
mehrere Eingänge, die durch wenigstens einen N-Kanaltransistor
gebildet werden, dessen Gateanschluß mit einem Eingang
verbunden ist, dessen Sourceanschluß mit einem ersten
Gleichpotential (VSS) verbunden ist und dessen Drainanschluß
mit einem Ausgangsknoten entweder direkt oder über einen oder
mehrere N-Kanaltransistoren verbunden ist, deren jeweilige
Gateanschlüsse mit ebensovielen Eingängen verbunden sind und
Sourceanschlüsse und Drainanschlüsse gemäß seriell/parallel-
Anordnungen geschaltet sind, und durch wenigstens einen P-
Kanaltransistor, der einen Sourceanschluß hat, welcher mit
einem zweiten Gleichpotential (VDD) verbunden ist, und einen
Drainanschluß, der mit dem Ausgangsknoten entweder direkt
oder über einen oder mehrere P-Kanaltransistoren verbunden
ist, deren Sourceanschlüsse und Drainanschlüsse gemäß
seriell/parallel-Anordnungen verbunden sind.
Davon ausgehend sieht die vorliegende Erfindung vor, den
Gateanschluß des P-Kanaltransistors mit dem Ausgang eines
zweiten von zwei in Serie angeordneten Hilfsinvertern zu
verbinden, von denen der Eingang des ersten mit dem Eingangsknoten
der Schaltung verbunden ist;
wobei der erste Hilfsinverter eine Triggerschwellen- Spannung der Schaltung unabhängig von den Eigenschaften des P-Kanaltransistors bestimmt; und
wobei der zweite Inverter die Phase eines an den Gateanschluß des P-Kanaltransistors angelegten Signals regeneriert.
wobei der erste Hilfsinverter eine Triggerschwellen- Spannung der Schaltung unabhängig von den Eigenschaften des P-Kanaltransistors bestimmt; und
wobei der zweite Inverter die Phase eines an den Gateanschluß des P-Kanaltransistors angelegten Signals regeneriert.
Insbesondere kann gemäß einer alternativen Ausführungsform
der Erfindung der zweite der beiden Hilfsinverter, die in
Serie angeordnet sind, anstelle einer einfachen Inverterstufe
ebenfalls ein Logikgate sein, dessen Ausgangspegel (nicht)
nur vom Zustand des Eingangs des ersten der beiden Inverter
(oder der Phasenumkehr-Stufen) abhängt. Beispielsweise kann
solch eine zweite Umkehr-Stufe eine monostabile Schaltung
oder eine weitere Logikschaltung sein, deren Ausgang mit dem
Gateanschluß der "Last" verbunden ist, d. h. dem P-Kanaltransistor
der Logikschaltung.
Auch im Vergleich mit gewöhnlicher Praxis bei HCT-
Schaltungen, bei denen jeder Eingang der Logikschaltung mit
Hilfe zweier Inverter eine Schnittstelle bildet, um eine gute
Eingangsschwellen-Unterscheidung zu ermöglichen, bietet die
vorliegende Erfindung erhebliche Vorteile. In der Tat bringt
gemäß dem bekannten Verfahren eine Schnittstellenbildung jedes
Eingangs mit Hilfe zweier Inverter, die in Serie angeordnet
sind, einen unvermeidlichen Anstieg der Übertragungszeit
zwischen dem Eingang und dem Ausgang der Logikschaltung, wenn
alle anderen Parameter gleich bleiben. Umgekehrt erhält man
mit der erfindungsgemäßen Schaltung eine größere Geschwindigkeit,
weil der Übergang von einem hohen Pegel auf einen
tiefen Pegel des Ausgangs der Logikschaltung direkt durch
einen externen Generator gesteuert bzw. angetrieben wird. Mit
anderen Worten ist die Eingangslast der Logikschaltung
zwischen dem externen Generator und der zweiten Umkehrstufe
(zweiten Inverter) aufgeteilt bzw. unterteilt.
Wie es für den geübten Fachmann offensichtlich ist, kann
die erfindungsgemäße Schaltung in vorteilhafter Weise auch
auf andere Typen von Logikschaltungen mit vielfachen Eingängen
vom NOR- und NAND-Typ angewandt werden, und ebenso auf
gemischte Strukturen von AND- NOR- OR- NAND-, etc.
Claims (6)
1. CMOS-Logikschaltung mit
wenigstens einem N-Kanaltransistor (TN), dessen Gateanschluß mit einem Eingang (IN), dessen Sourceanschluß mit einem ersten Gleichpotential (Vss) und dessen Drainanschluß mit einem Ausgang (OUT) verbunden ist, und zwar direkt oder über einen oder mehrere N-Kanaltransistoren, deren Gateanschlüsse mit ebensovielen Eingängen verbunden sind, wobei ihre Sourceanschlüsse und Drainanschlüsse gemäß seriell/ parallel-Anordnungen verbunden sind; und
wenigstens einem P-Kanaltransistor (TP), dessen Sourceanschluß mit einem zweiten Gleichpotential (VDD) und dessen Drainanschluß mit dem Ausgang (OUT) verbunden ist, und zwar direkt oder über einen oder mehrere P-Kanaltransistoren, deren Sourceanschlüsse und Drainanschlüsse gemäß seriell/parallel-Anordnungen verbunden sind;
dadurch gekennzeichnet,
daß der Gateanschluß des P-Kanaltransistors (TP) mit dem Ausgang der zweiten der zwei Hilfsumkehr-Stufen (TPA2 und TNA2) verbunden ist, die in Serie angeordnet sind;
daß die erste der zwei Hilfsumkehr-Stufen (TPA1 und TNA1) einen Eingangsanschluß hat, der mit dem Eingang (IN) der Schaltung verbunden ist;
daß die erste Hilfsumkehr-Stufe (TPA1 und TNA1) eine Triggerschwellen- Spannung der Schaltung bestimmt, die unabhängig von den Eigenschaften des P-Kanaltransistors (TP) ist; und
daß die zweite Hilfsumkehr-Stufe (TPA2 und TNA2) die Phase des an den Gateanschluß des P-Kanaltransistors (TP) angelegten Signals regeneriert.
wenigstens einem N-Kanaltransistor (TN), dessen Gateanschluß mit einem Eingang (IN), dessen Sourceanschluß mit einem ersten Gleichpotential (Vss) und dessen Drainanschluß mit einem Ausgang (OUT) verbunden ist, und zwar direkt oder über einen oder mehrere N-Kanaltransistoren, deren Gateanschlüsse mit ebensovielen Eingängen verbunden sind, wobei ihre Sourceanschlüsse und Drainanschlüsse gemäß seriell/ parallel-Anordnungen verbunden sind; und
wenigstens einem P-Kanaltransistor (TP), dessen Sourceanschluß mit einem zweiten Gleichpotential (VDD) und dessen Drainanschluß mit dem Ausgang (OUT) verbunden ist, und zwar direkt oder über einen oder mehrere P-Kanaltransistoren, deren Sourceanschlüsse und Drainanschlüsse gemäß seriell/parallel-Anordnungen verbunden sind;
dadurch gekennzeichnet,
daß der Gateanschluß des P-Kanaltransistors (TP) mit dem Ausgang der zweiten der zwei Hilfsumkehr-Stufen (TPA2 und TNA2) verbunden ist, die in Serie angeordnet sind;
daß die erste der zwei Hilfsumkehr-Stufen (TPA1 und TNA1) einen Eingangsanschluß hat, der mit dem Eingang (IN) der Schaltung verbunden ist;
daß die erste Hilfsumkehr-Stufe (TPA1 und TNA1) eine Triggerschwellen- Spannung der Schaltung bestimmt, die unabhängig von den Eigenschaften des P-Kanaltransistors (TP) ist; und
daß die zweite Hilfsumkehr-Stufe (TPA2 und TNA2) die Phase des an den Gateanschluß des P-Kanaltransistors (TP) angelegten Signals regeneriert.
2. Schaltung gemäß Anspruch 1,
dadurch gekennzeichnet,
daß die Schaltung eine Eingangsstufe einer TTL-kompatiblen Hochgeschwindigkeits
CMOS-Logikschaltung ist.
3. Schaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Schaltung eine NAND-Schaltung ist.
4. Schaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Schaltung eine NOR-Schaltung ist.
5. CMOS-Logikschaltung nach einem der vorhergehenden Ansprüche 1 bis
4,
dadurch gekennzeichnet,
daß die erste der zwei Hilfsumkehr-Stufen (TPA1 und TNA1) ein Inverter
und die zweite (TPA2 und TNA2) ein Logikgate ist, dessen Anpassungspegel
nicht allein vom Zustand des Eingangs des Inverters abhängt,
sondern zusätzlich von der Logikfunktion des Logikgates;
daß der Eingang des Inverters mit dem Eingang der Schaltung verbunden ist; und
daß der Eingang der zweiten der zwei Hilfsumkehr-Stufen (TPA2 und TNA2) mit dem Ausgang des Inverters verbunden ist.
daß der Eingang des Inverters mit dem Eingang der Schaltung verbunden ist; und
daß der Eingang der zweiten der zwei Hilfsumkehr-Stufen (TPA2 und TNA2) mit dem Ausgang des Inverters verbunden ist.
6. Eingangsstufe für eine CMOS-Logikschaltung mit einem Paar von
komplementären im Gegentakt verbundenen Transistoren,
dadurch gekennzeichnet,
daß der Gateanschluß des N-Kanaltransistors (TN) direkt mit dem jeweiligen Eingang (IN) der Schaltung verbunden ist, während der Gateanschluß eines P-Kanaltransistors (TP) mit dem Ausgang einer zweiten von zwei Hilfsumkehr-Stufen (TPA2 und TNA2) verbunden ist, die in Reihe geschaltet sind; und
daß der Eingang der ersten der zwei Hilfsumkehr-Stufen (TPA1 und TNA1) mit dem Eingang (IN) der Schaltung verbunden ist.
dadurch gekennzeichnet,
daß der Gateanschluß des N-Kanaltransistors (TN) direkt mit dem jeweiligen Eingang (IN) der Schaltung verbunden ist, während der Gateanschluß eines P-Kanaltransistors (TP) mit dem Ausgang einer zweiten von zwei Hilfsumkehr-Stufen (TPA2 und TNA2) verbunden ist, die in Reihe geschaltet sind; und
daß der Eingang der ersten der zwei Hilfsumkehr-Stufen (TPA1 und TNA1) mit dem Eingang (IN) der Schaltung verbunden ist.
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